듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치{SEMICONDUCTOR DEVICE HAVING DUAL WORK FUNCTION GATE STRUCTURE AND METHOD FOR MANUFACTURING THE SAME, MEMORY CELL HAVING THE SAME AND ELECTRONIC DEVICE HAVING THE SAME}

본 발명은 반도체장치에 관한 것으로서, 상세하게는 듀얼일함수 게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀 및 그를 구비한 전자장치에 관한 것이다.

반도체장치가 고집적화됨에 따라, 비-플라나형 트랜지스터(Non-planar transistor)에서 게이트유도드레인누설전류(Gate Induced Drain Leakage; GIDL) 특성이 반도체장치의 성능에 큰 영향을 미치고 있다.

본 실시예들은, 게이트유도드레인누설 전류 및 전류 구동 능력을 개선할 수 있는 반도체장치 및 그 제조 방법을 제공한다.

본 실시예들은, 리프레쉬 특성을 개선할 수 있는 메모리셀을 제공한다.

본 실시예들은, 성능이 개선된 전자장치를 제공한다.

본 실시예에 따른 반도체장치는 제1접합영역을 포함하는 바디; 상기 바디 상에 위치하며 수직채널영역 및 상기 수직채널영역 상의 제2접합영역을 포함하는 필라; 상기 필라의 측면들을 노출시키는 게이트트렌치; 상기 게이트트렌치를 커버링하는 게이트절연층; 및 상기 게이트절연층을 사이에 두고 상기 게이트트렌치 내에 내장된 게이트전극을 포함하고, 상기 게이트전극은, 상기 수직채널영역에 오버랩된 알루미늄이 함유된 금속질화물을 포함하는 제1일함수라이너; 상기 제2접합영역에 오버랩되며 실리콘이 함유된 비-금속물질을 포함하는 제2일함수라이너; 및 상기 제2일함수라이너와 상기 제2접합영역 사이에 위치하는 에어갭을 포함할 수 있다. 상기 제1일함수라이너는 티타늄알루미늄질화물을 포함할 수 있고, 제2일함수라이너는 N형 도프드 폴리실리콘을 포함할 수 있다.

본 실시예에 따른 반도체장치는 제1접합영역을 포함하는 바디; 상기 바디 내에 형성된 비트라인트렌치; 상기 비트라인트렌치에 내장되며 상기 제1접합영역에 접속된 비트라인; 상기 비트라인의 상부면 및 측면들을 커버링하는 비트라인캡핑층; 상기 바디 상에 위치하며 수직채널영역 및 상기 수직채널영역 상의 제2접합영역을 포함하는 한 쌍의 제1필라 및 제2필라; 상기 제1필라와 제2필라 사이를 노출시키는 메인트렌치 및 상기 제1,2필라의 측면들을 노출시키는 분기트렌치를 갖는 게이트트렌치; 상기 게이트트렌치를 커버링하는 게이트절연층; 상기 게이트절연층을 사이에 두고 상기 게이트트렌치 내에 내장된, 한 쌍의 제1게이트전극 및 제2게이트전극; 및 상기 제2접합영역에 접속된 메모리요소를 포함하고, 상기 제1,2게이트전극은 각각, 상기 수직채널영역에 오버랩된 알루미늄이 함유된 금속질화물을 포함하는 제1일함수라이너; 상기 제2접합영역에 오버랩된 실리콘이 함유된 비-금속물질을 포함하는 제2일함수라이너; 및 상기 제2일함수라이너와 상기 제2접합영역 사이에 위치하는 에어갭을 포함할 수 있다.

본 실시예에 따른 반도체장치 제조 방법은 필라를 형성하는 단계; 상기 필라의 하부측면 및 상부측면을 커버링하는 게이트절연층을 형성하는 단계; 상기 필라의 하부측면에 오버랩되는 제1일함수라이너, 상기 필라의 상부측면에 오버랩되는 제2일함수라이너 및 상기 제2일함수라이너와 필라의 상부측면 사이에 위치하는 갭을 포함하는 게이트전극을 형성하는 단계; 상기 갭을 캡핑하여 에어갭을 형성하는 단계; 및 상기 에어갭 및 제2일함수라이너와 오버랩되는 깊이를 갖도록 상기 필라 내에 접합영역을 형성하는 단계를 포함할 수 있다.

본 실시예에 따른 반도체장치 제조 방법은 제1접합영역을 포함하는 기판을 준비하는 단계; 상기 기판을 식각하여 게이트트렌치에 의해 서로 이격된 제1필라 및 제2필라를 형성하는 단계; 상기 게이트트렌치 내에, 상기 제1,2필라의 하부측면 및 상부측면에 오버랩되는 예비 제1일함수라이너 및 상기 제1,2필라의 상부측면에 오버랩되는 제2일함수라이너를 포함하는 예비 게이트전극을 형성하는 단계; 상기 예비 게이트전극을 컷팅하여 상기 제1필라의 측면에 오버랩되는 제1게이트전극과 상기 제2필라의 측면에 오버랩되는 제2게이트전극을 형성하는 단계; 상기 제2일함수라이너와 비-오버랩되도록 상기 예비 제1일함수라이너를 리세스시켜 갭을 형성하는 단계; 상기 갭을 캡핑하여 에어갭을 형성하는 단계; 및 상기 에어갭과 오버랩되는 깊이를 갖도록 상기 제1,2필라 내에 제2접합영역을 형성하는 단계를 포함할 수 있다.

본 실시예에 따른 메모리셀은, 비트라인트렌치를 포함하는 바디; 상기 비트라인트렌치 저면의 바디내에 형성된 제1접합영역, 상기 제1접합영역에 접속되며 상기 비트라인트렌치에 내장된 매립비트라인, 상기 바디 상에 위치하며 수직채널영역 및 상기 수직채널영역 상의 제2접합영역을 포함하는 필라; 상기 필라의 측면들을 노출시키는 게이트트렌치; 상기 게이트트렌치를 커버링하는 게이트절연층; 및 상기 게이트절연층을 사이에 두고 상기 게이트트렌치 내에 내장된 매립워드라인을 포함하고, 상기 매립워드라인은, 상기 수직채널영역에 오버랩된 티타늄알루미늄질화물을 포함하는 고일함수라이너; 상기 제2접합영역에 오버랩되며 N형 도프드 폴리실리콘을 포함하는 저일함수라이너; 및 상기 저일함수라이너와 상기 제2접합영역 사이에 위치하는 에어갭을 포함할 수 있다.

본 실시예에 따른 전자장치는 복수의 반도체장치를 포함하고, 복수의 반도체장치 중 적어도 어느 하나의 반도체장치는, 제1접합영역을 포함하는 바디; 상기 바디 상에 위치하며 수직채널영역 및 상기 수직채널영역 상의 제2접합영역을 포함하는 필라; 상기 필라의 측면들을 노출시키는 게이트트렌치; 상기 게이트트렌치를 커버링하는 게이트절연층; 및 상기 게이트절연층을 사이에 두고 상기 게이트트렌치 내에 내장된 게이트전극을 포함하고, 상기 게이트전극은, 상기 수직채널영역에 오버랩된 티타늄알루미늄질화물을 포함하는 고일수라이너; 상기 제2접합영역에 오버랩되며 N형 도프드 폴리실리콘을 포함하는 저일함수라이너; 및 상기 저일함수라이너와 상기 제2접합영역 사이에 위치하는 에어갭을 포함할 수 있다.

본 기술은 게이트전극과 접합영역 사이에 N형 도프드 폴리실리콘을 포함하는 저일함수라이너와 에어갭을 형성하므로써, 게이트유도드레인누설을 감소시킬 수 있다.

본 기술은 수직채널영역에 오버랩되는 티타늄알루미늄질화물을 포함하는 고일함수라이너를 형성하므로써, 채널도즈를 감소시켜 접합누설을 감소시킬 수 있다.

도 1은 제1실시예에 따른 반도체장치를 단면도이다.
도 2는 도 1의 A-A'선에 따른 평면도이다.
도 3은 제2실시예에 따른 반도체장치를 단면도이다.
도 4는 제3실시예에 따른 반도체장치를 단면도이다.
도 5a 내지 도 5g는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다.
도 6a 내지 도 6g는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 도시한 평면도이다.
도 7a 내지 도 7k는 제1실시예에 따른 반도체장치의 게이트전극의 형성 방법을 도시한 도면이다.
도 8a 내지 도 8k는 도 7a 내지 도 7k의 A-A'선에 따른 평면도이다.
도 9a 내지 도 9e는 제2실시예에 따른 반도체장치의 게이트전극의 형성 방법을 도시한 도면이다.
도 10a 내지 도 10h는 제3실시예에 따른 반도체장치의 게이트전극의 형성 방법을 도시한 도면이다.
도 11은 본 실시예들에 따른 반도체장치를 포함하는 전자장치를 도시한 도면이다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

도 1은 제1실시예에 따른 반도체장치를 도시한 단면도이다. 도 2는 도 1의 A-A'선에 따른 평면도이다. 제1실시예에 따른 반도체장치는 메모리셀을 포함할 수 있다.

반도체장치(100)는 기판(101)을 포함할 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합(combinations) 또는 그들의 다층(multi-layers thereof)을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수 있다. 기판(101)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.

기판(101)에 소자분리층 및 활성영역이 형성될 수 있다. 소자분리층은 제1소자분리층(102A) 및 제2소자분리층(102B)을 포함할 수 있다. 제1소자분리층(102A)과 제2소자분리층(102B)에 의해 활성영역이 정의될 수 있다. 제1소자분리층(102A)은 제1방향(①)으로 연장될 수 있고, 제2소자분리층(102B)은 제1방향(①)과 교차하는 제2방향*②)으로 연장될 수 있다. 제2소자분리층(102B)에 의해 제1소자분리층(102A)이 불연속될 수 있다. 제1소자분리층(102A)과 제2소자분리층(102B)은 트렌치 식각에 의해 형성된 STI 영역(Shallow Trench Isolation region)일 수 있다. 제1 및 제2소자분리층(102A, 102B)은 각각 분리트렌치(도면부호 생략)에 절연물질을 채워 형성할 수 있다. 제1소자분리층(102A)과 제2소자분리층(102B)은 동일 물질이거나 또는 다른 물질일 수 있다. 예컨대, 제1소자분리층(102A)과 제2소자분리층(102B)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다.

활성영역은 섬형(island type)일 수 있다. 복수의 활성영역은 제1소자분리층(102A)을 사이에 두고 제2방향으로 어레이될 수 있다. 복수의 활성영역은 동일 간격 및 동일 크기를 갖고 어레이될 수 있다. 활성영역은 장축과 단축을 가질 수 있다. 각 활성영역의 장축 사이에 제2소자분리층(102B)이 위치할 수 있다. 각 활성영역의 단축 사이에는 제1소자분리층(102A)이 위치할 수 있다. 본 명세서에서, 하나의 활성영역에 대해 설명된다. 활성영역은 바디(Body, 103), 바디(103) 상의 제1필라(first pillar, P1) 및 제2필라(second pillar, P2)를 포함할 수 있다. 제1필라(P1)와 제2필라(P2)는 쌍(pair)을 이룰 수 있고, 대칭될 수 있다. 제1필라(P1)와 제2필라(P2)의 일측면들은 제2소자분리층(102B)에 접촉할 수 있다.

기판(101)은 트렌치(trench)를 포함할 수 있다. 트렌치는 비트라인트렌치(Bitline trench, 106A) 및 비트라인트렌치(106A) 상부의 게이트트렌치(Gatetrench, 106B)를 포함할 수 있다. 비트라인트렌치(106A)는 제3방향(③)으로 연장될 수 있다. 제3방향(③)은 제1방향(①)과 제2방향(②)에 대해 교차하는 방향일 수 있다. 게이트트렌치(106B)는 제2방향(②)으로 연장될 수 있다. 제2방향(②)은 제1방향(①) 및 제3방향(③)에 대해 교차하는 방향일 수 있다.

비트라인트렌치(106A)는 바디(103) 내에 내장될 수 있다. 게이트트렌치(106B)에 의해 제1필라(P1)와 제2필라(P2)가 이격될 수 있다. 비트라인트렌치(106A) 내에 비트라인(108)이 내장될 수 있다. 비트라인(108) 상에 비트라인캡핑층(109)이 형성될 수 있다. 비트라인(108)은 저저항 금속을 포함할 수 있다. 비트라인(108)은 텅스텐을 포함할 수 있다. 비트라인캡핑층(109)은 절연물질을 포함할 수 있다. 비트라인캡핑층(109)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 비트라인캡핑층(109)은 비트라인(108)의 측면 및 상부면을 커버링할 수 있다. 이에 따라, 비트라인(108)은 '매립비트라인(Buried bitline)'이라고 지칭할 수 있다.

게이트트렌치(106B)는 제1필라(P1)와 제2필라(P2) 사이의 이격 공간일 수 있다. 게이트트렌치(106B) 내에 한 쌍의 게이트구조(111A, 111B)가 내장될 수 있다. 한 쌍의 게이트구조(111A, 111B) 중 제1게이트구조(111A)는 제1필라(P1)의 측면과 오버랩될 수 있고, 다른 하나의 제2게이트구조(111B)는 제2필라(P2)의 측면과 오버랩될 수 있다.

제1게이트구조(111A)와 제2게이트구조(111B)는 대칭될 수 있다. 제1게이트구조(111A)와 제2게이트구조(111B)는 각각 게이트절연층(110), 게이트전극(105), 게이트캡핑층(116) 및 에어갭(117)을 포함할 수 있다. 게이트캡핑층(116)은 제1게이트구조(111A)와 제2게이트구조(111B)에 머지될 수 있다. 게이트전극(105)의 상부면은 제1필라(P1) 및 제2필라(P2)의 상부면보다 낮은 레벨에 위치할 수 있다. 게이트캡핑층(116)의 상부면은 제1필라(P1) 및 제2필라(P2)의 상부면과 동일 레벨일 수 있다. 게이트전극(105)이 게이트트렌치(106B) 내에 위치하고 그 상부를 게이트캡핑층(116)이 커버링하므로, 게이트전극(105)은 매립(Buried)된 구조가 될 수 있다. 이를 '매립게이트전극(Buried gate electrode)'이라고 지칭될 수 있다. 반도체장치(100)는 메모리셀에 적용될 수 있다. 따라서, 제1,2게이트구조(111A, 111B)는 매립워드라인(Buried wordline)이 될 수 있다.

게이트절연층(110)은 게이트트렌치(106B)의 측벽들 상에 형성될 수 있다. 즉, 게이트절연층(110)은 게이트트렌치(106B)를 커버링할 수 있다. 또한, 게이트절연층(110)은 제1필라(P1) 및 제2필라(P2)의 하부측면 및 상부측면들을 커버링할 수 있다. 게이트절연층(110)은 실리콘산화물, 실리콘질화물, 실리콘산질화물, 고유전물질(High-k material) 또는 이들의 조합을 포함할 수 있다. 고유전물질은 실리콘산화물의 유전상수(dielectric constant)보다 더 큰 유전상수를 갖는 물질을 포함할 수 있다. 예컨대, 고유전물질은 3.9보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 다른 예에서, 고유전물질은 10보다 큰 유전상수를 갖는 물질을 포함할 수 있다. 또다른 예에서, 고유전물질은 10 내지 30의 유전상수를 갖는 물질을 포함할 수 있다. 고유전물질은 적어도 하나의 금속성 원소(at least one metallic element)를 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.

게이트전극(105)의 저면은 비트라인캡핑층(109)에 접촉할 수 있다. 즉, 게이트전극(105)과 비트라인(108) 사이에 비트라인캡핑층(109)이 위치할 수 있다. 제1게이트구조(111A)의 게이트전극(105)은 제1필라(P1)의 측면에 오버랩될 수 있다. 제2게이트구조(111B)의 게이트전극(105)은 제2필라(P2)의 측면에 오버랩될 수 있다.

게이트전극(105)은 제1일함수라이너(113)와 제2일함수라이너(115)를 포함할 수 있다. 제1일함수라이너(113)는 게이트절연층(110)을 사이에 두고 제1필라(P1) 및 제2필라(P2)의 하부 측면들을 커버링할 수 있다. 제2일함수라이너(115)는 게이트절연층(110)을 사이에 두고 제1필라(P1) 및 제2필라(P2)의 상부 측면들을 커버링할 수 있다. 제1필라(P1) 및 제2필라(P2)의 하부 측면들은 수직채널영역(104)에 대응하는 측면들일 수 있다. 제1필라(P1) 및 제2필라(P2)의 상부 측면들은 제2접합영역(118)에 대응하는 측면들일 수 있다.

제2일함수라이너(115)와 오버랩되는 제2접합영역(118)이 제1,2필라(P1, P2) 내에 형성될 수 있다. 바디(103) 내에 제1접합영역(107)이 형성될 수 있다. 제1접합영역(107)은 비트라인(108)에 접속될 수 있다. 제1접합영역(107)은 제2접합영역(118)보다 낮은 레벨에 위치할 수 있다. 제1접합영역(107)과 제2접합영역(118) 사이에 수직하게 위치하는 수직채널영역(104)이 형성될 수 있다. 제1접합영역(107)보다 높은 레벨에 수직채널영역(104)이 배치되고, 수직채널영역(104)보다 높은 레벨에 제2접합영역(118)이 배치될 수 있다. 제2접합영역(118)은 메모리요소(130)에 접속될 수 있다. 제1,2필라(P1, P2)는 수직채널영역(104)과 수직채널영역(104) 상에 수직하게 위치하는 제2접합영역(118)을 포함하는 구조가 될 수 있다. 제1접합영역(107)과 제2접합영역(118)은 도전형 불순물이 도핑된 영역일 수 있다. 예컨대, 도전형 불순물은 인(P), 비소(As), 안티몬(Sb) 또는 붕소(B)를 포함할 수 있다. 제1접합영역(107)과 제2접합영역(118)은 동일 도전형의 불순물로 도핑될 수 있다. 제1접합영역(107)과 제2접합영역(118)은 소스영역/드레인영역에 대응할 수 있다. 제2접합영역(118)은 제1일함수라이너(113)와 오버랩되지 않을 수 있다. 제1일함수라이너(113)는 수직채널영역(104)에 오버랩될 수 있다. 제1일함수라이너(113)은 제1접합영역(107)에 오버랩되지 않을 수 있다.

에어갭(117)은 제2일함수라이너(115)와 제2접합영역(118) 사이에 위치할 수 있다. 즉, 에어갭(117)은 제2접합영역(118)에 오버랩될 수 있다. 에어갭(117) 아래에는 제1일함수라이너(113)가 위치할 수 있다. 제1일함수라이너(113)와 제2일함수라이너(115)는 비-오버랩될 수 있다.

메모리요소(130)는 다양한 형태로 구현될 수 있다. 메모리요소(130)는 캐패시터(Capacitor)일 수 있다. 따라서, 메모리요소(130)는 제2접합영역(118)에 접속되는 스토리지노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면 상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다.

다른 실시예에서, 메모리요소(130)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 상변화 물질은 칼코게나이드(chalcogenide) 원소인 Te 및 Se 중 선택된 적어도 하나를 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)일 수 있다.

도 2를 참조하면, 제1,2게이트구조(111A, 111B)는 각각 메인부(M), 제1분기부(E1)와 제2분기부(E2)를 포함할 수 있다. 메인부(M)는 게이트트렌치(106B)와 동일 방향으로 평행하고, 제1분기부(E1)와 제2분기부(E2)는 메인부(M)로부터 분기될 수 있다. 메인부(M), 제1분기부(E1)와 제2분기부(E2)는 제1,2필라(P1, P2)의 적어도 3개 측면들을 에워싸는 형태가 될 수 있다. 제1게이트구조(111A)에서, 메인부(M)는 비트라인(106A)와 교차하는 방향일 수 있고, 제1분기부(E1)와 제2분기부(E2)는 이웃하는 제1필라(P1) 사이에 위치할 수 있다. 제1게이트구조(111A)와 동일하게, 제2게이트구조(111B)에서, 메인부(M)는 비트라인(106A)와 교차하는 방향일 수 있고, 제1분기부(E1)와 제2분기부(E2)는 이웃하는 제2필라(P2) 사이에 위치할 수 있다.

게이트트렌치(106B)는 어느 한 방향으로 연장된 라인 형태일 수 있다. 게이트트렌치(106B)는 메인트렌치(T), 제1분기트렌치(T1) 및 제2분기트렌치(T2)를 포함할 수 있다. 게이트트렌치(106B)는 제1,2게이트구조(111A, 111B)와 동일한 구조가 될 수 있다. 예컨대, 제1,2게이트구조(111A, 111B)의 메인부(M)는 메인트렌치(T)에 위치하고, 제1,2게이트구조(111A, 111B)의 제1분기부(E1)는 제1분기트렌치(T1)에 위치하며, 제1,2게이트구조(111A, 111B)의 제2분기부(E2)는 제2분기트렌치(T2)에 위치할 수 있다. 메인트렌치(T)는 비트라인트렌치(106A)와 교차하는 방향일 수 있고, 제1,2분기트렌치(T1, T2)는 이웃하는 제1필라(P1) 또는 이웃하는 제2필라(P2) 사이에 위치할 수 있다.

이하, 게이트전극(105)에 대해 자세히 살펴보기로 한다.

게이트전극(105)은 저저항부, 일함수부 및 에어갭(117)을 포함할 수 있다. 일함수부는 제1일함수라이너(113)와 제2일함수라이너(115)를 포함할 수 있다. 저저항부는 제1저저항전극(112)과 제2저저항전극(114)을 포함할 수 있다. 제1저저항전극(112)은 제1일함수(113)를 커버링할 수 있다. 제2저저항전극(114)은 제2일함수라이너(115)를 커버링할 수 있다. 에어갭(117)은 제2일함수라이너(114)와 제2접합영역(118) 사이에 위치할 수 있다.

이하, 제1일함수라이너(113)와 제1저저항전극(112)을 하부 매립부(Lower buried portion)라 약칭한다. 제2일함수라이너(115)와 제2저저항전극(114)을 상부 매립부(Upper buried portion)라 약칭한다.

하부 매립부는 제1일함수라이너(113) 및 제1저저항전극(112)을 포함할 수 있다. 제1저저항전극(112)은 제1,2필라(P1, P2)의 하부 측면들에 오버랩될 수 있다. 제1저저항전극(112)과 게이트절연층(110) 사이에 제1일함수라이너(113)가 위치할 수 있다. 제1일함수라이너(113) 및 제1저저항전극(112)의 상부 표면 높이는 동일할 수 있다. 제1일함수라이너(113)는 제1,2필라(P1, P2)의 하부 측면들을 커버링하되, 제1,2접합영역(107, 118)과 비-오버랩될 수 있다. 예컨대, 제1일함수라이너(113)는 수직채널영역(104)에 오버랩될 수 있다.

상부 매립부는 제2일함수라이너(115) 및 제2저저항전극(114)을 포함할 수 있다. 제2저저항전극(114)은 제1,2필라(P1, P2)의 상부 측면들에 오버랩될 수 있다. 제2일함수라이너(115)는 제2저저항전극(114)과 게이트절연층(110) 사이에 위치할 수 있다. 제2일함수라이너(115)는 제1저저항전극(112)과 제2저저항전극(114) 사이에 위치하지 않을 수 있다. 제2일함수라이너(115) 및 제2저저항전극(114)의 상부 표면 높이는 동일할 수 있다. 제2일함수라이너(115)는 제1,2필라(P1, P2)의 상부 측면들을 커버링하되, 적어도 제2접합영역(118)과 오버랩될 수 있다.

상부 매립부의 상부에 게이트캡핑층(116)이 채워질 수 있다. 게이트캡핑층(116)은 게이트전극(105)을 보호하는 역할을 한다. 게이트캡핑층(116)은 절연물질을 포함할 수 있다. 게이트캡핑층(116)는 실리콘질화물(Silicon nitride), 실리콘산화질화물 또는 이들의 조합을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(116)은 실리콘질화물과 실리콘산화물의 조합을 포함할 수 있다.

제1일함수라이너(113)와 제2일함수라이너(115)는 도전성물질일 수 있다. 제1일함수라이너(113)와 제2일함수라이너(115)는 서로 다른 일함수 물질로 형성된다. 제1일함수라이너(113)는 제2일함수라이너(115)보다 일함수가 높을 수 있다. 제1일함수라이너(113)는 고일함수물질(High workfunction material)을 포함할 수 있다. 제2일함수라이너(115)는 저일함수물질(Low workfunction material)을 포함할 수 있다. 고일함수 물질은 실리콘의 미드갭일함수(Mid-gap Work Function)보다 높은 일함수를 갖는 물질이다. 저일함수 물질은 실리콘의 미드갭일함수보다 낮은 일함수를 갖는 물질이다. 부연 설명하면, 고일함수 물질은 4.5eV보다 높은 일함수를 갖고, 저일함수 물질은 4.5eV보다 낮은 일함수를 가질 수 있다. 제1일함수라이너(113)는 금속함유물질(metal-containing material)을 포함할 수 있다. 제2일함수라이너(115)는 비-금속물질(non-metal material)을 포함할 수 있다.

제1일함수라이너(113)는 금속질화물(Metal nitride)을 포함하고, 제2일함수라이너(115)는 실리콘함유물질을 포함할 수 있다. 제1일함수라이너(113)는 고일함수를 갖기 위해 제1일함수조정종(work function adjustment species)이 함유될 수 있다. 제1일함수조정종은 알루미늄(Al)을 포함할 수 있다. 따라서, 제1일함수라이너(113)는 알루미늄이 함유된 금속질화물을 포함할 수 있다. 알루미늄이 미함유된 금속질화물보다 알루미늄이 함유된 금속질화물의 일함수가 더 높다. 본 실시예에서, 제1일함수라이너(113)는 알루미늄이 함유된 티타늄질화물(Al containing Titanium nitride)을 포함할 수 있다. 알루미늄이 함유된 티타늄질화물은 '티타늄알루미늄질화물(Titanium aluminum nitride, TiAlN)' 또는 '알루미늄 도프드 티타늄질화물(Aluminum doped titanium nitride, Al doped TiN)'이라고 지칭될 수 있다. 제1일함수라이너(113)는 제1저저항전극(112)으로부터 게이트절연층(110)을 보호할 수 있다. 예컨대, 제1저저항전극(112)에 함유된 불순물이 게이트절연층(110)으로 확산하는 것을 방지할 수 있다.

제2일함수라이너(115)는 저일함수를 갖는다. 제2일함수라이너(115)는 저일함수를 갖기 위해 제2일함수조정종(work function adjustment species)이 함유될 수 있다. 제2일함수조정종은 N형 도펀트를 포함할 수 있다. 따라서, 제2일함수라이너(115)는 N형 도펀트가 함유된 실리콘함유물질을 포함할 수 있다. 본 실시예에서, 제2일함수라이너(115)는 폴리실리콘을 포함하며, 예컨대, N형 도펀트가 도핑된 폴리실리콘(이하, N형 도프드 폴리실리콘)을 포함할 수 있다. N형 도프드 폴리실리콘은 저일함수를 갖는다. N형 도펀트는 인(Ph) 또는 비소(As)를 포함할 수 있다. 제2일함수라이너(115)는 제2접합영역(118)에 오버랩(overlap)될 수 있다. 예컨대, 제2일함수라이너(115)는 제2접합영역(118)에 수평적으로 오버랩될 수 있다.

제1저저항전극(112)은 제1일함수라이너(113)보다 낮은 비저항 물질을 포함한다. 제2저저항전극(114)은 제2일함수라이너(115)보다 낮은 비저항 물질을 포함한다. 제1저저항전극(112)과 제2저저항전극(114)은 동일 물질 또는 다른 물질로 형성될 수 있다. 제1저저항전극(112)과 제2저저항전극(114)은 저저항 물질로 형성될 수 있다. 이에 따라, 제1저저항전극(112)과 제2저저항전극(114)에 의해 게이트전극(105)의 저항이 낮아진다. 제1저저항전극(112)과 제2저저항전극(114)은 저저항 금속함유물질을 포함한다. 게이트전극(105)의 저항을 낮추기 위해 제2일함수라이너(115)는 얇은 두께로 형성될 수 있다. 이로써, 금속물질의 체적을 크게 하여 게이트전극(105)의 저항을 현저히 낮출 수 있다.

제1실시예에서, 제2저저항전극(114)은 제2일함수라이너(115)에 대해 비-반응성물질로 형성될 수 있다. 즉, 제2일함수라이너(115)와 반응하지 않는 물질로 형성될 수 있다. 예를 들어, 제2저저항전극(114)으로서 티타늄질화물이 사용되는 경우, 제2일함수라이너(115)의 실리콘과 제2저저항전극(114)은 반응하지 않는다. 따라서, 제2저저항전극(114)과 제2일함수라이너(115) 사이에 배리어가 생략될 수 있다.

위와 같이, 제2저저항전극(114)은 제2일함수라이너(114)보다 비저항이 낮고, 제2일함수라이너(114)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다.

제1저저항전극(112)또한 제1,2일함수라이너(113, 115)보다 비저항이 낮고, 제2일함수라이너(115)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다. 아울러, 제1저저항전극(112)은 게이트절연층(110)에 어택을 주지 않는 물질로 형성될 수 있다. 예컨대, 제1저저항전극(112)은 불소와 같은 불순물이 미함유된 물질로 형성될 수 있다.

제1저저항전극(112)과 제2저저항전극(114)은 티타늄질화물을 포함할 수 있다. 제2저저항전극(114)이 제2일함수라이너(115)에 대해 비-반응성물질이고, 제1저저항전극(112)이 불소미함유물질이므로, 게이트전극(105)은 배리어가 필요없게 되어, '배리어-리스 게이트전극(barrier-less gate electrode)'이라고 지칭할 수 있다.

제1접합영역(107), 제2접합영역(118) 및 제1게이트구조(111A)는 제1트랜지스터를 구성할 수 있다. 제1접합영역(107), 제2접합영역(118) 및 제2게이트구조(111B)는 제2트랜지스터를 구성할 수 있다. 제1,2트랜지스터는 '수직게이트형 트랜지스터(Vertical Gate type transistor)'라고 지칭할 수 있다. 제1접합영역(107)과 제2접합영역(118) 사이의 게이트트렌치(106B)의 표면을 따라 수직채널영역(104)이 정의될 수 있다. 일부 실시예에서, 수직채널영역(104)은 채널도핑(channel doping)에 의해 형성될 수 있다.

제1실시예에 따르면, 제1일함수라이너(113)에 의해 문턱전압(Threshold voltage, Vt)이 조절된다. 제1일함수라이너(113)에 의해 문턱전압을 쉬프트시킬 수 있다. 예컨대, 제1일함수라이너(113)의 알루미늄은 제1일함수라이너(113)와 게이트절연층(110)의 계면에 쌍극자층(dipole layer)을 형성시킨다. 쌍극자층은 하부 매립부의 일함수를 변화시키고, 이에 따라 문턱전압을 쉬프트시킬 수 있다. 결국, 제1일함수라이너(113)에 의해 채널 도즈(channel dose)를 낮출 수 있다. 위와 같이, 제1일함수라이너(113)는 쌍극자형성종(dipole forming species)을 함유하는 물질일 수 있다.

또한, 제1실시예는, 제2일함수라이너(115)가 저일함수를 갖기 때문에, 제2접합영역(118)에서의 게이트유도드레인누설(Gate induced Drain Leakage; GIDL)을 억제할 수 있다. 고일함수의 제1일함수라이너(113)가 제2접합영역(118)에 오버랩되는 경우, 게이트유도드레인누설이 증가될 수 있다. 따라서, 제1일함수라이너(113)는 제2접합영역(118)에 비-오버랩(Non-overlap)되도록 높이가 조절될 수 있다. 비교예로서, 제2일함수라이너(115)로서, 저일함수 금속물질, 즉 N형 일함수 금속이 사용될 수도 있으나, N형 일함수 금속은 N형 도프드 폴리실리콘의 일함수보다 높다. N형 일함수 금속으로는 N형 도프드 폴리실리콘에 준하는 낮은 일함수를 얻기 어렵다.

제2일함수라이너(115)의 비저항이 다른 금속물질들에 비해 상대적으로 높을 수 있으나, 게이트전극(105)에서 차지하는 제2일함수라이너(115)의 비율(즉, 두께)를 최대한 작게(즉, 얇게) 하므로써 게이트전극(105)의 저항에 미치는 영향은 무시할 수 있다.

에어갭(117)에 의해 게이트유도드레인누설(GIDL)을 더욱 억제할 수 있다. 예컨대, 게이트절연층(110)의 두께가 얇더라도 제2접합영역(118)과 게이트전극(105) 사이에 에어갭(117)과 제2일함수라이너(115)를 형성하므로써, 게이트유도드레인누설(GIDL)을 더욱 억제할 수 있다.

게이트전극(105)은 듀얼일함수 수직게이트전극(Dual work function VG)이 될 수 있다. 예컨대, 듀얼일함수 수직게이트전극은 고일함수를 갖는 제1일함수라이너(113)와 저일함수를 갖는 제2일함수라이너(115)를 포함한다.

반도체장치(100)가 DRAM에 적용되는 경우, 메모리셀은 고일함수의 제1일함수라이너(113)와 저일함수의 제2일함수라이너(115)를 포함하는 게이트구조(111A, 111B), 즉 매립워드라인을 포함할 수 있다. 이에 따라, DRAM의 리프레쉬 특성을 개선할 수 있다. 또한, 매립워드라인과 매립비트라인이 기판(101) 내에 내장되는 구조가 되므로, 집적도를 개선시킬 수 있다.

도 3은 제2실시예에 따른 반도체장치를 도시한 도면이다. 제2실시예에 따른 반도체장치(200)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다.

도 3을 참조하면, 제2실시예에 따른 반도체장치(200)의 제1,2게이트구조(211A, 211B)는 게이트절연층(110), 게이트전극(105), 게이트캡핑층(116)을 포함할 수 있다.

제2실시예에서, 게이트전극(105)은 상부 배리어(119)를 더 포함할 수 있다. 제2저저항전극(114)은 저저항 물질이면서 제2일함수라이너(115)에 대해 반응성물질로 형성될 수 있다. 즉, 제2일함수라이너(115)와 반응하기 쉬운 물질로 형성될 수 있다. 예를 들어, 제2저저항전극(114)으로서 텅스텐이 사용될 수 있다. 제2일함수라이너(115)의 실리콘과 제2저저항전극(114)이 반응하여 텅스텐실리사이드가 형성될 수 있다. 텅스텐실리사이드에 의해 저항이 증가될 수 있다. 따라서, 이러한 실리사이드반응을 방지하기 위해, 제2저저항전극(114)과 제2일함수라이너(115) 사이에 상부 배리어(119)가 위치할 수 있다. 상부 배리어(119)는 제2일함수라이너(115)보다 비저항이 낮은 물질로 형성될 수 있다.

위와 같이, 제2저저항전극(114)은 제2일함수라이너(115)보다 비저항이 낮고, 제2일함수라이너(115)에 대해 반응성물질인 저저항 금속함유물질로 형성될 수 있다.

제1저저항전극(112)은 제1,2일함수라이너(113, 115)보다 비저항이 낮고, 제2일함수라이너(115)에 대해 비-반응성물질인 저저항 금속함유물질로 형성될 수 있다. 아울러, 제1저저항전극(112)은 게이트절연층(110)에 어택을 주지 않는 물질로 형성될 수 있다.

제1실시예에 따르면, 제1일함수라이너(113)는 티타늄알루미늄질화물을 포함하고, 제2일함수라이너(115)는 N형 도프드 폴리실리콘을 포함할 수 있다. 제1저저항전극(112)은 티타늄질화물을 포함할 수 있다. 제2저저항전극(114)은 텅스텐을 포함할 수 있다. 상부 배리어(119)는 티타늄질화물을 포함할 수 있다.

도 4는 제3실시예에 따른 반도체장치를 도시한 도면이다. 제3실시예에 따른 반도체장치(300)의 일부 구성들은 제1실시예의 반도체장치(100)와 동일할 수 있다.

도 4를 참조하면, 제3실시예에 따른 반도체장치(300)의 제1,2게이트구조(311A, 311B)는 게이트절연층(110), 게이트전극(105), 게이트캡핑층(116)을 포함할 수 있다.

제3실시예에서, 게이트전극(105)은 상부 배리어(119)와 하부 배리어(120)를 더 포함할 수 있다. 제2일함수라이너(115)와 제2저저항전극(114) 사이에 상부 배리어(119)가 형성될 수 있다. 상부 배리어(119)의 일부는 제1저저항전극(112)과 제2저저항전극(114) 사이에 위치할 수 있다. 제1일함수라이너(113)과 제1저저항전극(112) 사이에 하부 배리어(120)가 위치할 수 있다.

제2저저항전극(114)은 저저항 물질이면서 제2일함수라이너(115)에 대해 반응성물질로 형성될 수 있다. 즉, 제2일함수라이너(115)와 반응하기 쉬운 물질로 형성될 수 있다. 예를 들어, 제2저저항전극(114)으로서 텅스텐이 사용될 수 있다. 제2일함수라이너(115)의 실리콘과 제2저저항전극(114)이 반응하여 텅스텐실리사이드가 형성될 수 있다. 텅스텐실리사이드에 의해 저항이 증가될 수 있다. 따라서, 이러한 실리사이드반응을 방지하기 위해, 제2저저항전극(114)과 제2일함수라이너(115) 사이에 상부 배리어(119)가 위치한다. 상부 배리어(119)는 제2일함수라이너(115)보다 비저항이 낮은 물질로 형성될 수 있다.

제2저저항전극(114)은 제2일함수라이너(115)보다 비저항이 낮고, 제2일함수라이너(115)에 대해 반응성물질인 저저항 금속함유물질로 형성될 수 있다.

제1저저항전극(112)은 제1,2일함수라이너(113, 115)보다 비저항이 낮고, 제2일함수라이너(115)에 대해 반응성물질인 저저항 금속함유물질로 형성될 수 있다.

제3실시예에 따르면, 제1일함수라이너(113)는 티타늄알루미늄질화물을 포함하고, 제2일함수라이너(115)는 N형 도프드 폴리실리콘을 포함할 수 있다. 제1저저항전극(112)과 제2저저항전극(114)은 텅스텐을 포함할 수 있다. 하부 배리어(120) 및 상부 배리어(119)는 티타늄질화물을 포함할 수 있다.

이하, 제1실시예에 따른 반도체장치의 제조 방법이 설명된다.

도 5a 내지 도 5g는 제1실시예에 따른 반도체장치를 제조하는 방법의 일예를 설명하기 위한 도면이다. 도 6a 내지 도 6g는 도 5a 내지 도 5g의 A-A'선에 따른 평면도이다.

도 5a 및 도 6a에 도시된 바와 같이, 기판(11) 상에 하드마스크패턴(12)이 형성된다. 하드마스크패턴(12)은 소자분리마스크(도시 생략)에 의해 하드마스크층(도시 생략)을 식각하여 형성될 수 있다. 하드마스크패턴(12)은 라인 앤드 스페이스 형상의 패턴일 수 있다. 하드마스크패턴(12)은 SPT(Spacer Pattern Technology) 공정에 의해 형성될 수 있다. 하드마스크패턴(12)은 기판(11)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 하드마스크패턴(12)은 실리콘질화물을 포함할 수 있다.

제1분리트렌치(13)가 형성될 수 있다. 하드마스크패턴(12)을 식각마스크로 하여 기판(11)을 식각한다. 이에 따라, 라인 형상의 제1분리트렌치(13)가 형성될 수 있다. 제1분리트렌치(13)에 의해 라인형 활성영역(14A)이 정의될 수 있다. 라인형 활성영역(14A) 사이의 스페이스가 제1분리트렌치(13)가 될 수 있다. 라인형 활성영역(14A)은 제1방향(①)으로 연장될 수 있다. 설명의 편의상 제1방향(①)은 사선 방향이라고 약칭한다.

제1분리트렌치(13)에 제1소자분리층(15)이 형성될 수 있다. 제1소자분리층(15)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 제1분리트렌치(13)를 채우는데 사용될 수 있다. CMP(chemical-mechanical polishing)와 같은 평탄화 공정(planarization process)이 부가적으로 사용될 수 있다. 제1실시예에서, 제1소자분리층(15)은 SOD(Spin On Dielectric)와 같은 실리콘산화물을 포함할 수 있다.

도 5b 및 도 6b에 도시된 바와 같이, 라인형 활성영역(14A)이 균일한 길이 단위로 컷팅될 수 있다. 라인형 활성영역(14A)을 커팅하기 위해 제1컷팅마스크(16)가 적용될 수 있다. 제1컷팅마스크(16)는 라인 형상일 수 있다. 제1컷팅마스크(16)는 제2방향(②)으로 연장될 수 있다. 제1컷팅마스크(16)는 라인형 활성영역(14A)과 교차하는 방향으로 연장될 수 있다. 제1컷팅마스크(16)는 감광막패턴을 포함할 수 있다. 제1컷팅마스크(16)를 식각마스크로 하여 하드마스크패턴(12), 라인형 활성영역(14A) 및 제1소자분리층(15)을 식각한다. 이에 따라, 라인형 활성영역(14A)이 컷팅되어, 독립된 섬형 활성영역(14)이 형성될 수 있다. 제1방향(①)으로 볼 때, 이웃하는 섬형 활성영역(14)은 길이 및 간격이 균일할 수 있고, 제2분리트렌치(17)에 의해 서로 이격될 수 있다. 섬형 활성영역(14)은 장축(X1)과 단축(X2)을 가질 수 있다. 이웃하는 섬형 활성영역(14)의 장축(X1) 사이에는 제2분리트렌치(17)가 형성될 수 있고, 이웃하는 섬형 활성영역(14)의 단축(X2) 사이에는 제1소자분리층(15)이 위치할 수 있다. 제2분리트렌치(17)는 제2방향(②)으로 연장될 수 있다.

도 5c 및 도 6c에 도시된 바와 같이, 제2분리트렌치(17)에 제2소자분리층(18)이 채워질 수 있다. 제2소자분리층(18)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 제2분리트렌치(17)를 채우는데 사용될 수 있다. CMP와 같은 평탄화 공정이 부가적으로 사용될 수 있다. 제1실시예에서, 제2소자분리층(18)은 제1소자분리층(15)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 예컨대, 제2소자분리층(18)은 실리콘질화물로 형성될 수 있다.

도 5d 및 도 6d에 도시된 바와 같이, 비트라인마스크(19)가 형성될 수 있다. 비트라인마스크(19)는 하드마스크층 또는 감광막패턴을 포함할 수 있다.

비트라인트렌치(20)가 형성될 수 있다. 비트라인마스크(19)를 식각마스크로 하여, 섬형 활성영역(14)을 식각한다. 이에 따라, 라인 형상의 비트라인 트렌치(20)가 형성될 수 있다. 비트라인트렌치(20)는 제3방향(③)으로 연장될 수 있다. 비트라인트렌치(20)는 제2분리트렌치(17)와 수직교차하는 방향으로 연장될 수 있다. 비트라인트렌치(20)는 제1,2분리트렌치(13, 15)보다 얕게 형성될 수 있다. 비트라인트렌치(20)의 깊이는 후속 게이트전극의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 비트라인트렌치(20)를 형성하기 위해, 섬형 활성영역(14)은 물론 제1소자분리층(15) 및 제2소자분리층(18)도 식각될 수 있다.

비트라인트렌치(20)에 의해 섬형 활성영역(14)은 한 쌍의 예비 필라(21A, 22A)로 분할될 수 있다. 예비 필라(21A, 22A)는 바디(23) 상에 위치할 수 있다. 결국, 섬형 활성영역(14)은 바디(23) 및 한 쌍의 예비 필라(21A, 22A)를 포함하는 구조로 변경될 수 있다.

도 5e 및 도 6e에 도시된 바와 같이, 제1접합영역(23)이 형성될 수 있다. 제1접합영역(23)을 형성하기 위해, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 예컨대, 비트라인트렌치(20)의 저면에 불순물을 주입하여 제1접합영역(23)을 형성한다. 도핑 공정시 불순물로는 N형 불순물 또는 P형 불순물을 포함할 수 있다. 예컨대, 불순물은 인(Ph) 또는 비소(As)가 사용될 수 있다.

도 5f 및 도 6f에 도시된 바와 같이, 희생스페이서(24) 및 비트라인(25)이 형성될 수 있다. 예컨대, 비트라인트렌치(20)를 포함한 전면에 컨포멀하게 희생스페이서층을 형성한 후, 이를 에치백하여 희생스페이서(24)를 형성할 수 있다. 다음으로, 비트라인트렌치(20)가 매립되도록 금속층(미도시)을 형성한 후 금속층을 에치백하여 비트라인트렌치(20)의 하부를 채우는 비트라인(25)을 형성한다. 이때, 비트라인(25)은 텅스텐(W)을 포함할 수 있다. 비트라인(25)은 제1접합영역(23)과 접속될 수 있다.

도 5g 및 도 6g에 도시된 바와 같이, 희생스페이서(24)를 제거한다.

비트라인(25)을 커버링하기 위해 비트라인트렌치(20)가 매립되도록 비트라인캡핑층(26)을 형성한다. 이때, 비트라인캡핑층(26)은 실리콘질화물을 포함할 수 있다.

비트라인캡핑층(26)은 평탄화 및 에치백 공정에 의해 리세스될 수 있다. 비트라인캡핑층(26)의 평탄화 공정시에, 하드마스크패턴(12)이 제거될 수 있다.

다음으로, 비트라인캡핑층(26) 상에 갭필층(27)을 형성한다. 갭필층(27)은 SOD와 같은 실리콘산화물로 형성될 수 있다. 갭필층(27)은 CMP에 의해 평탄화될 수 있다.

도 7a 내지 도 7k는 제1실시예에 따른 반도체장치의 게이트전극의 형성 방법을 도시한 도면이다. 도 8a 내지 도 8k는 도 7a 내지 도 7k의 A-A'선에 따른 평면도이다.

도 7a 및 도 8a에 도시된 바와 같이, 게이트트렌치(29A)가 형성될 수 있다. 예컨대, 게이트전극이 형성될 영역을 정의하는 게이트마스크(28)를 형성한다. 게이트마스크(28)를 이용하여 갭필층(27), 제1소자분리층(15), 예비 필라(21A, 22A)를 식각하여 게이트트렌치(29A)를 형성한다. 게이트트렌치(29A)를 형성하기 위한 식각 공정은 비트라인캡핑층(26)에서 정지하도록 한다. 게이트트렌치(29A)에 의해 한 쌍의 제1,2필라(21, 22)가 형성될 수 있다. 제1,2필라(21, 22)는 예비 필라(21A, 21B)의 식각에 의해 형성될 수 있다. 제1,2필라(21, 22)는 다중 측벽을 갖는 구조가 될 수 있다.

도 7b 및 도 8b에 도시된 바와 같이, 게이트트렌치(29A)의 확장 공정을 수행할 수 있다. 예컨대, 습식식각공정을 수행하여 갭필층(27) 및 제1소자분리층(15)을 선택적으로 식각한다. 이를 와이드닝 공정(widening process)이라고 약칭한다. 습식식각에 의해 제1소자분리층(15) 및 갭필층(27)이 식각되므로써 게이트트렌치(29)가 확장될 수 있다. 게이트트렌치(29)는 메인트렌치(30A), 제1분기트렌치(30B) 및 제2분기트렌치(30C)를 포함할 수 있다. 메인트렌치(30A)는 제2방향으로 연장될 수 있다. 메인트렌치(30A)는 제1필라(21)와 제2필라(22) 사이에 위치할 수 있다. 제1분기트렌치(30B)와 제2분기트렌치(30C)는 제2방향으로 이웃하는 제1필라(21) 사이에 위치할 수 있다. 또한, 제2방향으로 이웃하는 제1필라(21) 사이에도 제1분기트렌치(30B)와 제2분기트렌치(30C)가 위치할 수 있다. 메인트렌치(30A), 제1분기트렌치(30B) 및 제2분기트렌치(30C)에 의해 제1,2필라(21, 22)의 측면들이 노출될 수 있다. 예컨대, 제1측면(S1), 제2측면(S2) 및 제3측면(S3)이 노출될 수 있다. 제1측면은 메인트렌치(30A)에 의해 노출될 수 있고, 제2측면(S2)과 제3측면(S2)은 각각 제2분기트렌치(30B) 및 제3분기트렌치(30C)에 의해 노출될 수 있다. 제2분기트렌치(30B) 및 제3분기트렌치(30C)는 크기 및 모양이 동일할 수 있다. 제1,2필라(21, 22)는 제4측면(S4)을 더 포함하며, 제4측면(S4)은 제2소자분리층(18)에 접촉할 수 있다. 제2소자분리층(18)에 의해 제2분기트렌치(30B)와 제2분기트렌치(30C)의 확장이 방지될 수 있다.

도 7c 및 도 8c에 도시된 바와 같이, 게이트트렌치(29)의 표면 상에 게이트절연층(31)이 형성될 수 있다.

게이트절연층(31)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 다른 실시예에서, 게이트절연층(31)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD)에 의해 형성될 수 있다. 게이트절연층(16)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질(hafnium-containing material)을 포함할 수 있다. 하프늄함유물질은 하프늄산화물(hafnium oxide), 하프늄실리콘산화물(hafnium silicon oxide), 하프늄실리콘산화질화물(hafnium silicon oxynitride) 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물(lanthanum oxide), 란탄알루미늄산화물(lanthanum aluminum oxide), 지르코늄산화물(zirconium oxide), 지르코늄실리콘산화물(zirconium silicon oxide), 지르코늄실리콘산화질화물(zirconium silicon oxynitride), 알루미늄산화물(aluminum oxide), 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다.

게이트절연층(31) 상에 제1일함수라이너층(32A)이 형성될 수 있다. 제1일함수라이너층(32A)은 게이트절연층(31)의 표면 상에 컨포멀하게 형성될 수 있다. 제1일함수라이너층(32A)은 실리콘의 미드갭일함수(4.5eV)보다 높은 일함수를 갖는다. 제1일함수라이너층(32A)을 '고일함수층'이라고 지칭할 수 있다. 제1일함수라이너층(32A)은 금속함유물질로 형성될 수 있다. 제1일함수라이너층(32A)은 알루미늄이 함유된 티타늄질화물(Al containing Titanium nitride)을 포함할 수 있다. 알루미늄이 함유된 티타늄질화물은 '티타늄알루미늄질화물(Titanium aluminum nitride, TiAlN)' 또는 '알루미늄 도프드 티타늄질화물(Aluminum doped titanium nitride, Al doped TiN)'이라고 지칭될 수 있다. 알루미늄 도프드 티타늄질화물(Al doped TiN)을 형성하기 위한 방법으로서, 티타늄질화물(TiN)을 증착한 후 알루미늄 임플란트(Al implant) 등의 도핑(doping)을 실시할 수 있다. 티타늄알루미늄질화물(TiAlN)의 형성 방법으로는, 티타늄질화물(TiN) 증착이 수행되는 증착공정 중에 알루미늄함유물질을 첨가하여 인시튜(in-situ)로 도핑시킬 수도 있다. 예컨대, 화학기상증착(CVD)에 의해 티타늄질화물(TiN)을 증착할 때, 티타늄소스물질, 질소함유물질 및 알루미늄소스물질을 동시에 흘려준다. 티타늄알루미늄질화물은 티타늄질화물보다 일함수가 높다.

도 7d 및 도 8d에 도시된 바와 같이, 예비 제1일함수라이너(32B)가 형성될 수 있다. 예비 제1일함수라이너(32B)는 제1일함수라이너층(32A)의 에치백공정에 의해 형성될 수 있다. 예비 제1일함수라이너(32B)는 게이트절연층(31)을 사이에 두고 제1,2필라(21, 22)의 측면들을 커버링할 수 있다.

예비 제1일함수라이너(32B) 상에 제1저저항층(33A)이 형성될 수 있다. 제1저저항층(33A)은 게이트트렌치(29)를 채울 수 있다. 제1저저항층(33A)은 저저항 금속물질을 포함한다. 제1저저항층(33A)은 게이트절연층(31)의 어택을 방지하기 위해, 불소와 같은 불순물들을 미함유하는 물질로 형성될 수 있다. 아울러, 제1저저항층(33A)은 제2일함수라이너층에 대해 비-반응성물질(Non-reactive material)로 형성될 수 있다. 제1저저항층(33A)은 티타늄질화물로 형성될 수 있다. 제1저저항층(33A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.

도 7e 및 도 8e에 도시된 바와 같이, 게이트트렌치(29) 내부에 제1저저항전극(33)이 잔류하도록 제1리세싱 공정(first recessing process)을 진행한다. 제1리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제1저저항전극(33)은 제1저저항층(33A)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제1리세싱 공정은 평탄화 공정 및 에치백 공정을 순차적으로 진행할 수 있다.

제1저저항전극(33)은 제1,2필라(21, 22)의 상부 표면보다 낮게 리세스될 수 있다.

제2일함수라이너층(34A)이 형성될 수 있다. 제2일함수라이너층(34A)은 제1저저항전극(33)의 표면 및 예비 제1일함수라이너(32B)를 라이닝할 수 있다. 제2일함수라이너층(34A)은 예비 제1일함수라이너(32B)와는 다른 일함수 물질일 수 있다. 제2일함수라이너층(34A)은 저일함수 물질을 포함한다. 제2일함수라이너층(34A)은 비-금속물질로 형성될 수 있다. 제2일함수라이너층(34A)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.

도 7f 및 도 8f에 도시된 바와 같이, 제2일함수라이너층(34A)에 대해 제2리세싱 공정을 실시할 수 있다. 즉, 제2일함수라이너층(34A)이 식각될 수 있다. 예컨대, 제2일함수라이너층(34A)이 에치백될 수 있다. 이에 따라, 예비 제2일함수라이너(34B)가 형성될 수 있다. 예비 제2일함수라이너(34B)는 예비 제1일함수라이너(32B) 및 게이트절연층(31)을 사이에 두고 제1,2필라(21, 22)의 측면들을 커버링할 수 있다. 예비 제2일함수라이너(34B)에 의해 제1저저항전극(33)의 상부 표면이 노출될 수 있다. 예비 제2일함수라이너(34B)와 예비 제1일함수라이너(32B)가 접촉될 수 있다. 예비 제2일함수라이너(34B)와 예비 제1일함수라이너(32B)는 동일 두께로 형성될 수 있다.

도 7g 및 도 8g에 도시된 바와 같이, 예비 제2일함수라이너(34B) 상에 제2저저항층(35A)이 형성될 수 있다. 제2저저항층(35A)은 게이트트렌치(29)의 나머지 부분을 채울 수 있다. 제2저저항층(35A)은 제1저저항전극(33)과 동일한 물질로 형성될 수 있다. 제2저저항층(35A)은 저저항 금속물질을 포함한다. 제2저저항층(35A)은 예비 제2일함수라이너(34B)에 대해 비-반응성물질로 형성될 수 있다. 제2저저항층(35A)은 티타늄질화물로 형성될 수 있다. 제2저저항층(35A)은 화학기상증착법 또는 원자층증착법에 의해 형성될 수 있다.

도 7h 및 도 8h에 도시된 바와 같이, 게이트트렌치(20) 내부에 제2저저항전극(35) 및 제2일함수라이너(34)가 잔류하도록 제3리세싱 공정을 진행한다. 제3리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 이에 따라, 제2저저항전극(35) 및 제2일함수라이너(34)가 형성될 수 있다. 제2저저항전극(35)은 제2저저항층(35A)의 에치백공정에 의해 형성된다. 제2일함수라이너(34)는 예비 제2일함수라이너(34B)의 에치백공정에 의해 형성된다. 다른 실시예에서, 제3리세싱 공정은 평탄화 공정 및 에치백 공정을 순차적으로 진행할 수 있다.

위와 같이, 제3리세싱 공정까지 완료하면, 게이트트렌치(29) 내에 예비 게이트전극(10G)이 내장될 수 있다.

예비 게이트전극(10G)의 상부 표면은 제1,2필라(21, 22)의 상부 표면보다 낮게 위치한다. 이로써, 제2저저항전극(35)과 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다.

도 7i 및 도 8i에 도시된 바와 같이, 제2컷팅마스크(36)를 이용하여 예비 게이트전극(10G)의 중심부분을 식각하여 한 쌍의 제1,2게이트전극(G1, G2) 및 게이트트렌치(37)를 형성할 수 있다. 제2컷팅마스크(36)는 예비 게이트전극(10G) 상부에서 게이트트렌치(29)의 측면들을 커버링할 수 있다. 예컨대, 예비 게이트전극(10G)을 포함한 전면에 마스크물질을 형성한 후, 이를 에치백하여 제2컷팅마스크(36)를 형성할 수 있다. 제2컷팅마스크(36)는 예비 게이트전극(10G)에 대해 식각선택비를 갖는 물질로 형성될 수 있다.

이와 같이, 예비 게이트전극(10G)을 컷팅하여 제1게이트전극(G1)과 제2게이트전극(G2)이 형성될 수 있다. 제1게이트전극(G1)과 제2게이트전극(G2)은 게이트트렌치(29) 내에 내장될 수 있다.

도 7j 및 도 8j에 도시된 바와 같이, 예비 제1일함수라이너(32B)를 리세스시킨다. 이에 따라, 갭(38)이 형성될 수 있다. 갭(38) 아래에는 높이가 낮아진 제1일함수라이너(32)가 잔류할 수 있다. 제1일함수라이너(32)와 제2일함수라이너(34)는 접촉하지 않을 수 있다. 즉, 제1일함수라이너(32)와 제2일함수라이너(34)는 비-오버랩될 수 있다. 제2일함수라이너(34)와 게이트절연층(31) 사이에 갭(38)이 위치할 수 있다. 제2커팅마스크(36)가 제거될 수 있다.

상술한 바에 따르면, 제1,2게이트전극(G1, G2)은 게이트분리트렌치(37)에 의해 서로 대칭되는 구조가 될 수 있다. 게이트분리트렌치(37) 아래에는 비트라인캡핑층(26)이 노출될 수 있다. 제1,2게이트전극(G1, G2)은 제1필라(21)와 제2필라(22) 사이에 위치하는 메인부(M1), 제1필라(21)와 제2필라(22)의 측면들에 위치하는 제1분기부(E1) 및 제2분기부(E2)를 포함할 수 있다. 메인부(M), 제1분기부(E1) 및 제2분기부(E2)에 의해 제1,필라(21, 22)의 적어도 3개의 측면들이 오버랩될 수 있다. 제1,2필라(21, 22)의 제4측면(S4)은 제1,2게이트전극(G1, G2)과 비-오버랩될 수 있다.

도 7k 및 도 8k에 도시된 바와 같이, 게이트분리트렌치(37)가 매립되도록 게이트캡핑층(39)을 형성한다. 이때, 갭(39)은 폭이 좁아 게이트캡핑층(39)으로 매립되지 않고 빈 공간으로 남게 됨으로써 에어갭(40)을 형성하게 된다. 따라서, 제2일함수라이너(34)와 게이트절연층(31) 사이에 에어갭(40)이 위치할 수 있다.

게이트캡핑층(39)은 절연물질을 포함한다. 게이트분리트렌치(37)는 게이트캡핑층(39)으로 채워진다. 게이트캡핑층(39)은 실리콘질화물을 포함할 수 있다. 후속하여, 제1,2필라(21, 22)의 상부 표면이 노출되도록 게이트캡핑층(39)의 평탄화가 진행될 수 있다.

게이트캡핑층(39) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 제1,2필라(21, 22) 내에 제2접합영역(41A, 41B)이 형성된다. 불순물의 도핑 공정을 진행할 때, 게이트캡핑층(39)이 배리어로 사용된다. 제2접합영역(41A, 41B)은 소스영역과 드레인영역 중 어느 하나의 영역이 될 수 있다. 제1접합영역(23)과 제2접합영역(41A, 41B) 사이에 수직채널영역이 정의될 수 있다.

상술한 바와 같이, 제1게이트전극(G1), 제1접합영역(23) 및 제2접합영역(41A)은 제1트랜지스터(Tr1)를 구성할 수 있다. 제2게이트전극(G2), 제1접합영역(23) 및 제2접합영역(41B)은 제2트랜지스터(Tr2)를 구성할 수 있다. 제1접합영역(23)은 쉐어링접합영역이 될 수 있다. 예컨대, 제1접합영역(23)은 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)의 공통의 소스/드레인영역으로서 기능한다.

제2접합영역(41A, 41B)은 제2일함수라이너(34)와 오버랩되는 깊이를 가질 수 있다. 따라서, 제2일함수라이너(34)와 제2접합영역(41A, 41B) 사이에 에어갭(40) 및 게이트절연층(31)이 위치할 수 있다. 이와 같이, 에어갭(40) 및 제2일함수라이너(34)는 제2접합영역(41A, 41B)과 오버랩될 수 있다.

도시하지 않았으나, 제2접합영역(41A, 41B)에는 메모리요소가 접속될 수 있다.

도 9a 내지 도 9e는 제2실시예에 따른 게이트전극을 제조하는 방법의 일예를 설명하기 위한 도면이다.

도 9a에 도시된 바와 같이, 게이트절연층(31)의 측벽 상에 예비 제1일함수라이너(32B)이 형성될 수 있다. 예컨대, 게이트절연층(31)을 포함한 전면에 컨포멀하게 제1일함수라이너층(도시 생략)을 형성한 후, 제1일함수라이너층을 에치백공정에 의해 식각할 수 있다. 이에 따라, 게이트절연층(31)의 측벽을 덮는 예비 제1일함수라이너(32B)가 형성될 수 있다. 예비 제1일함수라이너(32B)는 티타늄알루미늄질화물을 포함할 수 있다.

다음으로, 예비 제1일함수라이너(32B) 상에 게이트트렌치(29)를 부분적으로 채우는 제1저저항전극(33)이 형성될 수 있다. 제1저저항전극(33)은 제1,2필라(21, 22)의 상부 표면보다 낮게 리세스될 수 있다.

예비 제2일함수라이너(34B)가 형성될 수 있다. 예컨대, 제1저저항전극(33)을 포함한 전면에 제2일함수라이너층(도시 생략)을 형성한 후, 제2일함수라이너층을 에치백공정에 의해 식각할 수 있다. 이에 따라, 제1저저항전극(33) 상에서 예비 제1일함수라이너(32B)의 측벽 상에 예비 제2일함수라이너(34B)가 형성될 수 있다.

예비 제2일함수라이너(34B)는 예비 제1일함수라이너(32B)와는 다른 일함수 물질일 수 있다. 예비 제2일함수라이너(34B)는 저일함수 물질을 포함한다. 예비 제2일함수라이너(34B)는 비-금속물질로 형성될 수 있다. 예비 제2일함수라이너(34B)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.

예비 제2일함수라이너(34B)와 예비 제1일함수라이너(32B)가 접촉될 수 있다. 예비 제2일함수라이너(34)와 예비 제1일함수라이너(32B)는 동일 두께로 형성될 수 있다.

다음으로, 예비 제2일함수라이너(34B) 상에 상부 배리어층(42A)이 형성될 수 있다. 상부 배리어층(42A) 상에 제2저저항층(35A)이 형성될 수 있다. 제2저저항층(35A)은 게이트트렌치(29)의 나머지 부분을 채울 수 있다. 제2저저항층(35A)은 제1저저항전극(33)과 동일한 물질로 형성될 수 있다. 제2저저항층(35A)은 저저항 금속물질을 포함한다. 제2저저항층(35A)은 예비 제2일함수라이너(34B)에 대해 반응성물질로 형성될 수 있다. 제2저저항층(35A)은 텅스텐으로 형성될 수 있다. 제2저저항층(35A)은 화학기상증착법 또는 원자층증착법에 의해 형성될 수 있다. 상부 배리어층(42A)은 컨포멀하게 형성될 수 있다. 상부 배리어층(42A)은 금속함유물질(Metal-containing material)로 형성될 수 있다. 상부 배리어층(42A)은 금속질화물(Metal nitride)을 포함할 수 있다. 예를 들어, 상부 배리어층(42A)은 티타늄질화물(Titanium nitride)을 포함할 수 있다.

도 9b에 도시된 바와 같이, 게이트트렌치(29) 내부에 상부 배리어(42), 제2저저항전극(35) 및 제2일함수라이너(34)가 잔류하도록 리세싱 공정을 진행한다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제2저저항전극(35)은 제2저저항층(35A)의 에치백공정에 의해 형성된다. 상부 배리어(42)는 상부 배리어층(42A)의 에치백공정에 의해 형성된다. 제2일함수라이너(34)는 예비 제2일함수라이너(34B)의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 평탄화 공정 및 에치백 공정을 순차적으로 진행할 수 있다.

위와 같이, 리세싱 공정까지 완료하면, 예비 게이트전극(10G)이 형성될 수 있다.

예비 게이트전극(10G)의 상부 표면은 제1,2필라(21, 22)의 상부 표면보다 낮게 위치한다. 이로써, 제2저저항전극(35)과 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다.

도 9c에 도시된 바와 같이, 제2컷팅마스크(36)를 이용하여 예비 게이트전극(10G)의 중심부분을 식각하여 한 쌍의 제1,2게이트전극(G1, G2) 및 게이트트렌치(37)를 형성할 수 있다. 제2컷팅마스크(36)는 예비 게이트전극(10G) 상부에서 게이트트렌치(29)의 측면들을 커버링할 수 있다. 예컨대, 예비 게이트전극(10G)을 포함한 전면에 마스크물질을 형성한 후, 이를 에치백하여 제2컷팅마스크(36)를 형성할 수 있다. 제2컷팅마스크(36)는 예비 게이트전극(10G)에 대해 식각선택비를 갖는 물질로 형성될 수 있다.

도 9d에 도시된 바와 같이, 예비 제1일함수라이너(32B)를 리세스시킨다. 이에 따라, 갭(38)이 형성될 수 있다. 갭(38) 아래에는 높이가 낮아진 제1일함수라이너(32)가 잔류할 수 있다. 제1일함수라이너(32)와 제2일함수라이너(34)는 접촉하지 않을 수 있다. 즉, 제1일함수라이너(32)와 제2일함수라이너(34)는 비-오버랩될 수 있다. 제2일함수라이너(34)와 게이트절연층(31) 사이에 갭(38)이 위치할 수 있다. 제2커팅마스크(36)가 제거될 수 있다.

상술한 바에 따르면, 제1,2게이트전극(G1, G2)은 게이트분리트렌치(37)에 의해 서로 대칭되는 구조가 될 수 있다. 게이트분리트렌치(37) 아래에는 비트라인캡핑층(26)이 노출될 수 있다. 제1,2게이트전극(G1, G2)은 제1필라(21)와 제2필라(22) 사이에 위치하는 메인부(M1), 제1필라(21)와 제2필라(22)의 측면들에 위치하는 제1분기부(E1) 및 제2분기부(E2)를 포함할 수 있다. 메인부(M), 제1분기부(E1) 및 제2분기부(E2)에 의해 제1,필라(21, 22)의 적어도 3개의 측면들이 오버랩될 수 있다. 제1,2필라(21, 22)의 제4측면(S4)은 제1,2게이트전극(G1, G2)과 비-오버랩될 수 있다.

도 9e에 도시된 바와 같이, 게이트분리트렌치(37)가 매립되도록 게이트캡핑층(39)을 형성한다. 이때, 갭(39)은 폭이 좁아 게이트캡핑층(39)으로 매립되지 않고 빈 공간으로 남게 됨으로써 에어갭(40)을 형성하게 된다. 따라서, 제2일함수라이너(34)와 게이트절연층(31) 사이에 에어갭(40)이 위치할 수 있다.

게이트캡핑층(39)은 절연물질을 포함한다. 게이트분리트렌치(37)는 게이트캡핑층(39)으로 채워진다. 게이트캡핑층(39)은 실리콘질화물을 포함할 수 있다. 후속하여, 제1,2필라(21, 22)의 상부 표면이 노출되도록 게이트캡핑층(39)의 평탄화가 진행될 수 있다.

게이트캡핑층(39) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 제1,2필라(21, 22) 내에 제2접합영역(41A, 41B)이 형성된다. 불순물의 도핑 공정을 진행할 때, 게이트캡핑층(39)이 배리어로 사용된다. 제2접합영역(41A, 41B)은 소스영역과 드레인영역 중 어느 하나의 영역이 될 수 있다. 제1접합영역(23)과 제2접합영역(41A, 41B) 사이에 수직채널영역이 정의될 수 있다.

상술한 바와 같이, 제1게이트전극(G1), 제1접합영역(23) 및 제2접합영역(41A)은 제1트랜지스터(Tr1)를 구성할 수 있다. 제2게이트전극(G2), 제1접합영역(23) 및 제2접합영역(41B)은 제2트랜지스터(Tr2)를 구성할 수 있다. 제1접합영역(23)은 쉐어링접합영역이 될 수 있다. 예컨대, 제1접합영역(23)은 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)의 공통의 소스/드레인영역으로서 기능한다.

제2접합영역(41A, 41B)은 제2일함수라이너(34)와 오버랩되는 깊이를 가질 수 있다. 따라서, 제2일함수라이너(34)와 제2접합영역(41A, 41B) 사이에 에어갭(40) 및 게이트절연층(31)이 위치할 수 있다. 이와 같이, 에어갭(40) 및 제2일함수라이너(34)는 제2접합영역(41A, 41B)과 오버랩될 수 있다.

도시하지 않았으나, 제2접합영역(41A, 41B)에는 메모리요소가 접속될 수 있다.

도 10a 내지 도 10h는 제3실시예에 따른 게이트전극을 제조하는 방법의 일예를 설명하기 위한 도면이다.

도 10a에 도시된 바와 같이, 예비 제1일함수라이너(32B) 상에 하부 배리어층(43A)이 형성될 수 있다. 하부 배리어층(43A)은 컨포멀하게 형성될 수 있다. 하부 배리어층(43A)은 금속함유물질로 형성될 수 있다. 하부 배리어층(43A)은 금속질화물을 포함할 수 있다. 예를 들어, 하부 배리어층(43A)은 티타늄질화물을 포함할 수 있다.

하부 배리어층(43A) 상에 제1저저항층(33A)이 형성될 수 있다. 제1저저항층(33A)은 게이트트렌치(29)를 채울 수 있다. 제1저저항층(33A)은 저저항 금속물질을 포함한다. 제1저저항층(33A)은 제2일함수라이너층에 대해 반응성물질로 형성될 수 있다. 제1저저항층(33A)은 텅스텐으로 형성될 수 있다. 제1저저항층(33A)은 화학기상증착법(CVD) 또는 원자층증착법(ALD)에 의해 형성될 수 있다.

도 10b에 도시된 바와 같이, 게이트트렌치(29) 내부에 하부 배리어(43) 및 제1저저항전극(33)이 잔류하도록 리세싱 공정을 진행한다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제1저저항전극(33)은 제1저저항층(33A)의 에치백공정에 의해 형성된다. 하부 배리어(43)는 하부 배리어층(43A)의 에치백 공정에 의해 형성된다. 다른 실시예에서, 제1리세싱 공정은 평탄화 공정 및 에치백 공정을 순차적으로 진행할 수 있다.

제1저저항전극(33) 및 하부 배리어(43)는 제1,2필라(21, 22)의 상부 표면보다 낮게 리세스될 수 있다.

도 10c에 도시된 바와 같이, 예비 제2일함수라이너(34B)가 형성될 수 있다. 예컨대, 제1저저항전극(33)을 포함한 전면에 제2일함수라이너층(도시 생략)을 형성한 후, 제2일함수라이너층을 에치백공정에 의해 식각할 수 있다. 이에 따라, 제1저저항전극(33) 상에서 예비 제1일함수라이너(32B)의 측벽 상에 예비 제2일함수라이너(34B)가 형성될 수 있다.

예비 제2일함수라이너(34B)은 예비 제1일함수라이너(32B)와는 다른 일함수 물질일 수 있다. 예비 제2일함수라이너(34B)은 저일함수 물질을 포함한다. 예비 제2일함수라이너(34B)은 비-금속물질로 형성될 수 있다. 예비 제2일함수라이너(34B)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.

예비 제2일함수라이너(34B)와 예비 제1일함수라이너(32B)가 접촉될 수 있다. 예비 제2일함수라이너(34B)와 에비 제1일함수라이너(32B)는 동일 두께로 형성될 수 있다. 예비 제2일함수라이너(34B)와 에비 제1일함수라이너(32B)는 비-오버랩될 수 있다.

도 10d에 도시된 바와 같이, 제2일함수라이너(34) 상에 상부 배리어층(42A)이 형성될 수 있다. 상부 배리어층(42A) 상에 제2저저항층(35A)이 형성될 수 있다. 제2저저항층(35A)은 게이트트렌치(29)의 나머지 부분을 채울 수 있다. 제2저저항층(35A)은 제1저저항전극(33)과 동일한 물질로 형성될 수 있다. 제2저저항층(35A)은 저저항 금속물질을 포함한다. 제2저저항층(35A)은 예비 제2일함수라이너(34B)에 대해 반응성물질로 형성될 수 있다. 제2저저항층(35A)은 티타늄질화물로 형성될 수 있다. 제2저저항층(35A)은 화학기상증착법 또는 원자층증착법에 의해 형성될 수 있다. 상부 배리어층(42A)은 컨포멀하게 형성될 수 있다. 상부 배리어층(42A)은 금속함유물질로 형성될 수 있다. 상부 배리어층(42A)은 금속질화물을 포함할 수 있다. 예를 들어, 상부 배리어층(42A)은 티타늄질화물을 포함할 수 있다.

도 10e에 도시된 바와 같이, 게이트트렌치(29) 내부에 상부 배리어(42), 제2저저항전극(35) 및 제2일함수라이너(34)가 잔류하도록 리세싱 공정을 진행한다. 리세싱 공정은 건식식각, 예컨대, 에치백공정에 의해 진행될 수 있다. 제2저저항전극(35)은 제2저저항층(35A)의 에치백공정에 의해 형성된다. 상부 배리어(42)는 상부 배리어층(42A)의 에치백공정에 의해 형성된다. 제2일함수라이너(34)는 예비 제2일함수라이너(34B)의 에치백공정에 의해 형성된다. 다른 실시예에서, 리세싱 공정은 평탄화 공정 및 에치백 공정을 순차적으로 진행할 수 있다.

위와 같이, 리세싱 공정까지 완료하면, 예비 게이트전극(10G)이 형성될 수 있다.

예비 게이트전극(10G)의 상부 표면은 제1,2필라(21, 22)의 상부 표면보다 낮게 위치한다. 이로써, 제2저저항전극(35)과 주변 도전물(예, 콘택플러그) 간의 물리적 거리를 충분히 확보할 수 있다.

도 10f에 도시된 바와 같이, 제2컷팅마스크(36)를 이용하여 예비 게이트전극(10G)의 중심부분을 식각하여 한 쌍의 제1,2게이트전극(G1, G2) 및 게이트트렌치(37)를 형성할 수 있다. 제2컷팅마스크(36)는 예비 게이트전극(10G) 상부에서 게이트트렌치(29)의 측면들을 커버링할 수 있다. 예컨대, 예비 게이트전극(10G)을 포함한 전면에 마스크물질을 형성한 후, 이를 에치백하여 제2컷팅마스크(36)를 형성할 수 있다. 제2컷팅마스크(36)는 예비 게이트전극(10G)에 대해 식각선택비를 갖는 물질로 형성될 수 있다.

도 10g에 도시된 바와 같이, 예비 제1일함수라이너(32B)를 리세스시킨다. 이에 따라, 갭(38)이 형성될 수 있다. 갭(38) 아래에는 높이가 낮아진 제1일함수라이너(32)가 잔류할 수 있다. 제1일함수라이너(32)와 제2일함수라이너(34)는 접촉하지 않을 수 있다. 즉, 제1일함수라이너(32)와 제2일함수라이너(34)는 비-오버랩될 수 있다. 제2일함수라이너(34)와 게이트절연층(31) 사이에 갭(38)이 위치할 수 있다. 제2커팅마스크(36)가 제거될 수 있다.

상술한 바에 따르면, 제1,2게이트전극(G1, G2)은 게이트분리트렌치(37)에 의해 서로 대칭되는 구조가 될 수 있다. 게이트분리트렌치(37) 아래에는 비트라인캡핑층(26)이 노출될 수 있다. 제1,2게이트전극(G1, G2)은 제1필라(21)와 제2필라(22) 사이에 위치하는 메인부(M), 제1필라(21)와 제2필라(22)의 측면들에 위치하는 제1분기부(E1) 및 제2분기부(E2)를 포함할 수 있다. 메인부(M), 제1분기부(E1) 및 제2분기부(E2)에 의해 제1,필라(21, 22)의 적어도 3개의 측면들이 오버랩될 수 있다. 제1,2필라(21, 22)의 제4측면(S4)은 제1,2게이트전극(G1, G2)과 비-오버랩될 수 있다.

도 10h에 도시된 바와 같이, 게이트분리트렌치(37)가 매립되도록 게이트캡핑층(39)을 형성한다. 이때, 갭(39)은 폭이 좁아 게이트캡핑층(39)으로 매립되지 않고 빈 공간으로 남게 됨으로써 에어갭(40)을 형성하게 된다. 따라서, 제2일함수라이너(34)와 게이트절연층(31) 사이에 에어갭(40)이 위치할 수 있다.

게이트캡핑층(39)은 절연물질을 포함한다. 게이트분리트렌치(37)는 게이트캡핑층(39)으로 채워진다. 게이트캡핑층(39)은 실리콘질화물을 포함할 수 있다. 후속하여, 제1,2필라(21, 22)의 상부 표면이 노출되도록 게이트캡핑층(39)의 평탄화가 진행될 수 있다.

게이트캡핑층(39) 형성 후에, 임플란트 또는 기타 다른 도핑기술에 의해 불순물의 도핑공정이 수행된다. 이에 따라 제1,2필라(21, 22) 내에 제2접합영역(41A, 41B)이 형성된다. 불순물의 도핑 공정을 진행할 때, 게이트캡핑층(39)이 배리어로 사용된다. 제2접합영역(41A, 41B)은 소스영역과 드레인영역 중 어느 하나의 영역이 될 수 있다. 제1접합영역(23)과 제2접합영역(41A, 41B) 사이에 수직채널영역이 정의될 수 있다.

상술한 바와 같이, 제1게이트전극(G1), 제1접합영역(23) 및 제2접합영역(41A)은 제1트랜지스터(Tr1)를 구성할 수 있다. 제2게이트전극(G2), 제1접합영역(23) 및 제2접합영역(41B)은 제2트랜지스터(Tr2)를 구성할 수 있다. 제1접합영역(23)은 쉐어링접합영역이 될 수 있다. 예컨대, 제1접합영역(23)은 제1트랜지스터(Tr1)와 제2트랜지스터(Tr2)의 공통의 소스/드레인영역으로서 기능한다.

제2접합영역(41A, 41B)은 제2일함수라이너(34)와 오버랩되는 깊이를 가질 수 있다. 따라서, 제2일함수라이너(34)와 제2접합영역(41A, 41B) 사이에 에어갭(40) 및 게이트절연층(31)이 위치할 수 있다. 이와 같이, 에어갭(40) 및 제2일함수라이너(34)는 제2접합영역(41A, 41B)과 오버랩될 수 있다.

도시하지 않았으나, 제2접합영역(41A, 41B)에는 메모리요소가 접속될 수 있다.

본 실시예들에 따른 반도체장치는, 전자장치에 내장될 수 있다. 전자장치는 메모리(Memory) 및 비메모리(Non-memory)를 포함할 수 있다. 메모리는 SRAM, DRAM, FLASH, MRAM, ReRAM, STTRAM, FeRAM 등을 포함한다. 비메모리는 로직회로(Logic circuit)를 포함한다. 로직회로는 메모리장치를 컨트롤하기 위한 센스앰프(Sense Amp.), 디코더(Decorder), 입출력회로(Input/Output circuit) 등을 포함할 수 있다. 또한, 로직회로는 메모리 이외의 다양한 집적회로(Integrated Circuit, IC)를 포함할 수 있다. 예를 들어, 마이크로프로세서(Micro-processor), 모바일장치(Mobile device)의 AP(Application processor) 등을 포함한다. 또한, 비메모리는 NAND 게이트와 같은 로직게이트(Logic gate), 디스플레이장치(Display device)를 위한 드라이버회로(Driver IC), 전원관리집적회로(Power Management IC, PMIC) 등의 전력 반도체 장치(POWER SEMICONDUCTOR DEVICE) 등을 포함한다. 전자장치는 컴퓨팅시스템, 이미지센서, 카메라, 모바일장치, 디스플레이장치, 센서, 의료기기, 광전자장치, RFID(Radio Frequency Identification), 태양전지, 자동차용 반도체장치, 철도차량용 반도체장치, 항공기용 반도체장치 등을 포함할 수 있다.

도 11은 본 실시예들에 따른 반도체장치를 포함하는 전자장치를 도시한 도면이다.

도 11을 참조하면, 전자장치(400)는 복수의 반도체장치(401, 402, 403)를 포함할 수 있다. 예컨대, 복수의 반도체장치(401, 402, 403)는 상술한 실시예들 및 그 변형예들에 따른 반도체장치(100, 200, 300) 중에서 적어도 어느 하나를 포함할 수 있다.

전자장치(400)에 포함된 반도체장치(401, 402, 403) 중 어느 하나의 반도체장치는, 제1접합영역을 포함하는 바디, 바디 상에 위치하며 수직채널영역 및 수직채널영역 상의 제2접합영역을 포함하는 필라, 필라의 측면들을 노출시키는 게이트트렌치, 게이트트렌치를 커버링하는 게이트절연층 및 게이트절연층을 사이에 두고 게이트트렌치 내에 내장된 게이트전극을 포함할 수 있다. 게이트전극은 수직채널영역에 오버랩된 티타늄알루미늄질화물을 포함하는 제1일함수라이너, 제2접합영역에 오버랩되며 N형 도프드 폴리실리콘을 포함하는 제2일함수라이너 및 제2일함수라이너와 제2접합영역 사이에 위치하는 에어갭을 포함할 수 있다. 저일함수라이너와 에어갭은 제1접합영역에 오버랩되며, 이에 따라 게이트유도드레인누설(GIDL)을 개선시킨다. 고일함수라이너는 수직채널영역에 오버랩될 수 있다. 따라서, 전자장치(400)는 소형화에 대응하여 빠른 동작속도를 구현할 수 있다.

이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.

101 : 기판 102A, 102B : 제1,2소자분리층
103 : 바디 104 : 수직채널영역
106 : 게이트트렌치 107 : 제1접합영역
108 : 비트라인 109 : 비트라인캡핑층
110 : 게이트절연층 111G : 게이트구조
112 : 제1저저항전극 113 : 제1일함수라이너
114 : 제2저저항전극 115 : 제2일함수라이너
116 : 캡핑층 117 : 에어갭
118 : 제2접합영역