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一种制造场效应晶体管的方法

阅读：992发布：2023-12-27

专利汇可以提供一种制造场效应晶体管的方法专利检索，专利查询，专利分析的服务。并且本发明涉及一种制造场效应晶体管的方法，该方法包括提供半导体衬底；在所述半导体衬底上形成单晶层；刻蚀所述单晶层以形成至少一个单晶堆叠；形成环绕所述至少一个单晶堆叠的栅极侧墙；在栅极侧墙两侧的衬底中形成源漏区；沉积层间介质层并平坦化直到露出所述单晶堆叠的表面；刻蚀去除所述至少一个单晶堆叠，并在得到的至少一个栅极沟槽中依次形成栅极绝缘层以及栅极导体层，从而形成栅极堆叠。本发明通过使用单晶来代替非晶电介质作为牺牲栅极堆叠的材料，可以消除在诸如Si3N4的硬掩模材料和诸如多晶硅或金属的栅极材料中的颗粒的大小在光刻和刻蚀时对栅极导体层线边缘粗糙度的影响，故可减轻或消除器件的几何特性与电学特性的波动。，下面是一种制造场效应晶体管的方法专利的具体信息内容。

权利要求

1.一种制造场效应晶体管的方法，其特征在于包括如下步骤：
提供半导体衬底；
在所述半导体衬底上形成单晶层；
刻蚀所述单晶层以形成至少一个单晶堆叠；
形成环绕所述至少一个单晶堆叠的栅极侧墙；
在栅极侧墙两侧的衬底中形成源漏区；
在形成源漏区后形成金属硅化物，其中所述金属硅化物仅形成在所述源漏区上，而不形成在所述单晶堆叠上；
沉积层间介质层并平坦化直到露出所述单晶堆叠的表面；以及
刻蚀去除所述至少一个单晶堆叠，并在得到的至少一个栅极沟槽中依次形成栅极绝缘层以及栅极导体层，从而形成栅极堆叠。
2.如权利要求1所述的制造场效应晶体管的方法，其中所述单晶层的材料的晶格常数与所述半导体衬底的材料的晶格常数相同或相近并且相对于所述衬底具有良好的刻蚀选择性。
3.如权利要求2所述的制造场效应晶体管的方法，其中所述半导体衬底由体硅或绝缘体上硅（SOI）形成，所述单晶层由SiGe形成，其中SiGe中Ge原子%被选择为使得SiGe相对于Si具有良好的刻蚀选择性；或者所述半导体衬底由GaN形成,所述单晶层由AlGaN形成，其中AlGaN中Al原子%被选择为使得AlGaN相对于GaN具有良好的刻蚀选择性。
4.如权利要求2所述的制造场效应晶体管的方法，其中所述半导体衬底为体硅或绝缘体上硅（SOI）,所述单晶层为SiGe/Si结构，其中SiGe中Ge原子%被选择为使得SiGe相对于Si具有良好的刻蚀选择性；或者
所述半导体衬底为GaN,所述单晶层为AlGaN/GaN结构，其中AlGaN中Al原子%被选择为使得AlGaN相对于GaN具有良好的刻蚀选择性。
5.如权利要求2所述的制造场效应晶体管的方法，其中
所述半导体衬底为体硅或绝缘体上硅（SOI）,所述单晶层为SiGe/Si/SiGe结构，其中SiGe中Ge原子%被选择为使得SiGe相对于Si具有良好的刻蚀选择性；或者所述半导体衬底为GaN,所述单晶层为AlGaN/GaN/AlGaN结构，其中AlGaN中Al原子%被选择为使得AlGaN相对于GaN具有良好的刻蚀选择性。
6.如权利要求1所述的制造场效应晶体管的方法，其中利用湿法刻蚀去除所述至少一个单晶堆叠。
7.如权利要求1所述的制造场效应晶体管的方法，其中所述栅极绝缘层由SiO2或高K材料形成，所述栅极导体层由多晶硅或金属材料形成。
8.如权利要求7所述的制造场效应晶体管的方法，其中该方法进一步包括形成介于栅极绝缘层和栅极导体层之间的阻挡层。
9.如权利要求8所述的制造场效应晶体管的方法，其中所述阻挡层由金属氮化物形成。

说明书全文

一种制造场效应晶体管的方法

技术领域

[0001] 本发明涉及半导体制造技术领域，特别涉及一种制造场效应晶体管的方法。

背景技术

[0002] 随着晶体管的器件尺寸的不断缩小，本征参数（诸如导通电流、截止电流、阈值电压等）的波动对器件性能的影响越来越显著，尤其是在波动的余量由于供应电压的降低以及每芯片上晶体管数量的增加而缩减的情况下。研究表明，线边缘粗糙度（line edge roughness，LER），又称为栅极边缘粗糙度，是造成本征参数波动的一个原因。无论是前栅或后栅工艺集成方案，均存在刻蚀诸如Si3N4的硬掩模材料和诸如多晶硅或金属的栅极材料而形成栅极堆叠的步骤，在这样的步骤中，在诸如Si3N4的硬掩模材料和诸如多晶硅或金属的栅极材料中的颗粒的大小在光刻和刻蚀时会影响栅极导体层线均匀性的线边缘粗糙度。

[0003] 在前些年，LER并没有引起过多的担忧，因为晶体管的临界尺寸比粗糙度大几个数量级。然而，近年来，随着器件尺寸的进一步缩小，线边缘粗糙度（即栅极边缘粗糙度）并没有相应地减小，而是相比栅极长度越来越大，从而变成了造成器件性能波动的最显著的因素之一。

发明内容

[0004] 为了解决上述问题，本发明包括一种制造场效应晶体管的方法，其特征在于包括如下步骤：

[0005] 提供半导体衬底；在所述半导体衬底上形成单晶层；刻蚀所述单晶层以形成至少一个单晶堆叠；形成环绕所述至少一个单晶堆叠的栅极侧墙；在栅极侧墙两侧的衬底中形成源漏区；沉积层间介质层并平坦化直到露出所述单晶堆叠的表面；刻蚀去除所述至少一个单晶堆叠，并在得到的至少一个栅极沟槽中依次形成栅极绝缘层以及栅极导体层，从而形成栅极堆叠。

[0006] 通过本发明的制造方法，使用单晶来代替非晶电介质作为牺牲栅极堆叠的材料，由于单晶材料刻蚀的各向异性特性，可以消除在诸如Si3N4的硬掩模材料和诸如多晶硅或金属的栅极材料中的颗粒的大小在光刻和刻蚀时对栅极导体层线边缘粗糙度的影响，故可减轻或消除器件的几何特性与电学特性的波动，进而可以提高电路的性能。附图说明

[0007] 通过参考以下描述和用于示出各个实施例的附图可以更好地理解实施例。在附图中：

[0008] 图1-9示出与根据本发明方法的步骤对应的器件的截面图。

具体实施方式

[0009] 下面，参考附图描述本发明的实施例的一个或多个方面，其中在整个附图中一般用相同的参考标记来指代相同的元件。在下面的描述中，为了解释的目的，阐述了许多特定的细节以提供对本发明实施例的一个或多个方面的彻底理解。然而，对本领域技术人员来说可以说显而易见的是，可以利用较少程度的这些特定细节来实行本发明实施例的一个或多个方面。

[0010] 另外，虽然就一些实施方式中的仅一个实施方式来公开实施例的特定特征或方面，但是这样的特征或方面可以结合对于任何给定或特定应用来说可能是期望的且有利的其它实施方式的一个或多个其它特征或方面。

[0011] 首先提供如图1所示的半导体衬底100。衬底100依照器件用途需要而合理选择，可包括单晶体硅（Si）、绝缘体上硅（SOI）、单晶体锗（Ge）、绝缘体上锗（GeOI）、应变硅（Strained Si）、锗硅（SiGe），或是化合物半导体材料，例如氮化镓（GaN）、砷化镓（GaAs）、磷化铟(InP)、锑化铟（InSb），以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底100优选地为体Si或SOI。

[0012] 优选地，在衬底100中形成浅沟槽隔离（STI）（未示出）。例如先刻蚀衬底100形成浅沟槽然后采用LPCVD、PECVD等常规技术沉积绝缘隔离材料并CMP平坦化直至露出衬底100，形成STI，其中STI 的填充材料可以是氧化物、氮化物或氮氧化物。

[0013] 在半导体衬底100上形成单晶层102，该单晶层在后续步骤中充当牺牲层。优选地，所述单晶层的材料的晶格常数与所述半导体衬底的材料的晶格常数相同或相近，这使得所形成的单晶层与衬底结合致密，有利于后续的刻蚀工艺。所述单晶层102可以是由一种单晶材料形成的单层结构或由多种单晶材料形成的堆叠结构。在单层结构的一个具体实施例中，在衬底为体硅或SOI的情况中，单层结构可以由SiGe形成，其中SiGe中Ge原子%被选择为使得SiGe相对于Si具有良好的刻蚀选择性；在所述半导体衬底为GaN的情况中,所述单层结构可以由AlGaN形成，其中AlGaN中Al原子%被选择为使得AlGaN相对于GaN具有良好的刻蚀选择性。由多种单晶材料形成的堆叠结构是更优选的，在一个具体实施例中，该堆叠结构包括如图2中所示的在衬底上的第一单晶层1021以及在第一单晶层上的第二单晶层1022，其中第一单晶层的材料的选择不仅要考虑与衬底以及第二单晶层晶格匹配的问题，而且还要考虑在刻蚀第二单晶层时其不被刻蚀或基本不被刻蚀，并且在其自身被刻蚀时，下面的衬底不被刻蚀或基本不被刻蚀。双层或更多层堆叠结构使得能够良好的控制刻蚀的精确性，防止过多的过刻蚀。在一个具体实施例中，在衬底为体硅或SOI的情况中，所述第一单晶层可以为SiGe，第二单晶层可以为Si，其中SiGe中Ge原子%被选择为使得SiGe相对于Si具有良好的刻蚀选择性。可替换地，所述单晶层还可以是诸如SiGe/Si/SiGe这样的堆叠结构，其为后续的器件制作提供了便利性，例如在形成沟道时自由选择沟道的材料。在另一具体实施例中，所述半导体衬底为GaN,所述第一单晶层为AlGaN，第二单晶层为GaN，其中AlGaN中Al原子%被选择为使得AlGaN相对于GaN具有良好的刻蚀选择性。可替换地，所述单晶层还可以是诸如AlGaN/GaN/AlGaN这样的堆叠结构。更一般地，所述单晶层可以是由多种单晶材料构成的叠层结构，只要这些单晶材料在晶格匹配和刻蚀选择性方面满足要求即可。采用LPCVD、PECVD、原子层沉积（ALD）、蒸镀、反应溅射等常规技术形成单晶层。

[0014] 刻蚀所述单晶层102从而形成至少一个单晶堆叠108，该单晶堆叠在后续步骤中充当牺牲栅极堆叠。在一个具体实施例中，首先，在单晶层102上形成掩模层104，并图案化，露出部分单晶层102，如图3所示。随后，利用例如反应离子刻蚀（RIE）或等离子刻蚀等的干法刻蚀工艺或湿法刻蚀工艺或二者的组合，去除露出部分的单晶层102，直到露出下面的半导体衬底100。其中在上述单晶层由第一单晶层1021和第二单晶层1022组成的优选实施例中，首先对第二单晶层进行选择性刻蚀，此时第一单晶层作为刻蚀停止层，从而能够精确的控制第一单晶层的刻蚀。接着，对第二单晶层进行选择性刻蚀，刻蚀停止于衬底表面。所得到的结构如图4所示，其中106指示得到的沟槽。由于单晶材料刻蚀的各向异性特性，栅极导体层线的线边缘可以非常整齐。接着，去除掩模层104。

[0015] 接着，形成环绕该至少一个单晶堆叠108的栅极侧墙110,如图5所示。在一个具体实施例中，首先在整个器件上沉积材质例如为氮化硅、氮氧化硅、类金刚石无定形碳（DLC）的栅极侧墙材料，并刻蚀形成栅极侧墙110。

[0016] 随后，以单晶堆叠108和栅极侧墙110为掩模，在栅极侧墙110两侧的衬底中形成源漏区（图中未示出）。

[0017] 之后，优选地，参照图6，形成硅化物112。在一个具体实施例中，可以通过蒸发、溅射、MOCVD等工艺将例如Ni、Pt、Co、Ti、Ge之一或其组合形成在整个器件结构上，随后退火形成金属硅化物并且去除未反应的金属层，其材质例如为CoSi2、TiSi2、NiSi、PtSi、 NiPtSi、CoGeSi、TiGeSi、NiGeSi，以便降低源漏接触电阻。优选地，如图6所示，仅在源漏区上形成所述金属硅化物，而在单晶堆叠108上不存在金属硅化物，这使得在后续步骤中更易于去除单晶层。

[0018] 随后，参照图7，在整个器件上沉积层间介质层（ILD）114，其材质例如为氧化硅或氮化硅等。平坦化ILD 114之后，直至露出单晶堆叠108表面。

[0019] 接着，参照图8，去除所述至少一个单晶堆叠108。在上述单晶层由第一单晶层1021和第二单晶层1022组成的优选实施例中，首先对第二单晶层进行选择性刻蚀，此时第一单晶层作为刻蚀停止层，从而能够精确的控制第一单晶层的刻蚀。接着，对第二单晶层进行选择性刻蚀，刻蚀停止于衬底表面。由于单晶材料刻蚀的各向异性特性，栅极导体层线的线边缘可以非常整齐。上述去除可以用湿法或干法刻蚀，优选湿法刻蚀。

[0020] 在刻蚀后留下的至少一个栅极沟槽116中填充栅极绝缘层118以及栅极导体层120，以形成栅极堆叠，如图9所示。所述栅极绝缘层可以由诸如SiO2这样的材料或从ZrO2、HfO2、Al2O3、HfSiO、HfSiON和/或其混合物中选择的高K材料形成。所述栅极导体层可以为多晶硅或诸如TiAl的金属材料等。优选地在栅极绝缘层118和栅极导体层120之间插入金属氮化物材料（例如TiN）的阻挡层，调节功函数的同时还防止了金属向栅极绝缘层扩散。

[0021] 之后，再次沉积ILD ，并CMP平坦化。接着，形成暴露了硅化物的接触孔，在孔内填充金属形成源漏接触塞。这些均属于常规工艺，在此不再赘述。

[0022] 总之，本发明通过使用单晶来代替非晶电介质作为牺牲栅极堆叠的材料，可以消除在诸如Si3N4的硬掩模材料和诸如多晶硅或金属的栅极材料中的颗粒的大小在光刻和刻蚀时对栅极导体层线边缘粗糙度的影响，故可减轻或消除器件的几何特性与电学特性的波动，进而可以提高电路的性能。

[0023] 以上所述仅是本发明的较佳实施例，并非对本发明作任何限制。因此，在不脱离本发明技术方法的原理和随附权利要求书所保护范围的情况下，可以对本发明做出各种修改、变化。

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