【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はパルス幅変調に関し、特に、必要なロジックブロックの個数およびパルス幅変調ロジックを含むチップのサイズを大幅に減らすロジック設計に関する。

【０００２】

【従来の技術】一般に、桁遅延を用いるパルス幅変調の場合、Ｄフリップフロップ等の大量のロジックブロックを伴なうロジック設計が必要とされる。 図１に、信号を４クロックサイクル遅延させるために４個の正エッジトリガＤフリップフロップを用いる従来技術のロジック図を示す。 図２に、クロックＣの信号、入力信号Ｄ、出力信号Ｄ ₁ 、Ｄ ₂ 、Ｄ ₃およびＤ ₄を示す。 図１および図２を参照するに、入力信号ＤはＤＦ ₁に印加され、ＤＦ ₁はクロックＣの上昇エッジｔ ₁が入力Ｄを出力Ｄ ₁へ送り出すまで保持される。 その結果、入力ＤはＴ'だけ遅延される。 Ｄ ₁は、クロックＣの上昇エッジｔ ₁がＤＦ ₂に到達したわずかに後でＤＦ ₂に到達する。 従って、Ｄ ₁はクロックＣの上昇エッジｔ ₂で次のフリップフロップＤＦ ₃へ送られる。 その結果、ＤＦ ₂が引き起こす遅延はクロックＣの１周期に等しいＴである。 同様にＤＦ ₃およびＤ
Ｆ ₄が引き起こす遅延もクロックＣの１周期Ｔに等しい。

【０００３】

【発明が解決しようとする課題】図１のロジックブロック図は典型的な遅延ロジックである。 このロジック設計を利用するには、要求される遅延の数に等しい多数のフリップフロップが必要になる。 例えば、３２Ｔの遅延が要求される場合、３２個のフリップフロップが必要になる。 この設計では、例えば３２本の線に対して６４Ｔの遅延が必要な場合、膨大な数になる。 すなわち各線に６
４個のフリップフロップが必要とされ、合計で３２×６
４＝２０６８個のフリップフロップが必要になる。

【０００４】本発明の目的は、複数の遅延要求をともなうパルス幅変調回路を含むチップのフリップフロップの個数およびサイズやコストを削減することである。

【０００５】

【課題を解決するための手段】本発明の一つの態様によれば、パルス幅変調回路は、システムクロックを受信してクロックサイクルの異なる複数のクロックを生成するクロック分割ブロックを含む。 遅延ブロックが信号を受信し、その信号を遅延させる。 遅延ブロックは複数の遅延要素を備える。 複数の遅延要素の各々は、複数のクロックの１個を受信する。 遅延ブロックは遅延データを受信し、遅延データに応答して遅延データに基づいて複数のクロックうちある個数を選択し、それぞれの遅延要素を起動する。 遅延ブロックは、信号が起動された遅延要素の中を通り、起動されていない遅延要素はバイパスすべく構成されている。

【０００６】本発明の別の態様によれば、パルス幅変調回路は、システムクロックを受信してクロックサイクルの異なる複数のクロックを生成するクロック分割ブロックを含む。 複数の遅延ブロックが信号を受信し、複数のデータに従ってその信号を遅延させる。 各遅延ブロックは複数の遅延要素を備える。 各遅延ブロックの複数の遅延要素の各々は複数のクロックの１個を受信する。 複数の遅延ブロックの各々は複数の遅延データの１個を受信し、それぞれの遅延データに応答して遅延データに基づいて複数のクロックの数を選択し、それぞれの遅延要素を起動する。 各遅延ブロックは、信号がそれぞれの起動された遅延要素の中を通り、それぞれの起動されていない遅延要素はバイパスすべく構成されている。

【０００７】

【発明の実施の形態】図３に、本発明の遅延ロジック１
０のブロック図を示す。 図３において、クロックデバイダＣＤがシステムクロックＣＬＫを分割して、周期がＴ、２Ｔ、４Ｔ、８Ｔ、１６Ｔおよび３２Ｔである６個のクロック Ｃ ₁ 、Ｃ ₂ 、Ｃ ₃ 、Ｃ ₄ 、Ｃ ₅およびＣ ₆を生成し、異なる線の遅延ロジックブロックＤＬ ₁ 〜ＤＬ ₃₂へ送る。

【０００８】再び図１、図２を参照するに、クロックＣ
の２個の上昇エッジの間で上昇エッジが生起するため、
フリップフロップＤＦ ₁は信号ＤをＴ'遅延させる。 部分的な遅延を防ぐために、図３において、フリップフロップＦ ₀がクロックデバイダＣＤへのシステムクロックＣＬＫの経路に配置されている。 フリップフロップＦ ₀
のＤ入力はフリップフロップＦ ₀のＤ入力を常時高位（１）に維持すべくＶＤＤに接続している。 Ｆ ₀の正出力（Ｑ）はクロックデバイダＣＤに接続している。 遅延する必要がある入力パルスはインバータＩ ₀を介してＦ ₀
のリセット線に接続している。 フリップフロップＦ ₀のクロック入力はシステムクロックＣＬＫを受信する。

【０００９】動作時においてフリップフロップＦ ₀は、
フリップフロップＦ ₀のリセットを無効にするＩＰの上昇エッジを受信するまでシステムクロックＣＬＫを保持する。 次に、Ｆ ₀は同期されたクロックＣＬＫとしてシステムクロックをＣＤブロックへ送る。 ＣＬＫは入力パルスＩＰと同期しているため、入力パルスＩＰは完全に遅延される。

【００１０】図４に、図３のクロックデバイダＣＤの詳細ブロック図を示す。 図４において、システムリセット入力パルスＩＰはインバータＩ ₁₁を介してフリップフロップＦ ₁ 、Ｆ ₂ 、Ｆ ₃ 、Ｆ ₄およびＦ ₅のリセットピンへ送られる。 同期したシステムクロックＣＬＫおよび入力パルスＩＰはＡＮＤゲートＡ ₁へ送られて、同期したシステムクロックＣＬＫと同じ周期を有するリセット可能なクロックＣ ₁を生成する。 クロックＣ ₁を分割するためには、５個のフリップフロップＦ ₁ 、Ｆ ₂ 、Ｆ ₃ 、Ｆ ₄およびＦ ₅が用いられる。 Ｃ ₁はクロックとしてＦ ₁へ送られる。 各フリップフロップＦ ₁ 、Ｆ ₂ 、Ｆ ₃ 、Ｆ ₄およびＦ ₅
の各々の負出力（ＱＢ）はその入力に接続している。 この構成により各フリップフロップＦ ₁ 、Ｆ ₂ 、Ｆ ₃ 、Ｆ ₄およびＦ ₅はそのクロックを２分割する。 各フリップフロップＦ ₁ 、Ｆ ₂ 、Ｆ ₃ 、Ｆ ₄およびＦ ₅の正出力（Ｑ）は後続のフリップフロップのクロックに接続している。 さらに、Ｆ ₁ 、Ｆ ₂ 、Ｆ ₃ 、Ｆ ₄およびＦ ₅の正出力はそれぞれクロックＣ ₂ 、Ｃ ₃ 、Ｃ ₄ 、Ｃ ₅およびＣ ₆として送り出される。

【００１１】各フリップフロップＦ ₁ 、Ｆ ₂ 、Ｆ ₃ 、Ｆ ₄およびＦ ₅はクロックを２分割してその正出力へ送り出すため、Ｃ ₂の周期はその入力クロックの２倍である。 クロックＣ ₁の周期は同期したシステムクロックＣＬＫの周期Ｔと等しいため、クロックＣ ₂の周期は２Ｔである。 同様に、クロックＣ ₃ 、Ｃ ₄ 、Ｃ ₅およびＣ ₆の周期は図５に示すように４Ｔ、８Ｔ、１６Ｔおよび３２Ｔである。

【００１２】再び図３参照するに、クロックＣ ₁ 、Ｃ ₂ 、
Ｃ ₃ 、Ｃ ₄ 、Ｃ ₅およびＣ ₆は全ての遅延ブロックＤＬ ₁ 〜
ＤＬ ₃₂へ送られ、各遅延ブロックはクロックＣ ₁ 、Ｃ ₂ 、
Ｃ ₃ 、Ｃ ₄ 、Ｃ ₅およびＣ ₆の組合せを選択して必要とされる遅延を引き起こす。 各遅延ブロックＤＬ ₁ 〜ＤＬ ₃₂は入力パルスＩＰと６ビット遅延値Ｖ ₁ 〜Ｖ ₃₂を受信する。 クロックＣ ₁ 、Ｃ ₂ 、Ｃ ₃ 、Ｃ ₄ 、Ｃ ₅およびＣ ₆を用いて、各遅延ブロックＤＬ ₁ 〜ＤＬ ₃₂はそれぞれの遅延値Ｖ ₁ 〜Ｖ ₃₂に従って入力パルスＩＰを遅らせ、それぞれ対応出力 ＯＵＴ ₁ 〜ＯＵＴ ₃₂へ送り出す。

【００１３】図６に、遅延ブロックＤＬ ₁の一つのロジック図を示す。 遅延ブロックＤＬ ₂ 〜ＤＬ ₃₂はＤＬ ₁と同一であることに留意されたい。 遅延ブロックＤＬ ₁において、６個のＤフリップフロップＦＦ ₁ 、ＦＦ ₂ 、ＦＦ
₃ 、ＦＦ ₄ 、ＦＦ ₅ 、ＦＦ ₆がある。 フリップフロップＦＦ
₁ 、ＦＦ ₂ 、ＦＦ ₃ 、ＦＦ ₄ 、ＦＦ ₅ 、ＦＦ ₆のクロック入力はそれぞれクロックＣ ₆ 、Ｃ ₅ 、Ｃ ₄ 、Ｃ ₃ 、Ｃ ₂およびＣ ₁
に接続している 。

【００１４】各フリップフロップＦＦ ₁ 、ＦＦ ₂ 、Ｆ
Ｆ ₃ 、ＦＦ ₄およびＦＦ ₅の正出力はそれぞれスイッチＳ
Ｓ ₁ 、ＳＳ ₂ 、ＳＳ ₃ 、ＳＳ ₄およびＳＳ ₅を介して後続のフリップフロップの入力に接続している。 フリップフロップＦＦ ₆の正出力はスイッチＳＳ ₆を介して遅延線１の出力ＯＵＴ ₁に接続している。 各フリップフロップＦ
Ｆ ₁ 、ＦＦ ₂ 、ＦＦ ₃ 、ＦＦ ₄ 、ＦＦ ₅ 、ＦＦ ₆の入力はそれぞれＳ ₁ 、Ｓ ₂ 、Ｓ ₃ 、Ｓ ₄ 、Ｓ ₅およびＳ ₆を介して後続のフリップフロップの入力に接続している。

【００１５】図３の各遅延ブロックＤＬ ₁ 〜ＤＬ ₃₂はそれぞれＶ ₁ 〜Ｖ ₃₂を介して別々の遅延値を受信する。 各Ｖ ₁ 〜Ｖ ₃₂は、０から６３の間の数を伝送する６ビットＢ ₁ 、Ｂ ₂ 、Ｂ ₃ 、Ｂ ₄ 、Ｂ ₅およびＢ ₆を有する。 Ｂ ₁ 、
Ｂ ₂ 、Ｂ ₃ 、Ｂ ₄ 、Ｂ ₅およびＢ ₆はそれぞれスイッチＳ
Ｓ ₁ 、ＳＳ ₂ 、ＳＳ ₃ 、ＳＳ ₄ 、ＳＳ ₅およびＳＳ ₆の制御ピンに直接接続しており、それぞれインバータＩ ₁ 、Ｉ ₂ 、
Ｉ ₃ 、Ｉ ₄ 、Ｉ ₅およびＩ ₆を介してスイッチＳ ₁ 、Ｓ ₂ 、Ｓ
₃ 、Ｓ ₄ 、Ｓ ₅およびＳ ₆の制御ピンに接続している。

【００１６】図６において、ビットＢ ₆ 、Ｂ ₅ 、Ｂ ₄ 、
Ｂ ₃ 、Ｂ ₂ 、Ｂ ₁の中の１個が高位（１）のときは常にそれぞれの対応スイッチＳＳ ₁ 、ＳＳ ₂ 、ＳＳ ₃ 、ＳＳ ₄ 、Ｓ
Ｓ ₅ 、ＳＳ ₆は閉じる。 例えば、Ｂ ₄が高位（１）ならばスイッチＳＳ ₃が閉じて、ＦＦ ₃の正出力をＦＦ ₄の入力へ接続する。 しかし、ビットＢ ₆ 、Ｂ ₅ 、Ｂ ₄ 、Ｂ ₃ 、
Ｂ ₂ 、Ｂ ₁の中の１個が低位（０）のときは常にそれぞれの対応スイッチＳ ₁ 、Ｓ ₂ 、Ｓ ₃ 、Ｓ ₄ 、Ｓ ₅およびＳ ₆は閉じる。 例えば、Ｂ ₄が低位 （０）のときはスイッチＳ ₃
が閉じてＦＦ ₃の入力をＦＦ ₄の入力へ接続する。 言い換えれば、ビットＢ ₆ 、Ｂ ₅ 、Ｂ ₄ 、Ｂ ₃ 、Ｂ ₂ 、Ｂ ₁の１個が高位（１）の場合、先行フリップフロップの出力が後続フリップフロップの入力へ伝送されるが、低位（０）
の場合は先行フリップフロップはバイパスされて、その入力は後続フリップフロップの入力へ伝送される。

【００１７】図６の構成において、高位（１）ビットＢ
₆ 、Ｂ ₅ 、Ｂ ₄ 、Ｂ ₃ 、Ｂ ₂およびＢ ₁は適切な遅延を選択する。 例えば、６ビット組Ｂ ₆ 、Ｂ ₅ 、Ｂ ₄ 、Ｂ ₃ 、Ｂ ₂およびＢ ₁が１０００１１を表わす場合、３２＋２＋１＝３
５の遅延が必要であることを意味する。 Ｂ ₆が（１）であるため、スイッチＳＳ ₁が閉じて、フリップフロップＦＦ ₁がアクティブになる。 従ってフリップフロップＦ
Ｆ ₁の入力は、ＦＦ ₁が３２Ｔのクロックサイクルを有するクロックＣ ₆により計時されるため、３２Ｔに相当する遅延を受ける。 フリップフロップＦＦ ₁の入力は、遅延が必要な入力パルスＩＰであることに留意されたい。
ビット組Ｂ ₅ 、Ｂ ₄およびＢ ₃はゼロであるため、スイッチＳ ₂ 、Ｓ ₃およびＳ ₄が閉じて、フリップフロップＦ
Ｆ ₂ 、ＦＦ ₃およびＦＦ ₄をバイパスし、フリップフロップＦＦ ₁の出力をＦＦ ₅の入力へ伝送する。

【００１８】ビット組Ｂ ₂ 、Ｂ ₁が高位（１）であるため、スイッチＳＳ ₅ 、ＳＳ ₆の両方が閉じて、フリップフロップＦＦ ₅ 、ＦＦ ₆がアクティブになる。 フリップフロップＦＦ ₅はクロックＣ ₂を受信するため、その入力（３
２Ｔ遅延されたＦＦ ₁の出力）を２Ｔ遅延させる。 従って、フリップフロップＦＦ ₅の出力は３２Ｔ＋２Ｔ＝３
４Ｔ遅延される。 フリップフロップＦＦ ₆はＴの遅延を有するクロックＣ ₁を用いる。 引き続いて、フリップフロップＦＦ ₆はＦＦ ₅の出力をＴ遅延させる。 従って、スイッチＳＳ ₆を介してＯＵＴ ₁に接続しているフリップフロップＦＦ ₆の出力は３５Ｔ遅延された信号を与える。
結果を図７に示す。

【００１９】電源投入時に、フリップフロップＦＦ ₁ 、
ＦＦ ₂ 、ＦＦ ₃ 、ＦＦ ₄ 、ＦＦ ₅およびＦＦ ₆の出力はドントケア（未設定）状態であり得る。 遅延回路で一切の誤動作を防ぐためにフリップフロップＦＦ ₁ 、ＦＦ ₂ 、ＦＦ
₃ 、ＦＦ ₄ 、ＦＦ ₅およびＦＦ ₆をリセットする必要がある。

【００２０】図８に、リセット接続を加えた図６のロジック図を示す。 各フリップフロップFＦ ₂ 、FＦ ₃ 、FＦ ₄ 、
FＦ ₅およびＦＦ ₆は、対応する２個のスイッチ対（Ｓ _1A 、Ｓ _{1 B} ）、（Ｓ _2A 、Ｓ _2B ）、（Ｓ _3A 、Ｓ _3B ）、
（Ｓ _4A 、Ｓ _4B ）および（Ｓ _5A 、Ｓ _5B ）のそれぞれ１個からリセット信号を受信する。 スイッチＳ _1B 、Ｓ _2B 、
Ｓ _3B 、Ｓ _4BおよびＳ _5Bの制御ピンは、それぞれＢ ₆ 、
Ｂ ₅ 、Ｂ ₄ 、Ｂ ₃およびＢ ₂に接続している。 しかし、スイッチＳ _1A 、Ｓ _2A 、Ｓ _3A 、Ｓ _4AおよびＳ _5Aの制御ピンは、
それぞれインバータＩ ₁ 、Ｉ ₂ 、Ｉ ₃ 、Ｉ ₄およびＩ ₅を介してＢ ₆ 、Ｂ ₅ 、Ｂ ₄ 、Ｂ ₃およびＢ ₂に接続している。 フリップフロップＦＦ ₁ 、ＦＦ ₂ 、ＦＦ ₃ 、ＦＦ ₄およびＦＦ
₅の負出力（ＱＢ）は、スイッチＳ _1B 、Ｓ _2B 、Ｓ _3B 、Ｓ
_4BおよびＳ _5Bを介してフリップフロップＦＦ ₂ 、ＦＦ ₃ 、
ＦＦ ₄ 、ＦＦ ₅およびＦＦ ₆のリセットピンに接続している。 さらに、フリップフロップＦＦ ₁ 、ＦＦ ₂ 、ＦＦ ₃ 、
ＦＦ ₄およびＦＦ ₅の入力は、それぞれインバータとスイッチの対（ＩＩ ₁ 、Ｓ _1A ）、（ＩＩ ₂ 、Ｓ _2A ）、（Ｉ
Ｉ ₃ 、Ｓ _3A ）、（ＩＩ ₄ 、Ｓ _4A ）、（ＩＩ ₅ 、Ｓ _5A ）を介してフリップフロップＦＦ ₂ 、ＦＦ ₃ 、ＦＦ ₄ 、ＦＦ ₅およびＦＦ ₆のリセットピンに接続している。 フリップフロップＦＦ ₁はインバータＩＩ ₁を介して入力パルスＩＰによりリセットされる。

【００２１】電源投入時、入力パルスＩＰが低位（０）
であるとき、例えばフリップフロップＦＦ ₁がアクティブになれば、入力パルスＩＰ（０）は正出力（Ｑ）へ送られる。 従って、出力（ＱＢ）は（１）になり、Ｓ _1Bを介して後続のフリップフロップＦＦ ₂をリセットする。
例えばフリップフロップＦＦ ₁がバイパスされる都度、
その入力（入力パルス（０））はＩＩ ₁とＳ _1Aを介して後続のフリップフロップＦＦ ₂をリセットする。 その結果、入力パルスが低位にあるとき、遅延ブロックＤＬ ₁
はリセットされてＯＵＴ ₁がゼロ（０）になる。 一度入力パルスＩＰが高位（１）になれば、図８のロジック図は、図６のロジック図で示したのと同様に遅延を与える。

【００２２】図９を参照するに、上昇エッジがｔ ₁ 、下降エッジがｔ ₂である入力パルスＩＰが図３の遅延ロジック１０へ送られる際に、各線は同じ入力パルスＩＰの上昇エッジを異なる遅延値で遅延させる。 従って、出力線ＯＵＴ ₁ 、ＯＵＴ ₂およびＯＵＴ ₃₂はＩＰの上昇エッジを遅延させて、それぞれｔ ₁₁ 、ｔ ₁₃およびｔ ₁₂において送り出す。 しかし、ｔ ₂における入力パルスＩＰの下降エッジがロジック１０へ入力する際に、出力ＯＵＴ ₁ 、
ＯＵＴ ₂およびＯＵＴ ₃₂が全てゼロ（０）になる。 各出力ＯＵＴ ₁ 〜ＯＵＴ ₃₂は遅延が異なってもよく、従って各出力は図示されているよりも遅延が多少前後する可能性がある点に留意されたい。 各線が送り出す信号は、上昇エッジのタイミングは異なるが下降エッジは他の出力ＯＵＴ ₁ 〜ＯＵＴ ₃₂の信号の下降エッジと一致するため、遅延ロジック１０はパルス幅変調を与える。 その結果、各出力パルスの幅はそれぞれの対応する遅延値V ₁ 〜
V ₃₂により決定される。

【００２３】図３のロジック図は３２本の線の各信号に対して０〜６４Ｔの遅延を引き起こすべく設計されている。 しかし本発明の概念は、異なる本数の線上の異なる数の遅延に適用することができる。

【００２４】図１０に、本発明の別のパルス幅変調の実施例を示す。 図１０において、入力パルスＩＰは、ブロックＤＬ ₁に印加される前にインバータＩ _INを介して反転され、ＤＬ ₁の出力ＯＵＴ ₁はインバータＩ _OUTに接続している。 図１０において、入力パルスのｔ ₁における上昇エッジはＤＬ ₁ブロックをリセットして、入力パルスの下降エッジｔ ₂は遅延される。 従って、Ｉ _OUTは上昇エッジがｔ ₁かつ下降エッジがｔ ₂₁である（入力パルスＩＰの遅延された下降エッジ）信号を送り出す。 この反転が図３の全てのブロックＤＬ ₁ 〜ＤＬ ₃₂に適用されたならば、同時に入力パルスの上昇エッジを送り出して、
入力パルスＩＰの下降エッジをそれぞれの対応する遅延値V ₁ 〜V ₃₂に従って遅延させることにより、パルス幅変調を行なう。

【図面の簡単な説明】

【図１】 ４クロックサイクルの遅延に必要な従来技術のＤフリップフロップのロジックを示す図である。

【図２】 図１のロジック設計に適用されたクロック、
入力信号、および複数の出力信号を示す図である。

【図３】 遅延ロジックのブロック図である。

【図４】 図３のクロックデバイダの詳細ブロック図である。

【図５】 図３の異なるクロック周期を示す図である。

【図６】 １個の遅延ブロックのロジック図である。

【図７】 ３５Ｔの遅延に対する図６の信号を示す図である。

【図８】 図６のロジック図にリセット接続を加えた図である。

【図９】 図３の遅延ロジックがパルス幅変調を行なう様子を示す図である。

【図１０】 入力パルスのもう一方のエッジを遅延させることによる別のパルス幅変調を示す図である。

【符号の説明】

１０ 遅延ロジック、ＣＤ クロックデバイダ、ＣＬＫ
システムクロック、ＤＬ _n （ｎ＝１〜３２） 遅延ロジックブロック、Ｖ _n （ｎ＝１〜３２） 遅延値。