在采用基于诸如无线USB(通用串行总线)的UWB(超宽带)标 准的通信模式的装置中，通过划分(divide)宽带信号(例如，3GHz 至10GHz)并使用部分宽带信号(即，具有三个或者两个中心频率的 带组)执行通信。此外，在基于UWB标准的通信模式中，发送方和接 收方通过以时间划分方式共享载波频率来使用相同的载波频率。此外， 当采用直接的转换构造时，装置具有本地信号发生电路以生成具有与 载波频率相同的频率的本地信号，并且通过本地信号执行发送信号的 调制和接收信号的解调。
此外，要求本地信号发生电路应能够生成具有高精度的宽带信号。 在本地信号发生电路中，使用了使用压控振荡器的PLL(相位锁定环 路)。但是，通常很难用单个PLL电路生成具有高精度的宽带信号(例 如，很难生成具有低相位噪音的信号)。因此，在Hiroshi Komada等 人，“Wide Lock-Range，Low Phase-Noise PLL using Interpolative Ring-VCO with Coarse Frequency Turning and Frequency Lineariztion”， IEEE 2007 Custom Integrated Circuits Conference(CICC)，pp349-352中 公开了生成具有高精度的宽带信号的技术。
图9是在Hiroshi Komada等人，“Wide Lock-Range，Low Phase-Noise PLL using Interpolative Ring-VCO with Coarse Frequency Turning and Frequency Lineariztion”，IEEE 2007 Custom Integrated Circuits Conference(CICC)，pp349-352中公开的PLL电路100的框图。 如图9所示，PLL电路100通过相位比较器PFD、电荷泵电路CP、由 电容器和电阻器组成的环路滤波器、压控振荡器(图中的Ring-VCD)、 分频器102和103以及选择器104组成PLL环路。然后，它通过将基 准信号FREF乘以与分频器102和103的分频比率相对应的系数生成输 出信号FOUT。此外，PLL电路100还包括分频器101和选择器105， 该分频器101被安排在PLL环路的外面并且将Q侧上的输出信号的频 率除以2，该选择器105选择来自于PLL环路的输出信号和来自于分 频器101的输出信号中的任何一个。即，PLL电路100通过分频器101 在低频带中生成信号，并且选择高频侧上的信号和低频侧上的信号中 的任何一个作为将要输出的信号。这样，在PLL电路100中，当限制 由PLL环路生成的信号的频带时，能够输出用于PLL电路100的相对 宽带信号。注意PLL电路100通过环路频率调整信号、频率设置和线 性控制信号以及模块控制信号控制由PLL环路生成的信号的频率。

但是，本发明者已经发现了以下问题。因为必须将分频器101安 排在PLL电路100中的PLL环路的外面，存在电路面积和功率消耗增 加的问题。因为在移动装置等等中已经对电路面积的尺寸和功率消耗 的量进行了严格的限制，因此电路面积和功率消耗的增加已经成为严 重的问题。
本发明的实施例的第一示例性方面是本地信号发生电路，包括： 相位比较器，该相位比较器检测基准信号和反馈信号之间的相位差并 且输出误差信号；电荷泵电路，该电荷泵电路接收误差信号并且生成 升压；环路滤波器，该环路滤波器通过改变升压的形状生成调谐电压； 压控振荡器，该压控振荡器基于调谐电压生成具有预定频率的第一输 出信号；以及预分频器，该预分频器输出通过将第一输出信号的频率 划分至预定的频率而生成的第二输出信号并且还将通过将第一输出信 号的频率划分至预定频率而生成的分频信号输出到分频器，该分频器 生成反馈信号。
根据本发明的一个方面的本地信号发生电路输出通过组成PLL环 路的一部分的预分频器生成的分频信号。这样，没有必要提供额外的 分频器以生成分频信号。因此，根据本发明的本地信号发生电路能够 减少电路面积和功率消耗。
根据本发明的一个方面的本地信号发生电路能够在减少电路面积 和功率消耗的同时以高精度控制输出信号的频率。
附图说明
从结合附图的某些示例性实施例的以下描述中本发明的以上和其 它示例性方面、优点和特征将更显而易见，其中：
图1是根据本发明的示例性实施例的收发器设备的框图；
图2是根据本发明的示例性实施例的收发器设备中处理的无线电 信号的示意图；
图3是根据本发明的示例性实施例的本地信号发生电路的框图；
图4是根据本发明的示例性实施例的压控振荡器的框图；
图5是示出根据本发明的示例性实施例的压控振荡器的输出信号 的波形的图；
图6是根据本发明的示例性实施例的压控振荡器的电路图；
图7是根据本发明的示例性实施例的预分频器的框图；
图8示出根据本发明的示例性实施例的预分频器的输入和输出信 号的波形的图；以及
图9是现有技术中的本地信号发生电路的框图。

[第一示例性实施例]
参考附图在下文中说明本发明的示例性实施例。图1是根据本发 明的示例性实施例的具有本地信号发生电路1的收发器设备的框图。 如图1中所示，收发器设备包括本地信号发生电路1、控制电路2、天 线3、切换电路4、接收电路5、发送电路6以及数字基带电路7。
本地信号发生电路1生成输出信号(在下文中称为“本地信号”) LO_I和LO_Q。本地信号LO_I和LO_Q中的每一个都是差分信号，并 且它们的相位彼此相差90度。即，本地信号包括四个信号，这四个信 号的相位彼此相差90度。
控制电路2生成带组选择信号GSEL、跳频控制信号FH以及PLL 控制信号PDB。带组选择信号GSEL指示由本地信号发生电路1生成 的输出信号的频带。跳频控制信号FH根据指示由本地信号发生电路1 生成的输出信号的切换图形的跳频图形指示本地信号发生电路1的输 出的切换时序。PLL控制信号PDB指示用于本地信号发生电路中每个 PLL电路的操作状态和非操作状态。
天线3发送和接收无线电信号。切换电路在处于接收状态中和处 于发送状态中之间改变信号路径。例如，切换电路4在接收状态下将 天线3连接至接收电路5，并且在发送状态下将天线3连接至发送电路 6。
接收电路5包括低噪音放大电路10、正交调制电路11、接收方可 变放大电路12以及模拟数字转换电路13。低噪音放大电路10放大通 过天线3和切换电路4输入的信号。正交调制电路11通过使用本地信 号LO_I和LO_Q解调低噪音放大电路10的输出信号，并且生成解调 的信号。接收方可变放大电路12放大解调的信号从而解调的信号在放 大之后具有预定的振幅。模拟数字转换电路13将也是通过接收方可变 放大电路12放大的解调的信号(模拟信号)转换为数字信号。
在接收状态下，数字基带电路7执行诸如对通过接收电路5的模 拟数字转换电路13输出的数字信号的解码处理的处理，并且将从接收 的信号获得的数据信号输出至后级处的处理电路(未示出)。另一方 面，在发送状态下，数字基带电路7执行诸如对从前级处的处理电路 发送的信号的编码处理的处理以产生发送数据，并且将发送数据输出 至发送电路6。
发送电路6包括数字模拟转换电路14、发送方可变放大电路15、 正交解调电路16以及发送放大电路17。数字模拟转换电路14将从数 字基带电路7输出的发送数据(数字信号)转换成模拟信号，并且将 模拟转换的发送数据输出至发送方可变放大电路15。发送方可变放大 电路15放大模拟转换的发送数据的振幅从而从天线3输出的无线电信 号具有恒定输出功率。正交调制电路16通过使用本地信号LO_I和 LO_Q调制从发送方可变放大电路15输出的发送数据，并且生成将要 从天线3输出的无线电信号。发送放大电路17基于在正交调制电路16 中生成的信号驱动天线3。
在下文中说明根据本发明的示例性实施例的收发器设备中处理的 无线电信号的频带。图2示出了无线电信号的频带的示意图。下面的 说明是在下述假设的条件下进行的，即假定根据本发明的示例性实施 例的收发器设备基于UWB标准处理信号。在UWB标准中，3GHz至 10GHz之间的信号被划分成14个频带并且每三个带组成一个带组，如 图2中所示。然后，通过根据无线电信号的信道选择一个带组并且以 时间划分的方式切换所选择的带组中的三个(或者两个)带之中的通 信带来实施通信。此种以时间划分的方式切换带的动作被称作“跳频 动作”，并且跳频图形的顺序被称作“跳频图形”。此外，通过使用 具有与UWB标准中的无线电信号相同的频率的本地信号的正交调制 实施将要被发送或者被接收的信号的调制和解调。注意在下面的说明 中做出了下述假定，即假定本地信号发生电路1生成与带组#1、#3以 及#6相对应的本地信号。
接下来，在下文中说明根据本发明的示例性实施例的本地信号发 生电路1的细节。图3示出了本地信号发生电路1的框图。尽管图3 示出了三个PLL电路20a-20c和选择三个PLL电路20a-20c的输出中 的任何一个的选择器30，但是如果不要求执行跳频动作，那么能够构 建具有单个PLL电路的本地信号发生电路。
如图3中所示的本地信号发生电路1包括PLL电路20a-20c、选择 器30以及石英晶体振荡器40。PLL电路20a-20c中的每一个接收从石 英晶体振荡器40输出的基准信号，并且输出通过将基准信号的频率乘 以偶数而生成的输出信号作为第一输出信号和第二输出信号。石英晶 体振荡器40生成具有例如33MHz、66MHz以及132MHz的频率的基 准信号。通过使用具有通过下述方式获得的频率的基准信号，能够将 偶数设置为PLL环路中的预分频器和分频器的分频比，其中，通过将 要从PLL电路输出的输出信号的频率除以偶数而获得所述频率。
选择器30根据带组选择信号GSEL选择都被从PLL电路20a-20c 输出的第一输出信号或者第二输出信号，并且在根据跳频控制信号在 所选择的信号之中切换要被输出的信号的同时输出所选择的信号。选 择器30输出的信号被用作本地信号LO_I和LO_Q。图中的信号F1-F3 是与图2中的带#1-#3相对应的信号，并且信号F7-F11是与带#7-#11 相对应的信号。此外，标记BG1指示信号属于带组#1，标记BG3指示 信号属于带组#3，并且标记BG6指示信号属于带组#6。注意PLL电路 20a-20c中的任何两个给定的PLL电路被称为“第一PLL电路和第二 PLL电路”。
接下来，在下文中说明PLL电路20a-20c的细节。注意由于PLL 电路20a-20c具有相同的构造，因此在下面的解释中仅说明PLL电路 20a作为示例。此外，用相同的标号但是用“b”或者“c”来代替“a” 作为后缀表示PLL电路20b和20c中与PLL电路20a中的组件相同的 组件。
PLL电路20a包括相位比较器21a、电荷泵电路22a、环路滤波器 23a、压控振荡器24a、预分频器25a以及分频器26a。相位比较器21a 基于基准信号和反馈信号之间的相位差输出误差信号。电荷泵电路22a 基于误差信号产生升压。环路滤波器23a通过改变升压的形状产生调谐 电压Vtu。
压控振荡器24a根据调谐电压Vtu的电压值控制第一输出信号的 频率。此外，压控振荡器24a根据带组选择信号GSEL移动第一输出信 号的频带。注意第一输出信号是从压控振荡器24a输出的信号。此外， 由压控振荡器24a输出的第一输出信号包括第一差分信号(I_高信号) 和第二差分信号(Q_高信号)，它们彼此相差90度。即，压控振荡器 24a输出其相位彼此相差90度的四个信号。
在本发明的示例性实施例中，预分频器25a接收第一输出信号的 第一差分信号并且将通过将第一差分信号的频率除以2生成的分频信 号输出至在后级处的分频器26a。此外，预分频器25a也输出通过将第 一差分信号的频率除以2产生的具有四个相位的第二输出信号。第二 输出信号是从预分频器25a输出至选择器30的信号。此外，第二输出 信号包括第三差分信号(I_低信号)和第四差分信号(Q_低信号)， 它们彼此相差90度。即，预分频器25a输出其相位彼此相差90度的四 个信号。此外，预分频器25a将通过划分具有0度的相位差的信号(第 一差分信号的正相位信号)的频率生成的分频信号输出至分频器。
根据带组选择信号GSEL设置分频器26a的分频比。然后，基于 设置的分频比生成反馈信号。
注意当PLL控制信号PDBa指示停止状态时，PLL电路20a通过 切断电路中的电流路径来停止第一和第二输出信号的输出并且变为备 用状态。
在下文中说明压控振荡器24a的进一步的细节。图4示出了压控 振荡器24a的框图。如图4中所示，压控振荡器24a包括压控振荡器 27a以及输出缓冲器28a和29a。此外，压控振荡器27a包括I侧压控 振荡器(VCO)和Q侧压控振荡器(VCO)。都由带组选择信号GSEL 和调谐电压控制I侧VCO和Q侧VCO的振荡频率。此外，由PLL控 制信号PDBa控制I侧VCO的操作。由PLL控制信号PDBa和带组选 择信号GSEL控制Q侧VCO的操作。I侧VCO输出正相位侧信号VA0 和负相位侧信号VA180作为输出信号，并且Q侧VCO输出正相位侧 信号VA90和负相位侧信号VA270作为输出信号。然后，通过与差分 输入/差分输出相对应的输出缓冲器28a，将正相位侧信号VA0和负相 位侧信号VA180分别变成正相位侧信号VB0和负相位侧信号VB180。 同时，通过与差分输入/差分输出相对应的输出缓冲器29a，将正相位 侧信号VA90和负相位侧信号VA270分别变成正相位侧信号VB90和 负相位侧信号VB270。
图5示出正相位侧信号VA0、负相位侧信号VA180、正相位侧信 号VB90以及负相位侧信号VB270的信号波形。如图5中所示，除了 不同的相位以外每个信号具有相同的频率。假定正相位侧信号VB0是 基准信号，负相位侧信号VB180相对于正相位侧信号VB0具有180度 的相位差，正相位侧信号VB90相对于正相位侧信号VB0具有90度的 相位差，并且负相位侧信号VB270相对于正相位侧信号VB0具有270 度的相位差。在这些信号当中，正相位侧信号VB0和负相位侧信号 VB180组成第一差分信号(I_高)，并且正相位侧信号VB90和负相位 侧信号VB270组成第一差分信号(Q_高)。
接下来，在下文中说明压控振荡器27a的细节，并且还说明如何 通过输入控制信号控制压控振荡器27a。图6示出了压控振荡器27a的 电路图。如图6中所示，压控振荡器27a包括Q侧VCO和I侧VCO、 作为用于这些压控振荡器的电流源的电流源I1和I2，以及PMOS晶体 管MP1和MP2。
PMOS晶体管MP1的源极被连接至电源端子VDD，并且栅极和漏 极彼此相连接。此外，电流源I1被连接在PMOS晶体管MP1的漏极 和接地端子之间。PMOS晶体管MP2的源极被连接至电源端子VDD， 并且栅极和漏极彼此相连接。此外，电流源I2被连接在PMOS晶体管 MP2的漏极和接地端子之间。
由于Q侧VCO和I侧VCO具有相同的构造，所以在下文中通过 将Q侧VCO作为示例来说明压控振荡器的构造。注意相同的数字被分 配给I侧VCO和Q侧VCO之间的相同组件，并且I侧VCO中的数字 带有“I”，作为后缀并且Q侧VCO中的数字带有“Q”作为后缀以彼此 相互区分。
Q侧VCO包括PMOS晶体管MP3Q-MP6Q、NMOS晶体管MN1Q 和MN2Q、电感器L1Q和L2Q以及可变电容CV1Q-CV4Q。NMOS晶 体管MN1Q的源极被连接至接地端子，并且栅极被连接至NMOS晶体 管MN2Q的漏极。NMOS晶体管MN2Q的源极被连接至接地端子，并 且栅极被连接至NMOS晶体管MN1Q的漏极。在NMOS晶体管MN1Q 的漏极和NMOS晶体管MN2Q的漏极之间串联连接可变电容CV3Q和 CV4Q。然后，带组选择信号GSEL被输入至可变电容CV3Q和CV4Q 的连接点。在NMOS晶体管MN1Q的漏极和NMOS晶体管MN2Q的 漏极之间串联连接可变电容CV1Q和CV2Q。然后，调谐电压Vtu被输 入至可变电容CV1Q和CV2Q的连接点。在NMOS晶体管MN1Q的漏 极和NMOS晶体管MN2Q的漏极之间串联连接电感器L1Q和L2Q。 然后，PMOS晶体管MP3Q的漏极被连接至电感器L1Q和L2Q的连接 点，从而在电流源I1处产生的操作电流被供给该连接点。注意Q侧 VCO生成正相位侧信号VA90和负相位侧信号VA270。从被连接至 NMOS晶体管MN2Q的漏极的结点输出正相位侧信号VA90，并且从 被连接至NMOS晶体管MN1Q的漏极的结点输出负相位侧信号 VA270。
PMOS晶体管MP5Q的漏极被连接至NMOS晶体管MN1Q的漏 极，并且在I侧VCO中生成的正相位侧信号VA0被输入至PMOS晶 体管MP5Q的栅极。PMOS晶体管MP6Q的漏极被连接至NMOS晶体 管MN2Q的漏极，并且在I侧VCO中生成的负相位侧信号VA180被 输入至PMOS晶体管MP6Q的栅极。此外，共同地连接PMOS晶体管 MP5Q的漏极和PMOS晶体管MP6Q的漏极。PMOS晶体管MP4Q的 漏极被连接至该共同连接点，从而在电流源I2处产生的操作电流被供 给该共同连接点。注意I侧VCO生成正相位侧信号VA0和负相位侧信 号VA180。从被连接至NMOS晶体管MN2I的漏极的结点输出正相位 侧信号VA0，并且从被连接至NMOS晶体管MN1I的漏极的结点输出 负相位侧信号VA180。此外，负相位侧信号VA270被输入至PMOS晶 体管MP5I，并且负相位侧信号VA90被输入至I侧VCO中的PMOS 晶体管MP6I。
将PMOS晶体管MP3Q的源极连接至电源端子VDD，并且共同地 连接PMOS晶体管MP3Q的栅极和PMOS晶体管MP1的栅极。即， PMOS晶体管MP3Q与PMOS晶体管MP1组成电流镜电路，并且将由 电流源I1产生的操作电流供给Q侧VCO。将PMOS晶体管MP4Q的 源极连接至电源端子VDD，并且共同地连接PMOS晶体管MP4Q的栅 极和PMOS晶体管MP2的栅极。即，PMOS晶体管MP4Q与PMOS 晶体管MP2组成电流镜电路，并且将由电流源I2产生的操作电流供给 Q侧VCO。
上述压控振荡器27a根据被提供作为总线控制信号的带组选择信 号GSEL以离散方式改变可变电容CV3Q、CV4Q、CV3I以及CV4I的 电容值。当带组选择信号GSEL指示下述控制，即较高的带组被选择 时，带组选择信号GSEL取下述电压值，即该电压值使可变电容CV3Q、 CV4Q、CV3I以及CV4I的电容值变得较小。这样，将来自于压控振荡 器27a的输出信号的频带切换为高频侧。另一方面，当带组选择信号 GSEL指示下述控制，即较低的带组被选择时，带组选择信号GSEL取 下述电压值，即该电压值使可变电容CV3Q、CV4Q、CV3I以及CV4I 的电容值变得较大。这样，将来自于压控振荡器27a的输出信号的频带 切换为低频侧。此外，通过用调谐电压Vtu的电压值调整可变电容 CV1Q、CV2Q、CV1I以及CV2I的电容值来为振荡频率实施精细调整。 PLL控制信号PDBa被输入电流源I1，从而当PLL控制信号PDBa指 示操作的停止时，电流输出被停止。这样，切断被供给Q侧VCO和I 侧VCO的操作电流中的一个。此外，PLL控制信号PDBa和带组选择 信号GSEL被输入电流源I2，从而当PLL控制信号PDBa和带组选择 信号GSEL中的至少一个指示操作的停止时，电流输出被停止。这样， 切断被供给Q侧VCO和I侧VCO的操作电流中的一个。在这一点， 当电流源I2被停止时，由PMOS晶体管MP5Q和MP6Q组成的差分对 以及由PMOS晶体管MP5I和MP6I组成的差分对被停止，因此压控振 荡器27a仅输出一个差分信号(例如，第一差分信号)。在本发明的示 例性实施例中，当带组选择信号GSEL选择带组#1时，带组#1进入仅 停止电流源I2的模式，从而减少了压控振荡器24a的功率消耗。
接下来，在下文中说明预分频器25a的电路和操作。图7示出了 预分频器25a的电路图。如图7中所示，预分频器25a包括电流源I3 和I4、NMOS晶体管MN3-MN14以及电阻器R1-R4。
NMOS晶体管MN3和MN4组成差分对，并且电流源I3被连接在 它们的源极侧上的共同连接点和接地端子之间。正相位侧信号VB0被 输入至NMOS晶体管MN3的栅极，并且负相位侧信号VB180被输入 至NMOS晶体管MN4的栅极。NMOS晶体管MN5和MN8组成差分 对，并且它们的源极侧上的共同连接点被连接至NMOS晶体管MN3 的漏极。NMOS晶体管MN5的栅极被连接至NMOS晶体管MN11的 漏极，并且NMOS晶体管MN8的栅极被连接至NMOS晶体管MN14 的漏极。此外，电阻器R1被连接在NMOS晶体管MN5的漏极和电源 端子VDD之间，并且从NMOS晶体管MN5的漏极和电阻器R1的连 接点输出第三差分信号的负相位侧VC180。电阻器R2被连接在NMOS 晶体管MN8的漏极和电源端子VDD之间，并且从NMOS晶体管MN8 的漏极和电阻器R2的连接点输出第三差分信号的正相位侧VC0。 NMOS晶体管MN6和MN7组成差分对，并且它们源极侧上的共同连 接点被连接至NMOS晶体管MN4的漏极。NMOS晶体管MN6的栅极 被连接至NMOS晶体管MN7和NMOS晶体管MN8的漏极。NMOS 晶体管MN7的栅极被连接至NMOS晶体管MN6和NMOS晶体管MN5 的漏极。
NMOS晶体管MN9和MN10组成差分对，并且电流源I4被连接 在它们源极侧上的共同连接点和接地端子之间。负相位侧信号VB180 被输入至NMOS晶体管MN9的栅极，并且正相位侧信号VB0被输入 至NMOS晶体管MN10的栅极。NMOS晶体管MN11和MN14组成差 分对，并且它们源极侧上的共同连接点被连接至NMOS晶体管MN9 的漏极。NMOS晶体管MN11的栅极被连接至NMOS晶体管MN8的 漏极，并且NMOS晶体管MN14的栅极被连接至NMOS晶体管MN5 的漏极。此外，电阻器R3被连接在NMOS晶体管MN11的漏极和电 源端子VDD之间，并且从NMOS晶体管MN11的漏极和电阻器R3的 连接点输出第四差分信号的负相位侧VC270。电阻器R4被连接在 NMOS晶体管MN14的漏极和电源端子VDD之间，并且从NMOS晶 体管MN14的漏极和电阻器R4的连接点输出第四差分信号的正相位侧 信号VC90。NMOS晶体管MN12和MN13组成差分对，并且它们源极 侧上的共同连接点被连接至NMOS晶体管MN10的漏极。NMOS晶体 管MN12的栅极被连接至NMOS晶体管MN13和NMOS晶体管MN14 的漏极。NMOS晶体管MN13的栅极被连接至NMOS晶体管MN12和 NMOS晶体管MN11的漏极。
图8示出预分频器25a的输入信号和输出信号的波形，并且在下 文中说明预分频器25a的操作。如图8中所示，在预分频器25a中，使 输出差分信号VC0、VC90、VC180以及VC270的频率相对于输入第 一差分信号(VB0和VB180)变为一半。即，预分频器25a用作1/2 的分频器。此外，假定第三差分信号VC180的负相位侧信号VC0是基 准信号，第三差分信号的负相位侧信号VC180具有180度的相位差， 第四差分信号的正相位侧信号VC90具有90度的相位差，并且第四差 分信号的负相位侧信号VC270具有270度的相位差。即，预分频器25a 输出其相位彼此不同的四个信号。
在下文中说明本地信号发生电路1的操作。首先，通过本地信号 发生电路1中的带组选择信号GSEL选择将要输出的带组。由该带组 选择确定由PLL电路20a-20c输出的第一输出信号的频率。
例如，如果选择了带组#3，在PLL电路20a中生成具有6600MHz 的中心频率的第一输出信号，在PLL电路20b中生成具有7128MHz 的中心频率的第一输出信号，并且在PLL电路20c中生成具有7656 MHz的中心频率的第一输出信号。然后，选择器30顺序地选择在由跳 频控制信号指示的时序要通过PLL电路20a-20c的压控振荡器24a-24c 输出的第一输出信号，并且输出所选择的第一输出信号。
此外，如果选择了带组#3，在PLL电路20a的压控振荡器24a中 生成具有两倍于带#1的中心频率的频率，即6864MHz的频率的第一 输出信号，在PLL电路20b的压控振荡器24b中生成具有两倍于带#2 的中心频率的频率，即7920MHz的频率的第一输出信号，并且在PLL 电路20c的压控振荡器24c中生成具有两倍于带#3的中心频率的频率， 即8976MHz的频率的第一输出信号。此外，通过使用预分频器25a-25c， PLL电路20a-20c还输出通过划分在压控振荡器24a-24c上生成的第一 输出信号的频率的第二输出信号。然后，选择器30顺序地选择在由跳 频控制信号指示的时序要通过PLL电路20a-20c的预分频器25a-25c输 出的第二输出信号，并且输出所选择的第二输出信号。在该点，在压 控振荡器24a-24c中停止没有被用作到预分频器25a-25c的输入信号的 Q侧VCO的电流源I2，从而减少功率消耗。
此外，当跳频图形指示在本地信号发生电路1中没有实施跳频动 作或者只在两个频率之间实施跳频动作时，通过用PLL控制信号PDB 为没有使用的PLL电路切断电流路径来减少功率消耗。
从上述说明中可以看出，根据本发明的示例性实施例的本地信号 发生电路1通过使用PLL环路中的预分频器25a-25c生成低频侧输出 信号(第二输出信号)。这样，在PLL环路的外面没有提供分频器的 情况下本地信号发生电路1能够生成低频侧输出信号。即，即使压控 振荡器仅具有用于高频侧信号的生成功能，本地信号发生电路1通过 PLL环路中包括的预分频器也能够生成低频侧输出信号。此外，本地 信号发生电路1能够通过限制压控振荡器的输出频率生成具有低相位 噪音的输出信号。例如，在覆盖带组#1、#3、以及#6的情况下，优选 地将压控振荡器覆盖的频率范围比限制在11％的程度(792MHz/6864 MHz)，以便于生成此种具有低相位噪音的输出信号。
此外，当在根据本发明的示例性实施例的本地信号发生电路1中 输出低频侧输出信号作为本地信号时，被用于生成压控振荡器中的第 二差分信号的电流源I2被停止。因此，本地信号发生电路1能够减少 不必要的功率消耗。此外，当没有实施跳频动作或者只在两个频率之 间通过跳频图形实施跳频动作时，本地信号发生电路1能够通过PLL 控制信号PDB停止没有使用的PLL电路。此外，本地信号发生电路1 能够根据跳频图形实施功率消耗中的减少。
在上述示例性实施例中，说明了用三个PLL电路实施跳频动作的 本地信号发生电路1。当本地信号发生电路1具有像上述示例性实施例 具有的若干PLL电路时，通过为每个PLL电路使用根据本发明的一个 方面的PLL电路，减少电路面积和功率消耗的效果变得更加显著。
注意本发明不限于上述示例性实施例，并且在不偏离本发明的精 神的情况下可以进行修改。例如，压控振荡器不限于上述示例性实施 例的那些，并且能够根据电路结构适当地进行修改。
虽然按照若干示例性实施例已经描述了本发明，但是本领域的技 术人员能够理解本发明能够在权利要求的精神和范围内的各种修改的 情况下进行实践并且本发明不限于上述示例。
此外，上述示例性实施例不限制权利要求的范围。
此外，应当注意的是，申请人意在涵盖权利要求中所有要素的等 同形式，即使在后期的审查过程中对权利要求进行过修改亦是如此。