【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は磁気もしくは光を使用した記録再生装置、あるいは再生装置、あるいは半導体装置に利用され、ＰＬＬを必要とするデータ復調器に関する。

【０００２】

【従来の技術】記録再生装置のデータ復調器には、例えば、特開平８−３６８３６号公報などに開示された技術がある。 図８は、特開平８−３６８３６号公報に記載された先行技術と同等のブロック図である。

【０００３】この技術は、与えられたカウント情報に基づいて動作して同期信号を生成するメインカウンタ１０
２と、このメインカウンタ１０２と再生データの位相ずれを検出するためにメインカウンタ１０２のカウント値をラッチする位相ラッチ回路１０３と、この位相ラッチ回路１０３の出力から位相差情報を生成し、この位相差情報を蓄積した累積情報と上記位相差情報をとを加減算するアキュムレータ１１０と、このアキュムレータ１１
０の加減算結果を任意の値ｎで除算する除算器１１２
と、除算器１１２が除算した値の整数値を補正値としてメインカウンタ１０２の設定値に加減算する加減算器１
０１などによって構成され、加減算器１０１の出力をメインカウンタ１０２に帰還するデータ復調器である。
尚、各部の詳細な構成は同公報に報告されているので、
その説明は省略する。

【０００４】このデータ復調器を回路化する場合には、
デジタル回路のみでＰＬＬ回路を構成することができ、
アナログ回路で構成したＰＬＬよりも外部部品を削減することができ、且つ、半導体装置化しやすい。 また、デジタルでの構成のため低電圧での動作も保証される。

【０００５】次に、この回路の動作について図８を用いて説明する。 同図において、メインカウンタ１０２は加減算器１０１の情報をロードし、減算カウントを行い、
カウンタ情報が“０”になると、再度、加減算器１０１
の情報をロードし、その数値の減算カウントを繰り返す。 このカウンタ動作が、アナログＰＬＬの１／ｎクロック出力に相当する。

【０００６】また、位相ラッチ回路１０３と加減算器１
０４とで位相比較器１０５を構成する。 位相ラッチ回路１０３は、メインカウンタ１０２のカウント情報を再生データのエッジでラッチし、加減算器１０４は、位相ラッチ回路１０３のラッチ情報と位相比較のための基準となる中心値Ｃとにより、メインカウンタ１０２と再生データ入力タイミングとの位相差を、アキュムレータ１１
０に出力する。

【０００７】尚、中心値Ｃは、加減算器１０１に入力する基準カウント開始値の１／２の値に設定する。 これは、メインカウンタ１０２の減算カウントの中央値を入力データの位相基準値にするためである。

【０００８】次に、アキュムレータ１１０では、加減算器１０６とラッチ回路１０７とで位相差を累積加減算する。 このラッチ回路１０７と加減算器１０６において、
再生データのエッジで位相差情報を作成しているが、再生データのエッジにより遅延したタイミングでないと位相を累積することができないため、遅延器１１１により、入力データを遅らせたタイミングで、ラッチ回路１
０７に取り込むタイミングを与えている。

【０００９】加減算器１０９は、上記の累積加減算情報と位相差情報とを乗算器１０８で乗算した乗算情報を加減算し、その情報を除算器１１２で１／ｎに除した整数部を補正値として、加減算器１０１に入力する。 そして、加減算器１０１は、基準カウント開始値と除算器１
１２の出力値とを加減算して、基準カウント開始値を補正する。

【００１０】また、このメインカウンタ１０２の動作から同期信号が生成され、再生データを同期信号に合わせて、波形整形器１１３で波形整形することにより同期したデータの復調が可能となる。

【００１１】図９は、メインカウンタにロードされるカウント開始値と位相と帰還量との関係を示す摸式図である。 すなわち、同図は、メインカウンタ１０２にロードされるカウント開始値よりの位相差と帰還量との関係を示している。 メインカウンタ１０２のカウント開始値の基準値をＷｏとしてダウンカウントを開始する場合に、
ウィンドウの中心値Ｃに対して、時間的に△θｋだけ位相がずれた位置で再生データが入力されたときに、演算処理によって帰還量△Ｆが求められ、次のダウンカウント開始時にロードされるカウント情報がＷｏ−△Ｆに補正されてロードされ、再びダウンカウントが開始される。

【００１２】ところが、図８に示す従来技術のデータ復調器では、再生データのタイミング変動が比較的小さい場合には有効であるが、実際の装置に使用する場合にいくつかの問題点がある。 以下にそれについて説明する。

【００１３】一般的に、記録媒体では、多数回に亘って記録することが可能なことから、記録媒体のいたるところに、例えば、磁気記録を例にすると、セクターフォーマットのデータシンク部での書き継ぎ点が存在している。 一般に、書き継ぎ点前のデータの位相分布と、書き継ぎ点後の再生データの位相分布は大きくずれる可能性が高いが、図８に示す従来技術では、これに対する対策は考慮されていない。

【００１４】図１０は、書き継ぎの不連続点において、
不正データ間隔を検出できる場合と検出できない場合の同期信号の比較を示す摸式図である。 同期信号の条件１
は不正データ間隔が検出できない場合、同期信号の条件２は不正データ間隔が検出できる場合の同期信号波形である。

【００１５】図８の従来技術の場合は、図１０の条件１
に示すように、書き継ぎ点すなわち不連続点があって、
その時点の前後でデータの位相分布が大きくずれている場合においても、再生データに対する処理方法が変わらないので、条件１の不正データが検出できない同期信号波形となる。 すなわち、アキュムレータ１１０のラッチ回路１０７に保持された位相の累積情報が重みになって、不連続点後のデータの位相分布に対する応答が遅くなってしまい、最悪の場合追従しきれなくなって、再生データの同調エラーを起こすことになる。

【００１６】また、一般的に、記録媒体上で記録密度の高い領域においては、隣り合う記録データの相互干渉が生じるものであり、再生されたデータは大きなピークシフトを持つ。 さらに、再生出力のＳ／Ｎ比が低い場合には、ノイズによる再生データのジッターが特に大きくなる。 このように、ピークシフトやジッターが大きい場合には、たとえ再生データの位相分布の中心が同期信号の中心付近にあったとしても、局所的には再生データが同期信号の中心から大きく外れてしまうこともあり得る。

【００１７】ところが、図８に示す従来技術においては、再生データの取り込みと、それによる位相情報の処理には一定の遅延時間を必要としている。 ここで、たまたま再生データのエッジがメインカウンタのカウント“０”にあったとすると、その再生データに対する位相の処理は次ぎのカウントフェーズで行われる。 すると、
本来のカウントフェーズでメインカウンタへ帰還すべきところが、次のカウントフェーズで帰還を返すことになり、ＰＬＬ回路において本来期待していたとおりの演算処理結果が得られなくなる。 すなわち、カウントフェーズが切り替わる点から前の、ある一定時間内において、
取り込まれる再生データの位相処理が正しく処理されない不感帯が存在することになる。

【００１８】図１１は、従来技術で不感帯に対する対応ができていない場合の復調データのタイミング図であり、横軸に時間をとった復調データのタイミングを示している。 同図において、ｋ番目の再生データがＴｉフェーズ内で処理されて、その結果を、カウンタのカウント開始値をロードする前に処理すべきところ、不感帯にあるために処理できず、再生データが検知された次のフェーズにおいても、同期信号幅はｋ−１のデータで生成された同期信号幅のままになっている。 この結果、復調された同期データは再生データとは異なったデータパターンになっている。

【００１９】次に、同期信号の標準周期について考えてみる。 各種の記録再生装置または再生装置では、再生データは記録再生の方式ごとに異なる複数の基準パルス間隔を持っている。 たとえば、よく使用される２ＭＢ容量でＭＦＭ方式のフレキシブル磁気装置の場合には２μ
ｓ、３μｓ、４μｓの基準パルス間隔を持つ。 この装置を例に考えると、これら３種類のパルス間隔に共通に同期させる同期信号の周期としては１μｓを基準値とするのが最も効率が良い。

【００２０】図１２は、フレキシブル磁気装置における再生データの基準パルス間隔と、同期信号の周期を１μ
ｓにしたときの同期信号のフェーズを示すタイミング図である。 同図に示すように、この場合、たとえば２μｓ
の再生データのパルス間隔に対しては同期信号が２個、
３μｓの場合は３個、４μｓの場合は４個の同期信号が必要になる。 また、再生データが入力されないと新たな位相情報は得られないので、帰還情報は更新されず同期信号の幅は変わらない。

【００２１】図１３は、再生データと同期信号の変化の関係を示すタイミング図である。 同図に示すように、ｋ
番目の再生データが入力された場合に、その再生データの位相とｋ−１番目までの再生データの累積位相情報とが演算処理され、次の周期信号幅Ｗｋが得られるが、同期信号は、新たにｋ＋１番目の再生データが入力されるまで信号振幅Ｗｋのままで繰り返される。

【００２２】図８に示す従来技術においては、ｎの除算処理で小数部を切り捨てているので、同じ同期信号幅Ｗ
ｋの同期信号が複数個連続する方式では、切り捨てられた小数部が積算され誤差が拡大することになる。 たとえば、小数部の値が０．９の場合、これが４個連続するとその値は３．６となる。

【００２３】すなわち、図８に示す従来技術では、１カウントを６２．５ｎｓ、すなわち１μｓの周期を１６個のカウントで分割することにすると、累積誤差の３．６
は、１６に対する誤差としてはかなり大きな値になる。

【００２４】そこで、図８に示す従来技術に対して特性改善を実施した技術が、例えば、特開平９―３２１６１
５公報などに報告されている。 図１４は、特開平９―３
２１６１５公報に報告された従来技術の復調回路のブロック図である。 図１４が図８と異なる主な点は、不正データに対する応答特性を向上させるための不正データ検出リセット回路１６と、再生データの不感帯を回避するための不感帯回避回路５と、累積誤差を低減するための少数処理回路１３とが設けられた点である。 尚、その他の構成については図８の従来技術と同様であるので説明は省略する。

【００２５】すなわち、図１４においては、特性改善のために、不正データに対する応答特性の向上と不感帯を回避するための手段と、ジッター増大を引き起こす小数の累積誤差を低減させる手段とを設けることによって、
書き継ぎ点を有し、且つピークシフトの大きい現実の装置においても演算処理を速やかに行うとともに、不感帯を回避して演算の誤処理を無くすことができる。 また、
再生装置特有のデータパターンにおいても、小数の積算誤差を低減することが可能になり、同期復調データのジッターの低減が可能になる。

【００２６】このように、特開平９―３２１６１５公報の技術によれば、実際の使われかたに対応して書き継ぎ点などの不正タイミングに対する対応や、不感帯の回避や、小数処理による累積誤差の最小化などを行うことができる。 すなわち、不正データに対する応答性改善とジッタ低減の改善を行うことができ、安定した動作を実現することが可能となる。

【００２７】

【発明が解決しよとする課題】しかしながら、上記の従来技術では、同期する周波数に対して、同期ウインドウの追従周波数の変化範囲が広いと異常な同期状態に陥る虞がある。 さらに、ヘッドが移動中の様な異常なデータが連続して入力された場合、ＰＬＬ回路内部の帰還情報などの数値処理が異常になり、ヘッド位置が安定してからにおいて、正規なデータが入力されてからの引き込み同期の応答性が確実でなくなる虞もある。 また、入力するデータの処理が２種以上の転送レートの処理機能がないなどの使い勝手の悪さがある。

【００２８】本発明はこのような事情に鑑みてなされたものであり、その目的は、デジタル回路のみで構成したＰＬＬ回路を有するデータ復調器において、メインカウンタに与えるカウント情報の数値を限定することにより、追従周波数の変化範囲が広い場合でも同期特性を安定化させ、且つ引き込み同期の応答を確実にすることにある。 さらに、２種以上の転送ルートでのデータ処理ができるようにすることにある。

【００２９】

【課題を解決するための手段】上記の課題を解決するために、本発明のデータ復調回路は、与えられたカウント情報値に基づいて動作して同期信号を生成するメインカウンタと、同期信号と入力される再生データとの位相差を検出するために、メインカウンタのカウント値を保持する位相ラッチ回路と、この位相ラッチ回路の出力信号に基づいて位相差情報を生成し、位相差情報を蓄積した累積情報と位相差情報とを加減算する加減算器と、この加減算器の加減算結果を任意の値で除算した整数値を補正値として、メインカウンタの設定値に加減算し、補正されたカウント情報値としてメインカウンタに与えるカウント情報入力手段とを備えたデータ復調回路であって、カウント情報入力手段から入力されるカウント情報値の上限値と下限値を制限する周波数リミッタを設け、
同期信号の周波数範囲を制限するように構成したことを特徴とする。

【００３０】すなわち、同期特性の安定化のためは、再生データを転送する周波数はほぼ一定であるため、予め、同期する周波数の範囲を限定させることによって、
異常同期を防止することができる。 したがって、本発明のデータ復調回路は、この点に着目してなされたものであり、メインカウンタに与えるダウンカウンタ数値の上限値と下限値の数値を限定し、帰還数値の上限と下限を決定する周波数リミッタ回路を設けたことを特徴とする。

【００３１】また、本発明のデータ復調回路は、上記の発明に加えて、正規の再生データが出力されるタイミングで発生する読出し許可信号に基づいてリセットを解除し、リセット解除後の最初の再生データと同期信号との位相合わせを行う初期位相合わせ回路を備えたことを特徴とする。

【００３２】すなわち、ヘッドが移動中のような状態では、ヘッドが記録された磁気記録トラックをトレースしていないことから、正規な再生データが得られない。 さらには、そのような状態では、ホストサイドでの読み出し許可状態でなく、再生データを出力しなくてもよい状態であるから、読み出し許可でない時はデータ復調器全体をリセット状態に保持し、ヘッドが移動終了して正規の再生データが出力される状態になってから、データ復調器のリセット状態を解除するようにする。 そして、このリセット解除のタイミングにおいて、再生データの位相に合わせたタイミングでリセット解除することにより、初期位相誤差をなくすことができ、確実な引き込み過渡応答特性を保証させることができる。 したがって、
このために初期位相合せ回路を設けたことを特徴とする。

【００３３】さらに、本発明のデータ復調回路は、上記の各発明に加えて、メディアへの転送レートを複数に切り替える機能を有する再生データを処理するための転送レート切換え回路を備えたことを特徴とする。

【００３４】すなわち、記録媒体の下位互換性保証で発生する２種以上の転送レートが異なる再生データを扱う場合には、転送レートを切り換える切り替え回路を設けて対応することができる。

【００３５】尚、本発明は、上記の各発明のデータ復調回路を組込んだ半導体装置でもあり、さらに、これらの半導体装置を組込んだ記録再生装置を構成することもできる。

【００３６】

【発明の実施の形態】以下、図面を用いて本発明の実施の形態を詳細に説明する。

【００３７】図１は、本発明の実施の形態におけるデータ復調器の構成を示すブロック図である。 このデータ復調器は、先に説明した図１４の回路構成に対して、周波数リミッタ１７と初期位相合せ回路１８と転換ルート切換え回路１９が追加されたものである。 尚、以下の説明ではデータ復調回路をデータ復調器と表現する。

【００３８】すなわち、このデータ復調器は、加減算器１とメインカウンタ２と位相比較器３とアキュムレータ７と除算器１２と小数処理回路１３と加減算器１４と波形成形器１５と不正データ検出リセット回路１６と周波数リミッタ１７と初期位相合せ回路１８と転送レート切換え回路１９とによって構成されている。 また、位相比較器３は、位相ラッチ回路４と不感帯回避回路５とタイミング生成回路５Ａとカウント値先読み回路５Ｂと加減算器６とによって構成されている。 さらに、アキュムレータ７は、加減算器８とラッチ回路９と乗算器１０と加減算器１１とによって構成されている。

【００３９】図８及び図１４と同一部分については先に説明したので、重複を避けるためにその説明を省略し、
本発明に関わる周波数リミッタ１７と初期位相合せ回路１８と転換ルート切換え回路１９について詳細に説明する。

【００４０】先ず、周波数リミッタ１７について説明する。 先の従来技術で説明したように、加減算器１４にて帰還量の△Ｆが帰還されるが、この△Ｆの値が正の値で大きすぎても、負の値で大きすぎても異常な同期状態になることがある。 すなわち、前述した図１２における、
基準パルス間隔と同期状態とのタイミング図を用いて説明を行う。 この場合、再生データは２μｓ、３μｓ、４
μｓと３種あり、各Ｔｎフェーズで書かれた内部クロックと同期しており、正常同期している状態にある。

【００４１】また、同期状態を入力データ周波数ＶＳとＰＬＬ内部同期周波数との関係で示すと、図１５のグラフのようになる。 すなわち、同図は、ＰＬＬ内部同期周波数の中心値における入力データ周波数が２５０ＫＨｚ
（４μｓ）のときの同期状態と、ＰＬＬ内部同期周波数の中心値における入力データ周波数が３７５ＫＨｚ（３
μｓ）のときの同期状態と、ＰＬＬ内部同期周波数の中心値における入力データ周波数が５００ＫＨｚ（２μ
ｓ）のときの同期状態とを示している。

【００４２】図１５のグラフで、例えば２５０ＫＨｚの周波数で同期した後に、入力周波数を変動させると、矢印方向の同期周波数の範囲でＰＬＬ内部周波数が追従する。 この時、ＰＬＬ内部同期周波数が上限値および下限値の設定範囲であるならば、入力データ周波数範囲に限定した範囲では同期ができる。 ここで、仮に、上限値、
下限値の制限をなくした状態でＰＬＬ内部周波数の周波数が追従できるようにすると、破線で示す範囲まで追従することができることになり、さらに同期周波数の範囲は広がる。

【００４３】しかし、この時に起こり得ることは異常同期状態に陥ることである。 図１５において、３７５ＫＨ
ｚの入力データ周波数に同期できる３つの同期状態が発生する。 この３つの同期状態の中心が正常同期状態であり、上方及び下方の同期状態は異常同期状態である。 従って、このような異常同期状態に陥らない様にするには、適切なＰＬＬ内部同期周波数の周波数リミッタを設置することによって、目的の周波数と同期することが実現できる。

【００４４】再び図１に戻って、加減算器１４の出力側に周波数リミッタ１７を追加することによって、加減算器１への帰還数値の上限値と下限値が決定される。 これによって、ＰＬＬ内部同期周波数の周波数範囲が限定され、狙いとする入力データ周波数の同期状態が保証される。

【００４５】ちなみに、この実施の形態では１６ＭＨｚ
のクロックで動作しており、ＰＬＬの同期周波数中心値は１周期１６カウントであり、時間換算で１μｓで動作している。 この時の周波数リミッタの設定は±４カウントに設定することで正常動作が実現できる。

【００４６】１周期が１６カウントに対して、周波数リミッタの設定値は４カウントなので、ＰＬＬ内部周波数としては、±２５％の上下限リミッタに相当することになる。

【００４７】また、周波数リミッタの範囲を少なくする弊害として、狙う入力データの周波数変動が大きいと、
同期できなくなることが挙げられる。 一方、周波数リミッタを広げると、前述したように、異常同期状態が発生する。 したがって、狙った周波数範囲の合った周波数リミッタを設定することが必要である。

【００４８】つぎに初期位相合せ回路１８について説明する。 本発明のデジタル回路のみで構成したＰＬＬ回路に入力される再生データにおいて、通常時の読み出し状態では、連続した周波数成分をもつデータであり、ＰＬ
Ｌ内部同期は保たれる。 しかし、実際のデータ再生のためには、記録されているメディアをスピンドルモータで回転し、かつ、ヘッドが所定のトラックへ移動してから安定した再生データがデータ復調器へ与えられる。

【００４９】従って、前記のようなメディアを回転するモータの回転数が定速に達しない起動過渡状態や、ヘッドが移動中の状態での再生データが不安定な状態では、
再生データには同期すべき周波数以外の乱雑な周波数が含また不正データが印加される。 このため、不正データを印加した状態では、復調回路内の演算数値に異常な値が残り、且つこの状態から正常なデータを入力しても、
内部演算数値の処理のため同期時間が長くなる欠点がある。 したがって、この問題を解決するため初期位相合せ回路１８が追加される。

【００５０】図１において、初期位相合せ回路１８は、
初期位相をリセットする回路の入力信号としては２種ある。 すなわち、一つの信号は不正データリセット回路１
６の出力信号であるが、このタイミングは、前述の従来技術で説明した通りである。

【００５１】もう一つの信号は読み出し許可信号であるが、これについては図１６を用いて説明する。 すなわち、図１６は、図１の初期位相合せ回路に入力される読み出し許可信号のタイミング図である。 この図は、横軸に時間の経過を表して、各信号及び状態の時間的経緯を示している。

【００５２】すなわち、同図において、第１の再生データの不定状態は、パワーオンリセット信号である電源電圧の立ち上がり初期化信号から、メディアを回転するスピンドルモータ許可信号によってスピンドルモータが起動してからスピンドルモータが定速に達するまでの起動過渡状態が終了するまでの期間である。 そして、スピンドルモータが定速状態になると、再生データは正常データの状態になり、読み出し許可信号が送出される。 さらに、定速状態において、ヘッド移動状態になると第２の不定状態となり、読み出し許可信号も送出を停止する。
そして、ヘッドの移動が停止すると、再び再生データは正常データとなる。

【００５３】すなわち、図１６において、再生データが不定状態の期間において、読み出し許可信号がＬｏｗ状態で初期位相合せ回路１８に入力されると、データ復調器の内部演算処理内容が全て初期化される。 また、読み出し許可信号がＨｉｇｈになってから、再生データパルスと同期したタイミングにより、メインカウンタ２の設定値をウィンドウ中心値に設定した状態において、データ復調器の初期化クリア状態が解除され、データ復調器を再び動作させる。

【００５４】このことにより、初期化を解除する再生データパルスを基準として、データ復調器の動作が開始される。 この時のデータ復調器の演算情報は初期状態から動作し、再生データに追従した演算が開始される。 また、メインカウンタ２の設定がウインドウ中心値からのスタートになるため、次の再生データパルスが図１２に示すような２μｓ或いは３μｓ或いは４μｓに印加させることから、位相比較がほぼ中心値からの引き込み動作である過渡応答が実施できることによって同期時間が早くできる。

【００５５】次に、転送レート切替え回路１９について説明する。 ＦＤＤ装置のような再生装置では、下位互換性が必要であり、旧世代のフォーマットのメディアも再生する必要がある。

【００５６】前述までの内容では５００Ｋｂｐｓ転送時での説明を行ったが、実際には２５０Ｋｂｐｓ再生時の切り替え機能が必要である。 したがって、この切り替え機能のため転送レート切り替え回路について、図１を用いて説明する。

【００５７】図１のデータ復調器は全てデジタル回路のみで構成されていることから、基本的には回路全体を動作させるクロック周波数を変えることで簡単に転送レートを変更することができる。 従って、前術の５００Ｋｂ
ｐｓでの動作クロックを１６ＭＨｚで動作させていたものを、８ＭＨｚにするだけで転送レートを半分の２５０
Ｋｂｐｓに変更することができる。

【００５８】但し、乗算器１０の値を変更して最適化すれば、ＰＬＬ内部過渡応答特性の補正ができる。 すなわち、乗算器１０の値を増やすと応答特性が早くなり、逆にＰＬＬ内部クロックのジッタが増大する。 また、乗算器１０の値を減らすと応答特性が遅くなり、逆にＰＬＬ
内部クロックのジッタが少なくなる。

【００５９】尚、図１に示す本発明のデータ復調器は、
上述したような本発明固有の手段のほかに、以下に述べるような各手段を備えている。

【００６０】すなわち、特性改善を達成するために改良点の技術的手段としては、与えられたカウント情報に基づき動作して同期信号を生成するメインカウンタと、このメインカウンタと再生データの位相ずれを検出するためにメインカウンタのカウント値をラッチする位相ラッチ回路と、この位相ラッチ回路の出力から位相差情報を生成し、この位相差情報を蓄積した累積情報と上記位相差情報をとを加減算し、この加減算結果を任意の値ｎで除算した値の整数値を補正値としてメインカウンタの設定値に加減算し、その結果をメインカウンタに与える手段とを備えたデータ復調器において、不正な再生データを検知した場合に検知後の再生データの同期化処理の応答を早くする手段を備えている。

【００６１】そして、同期化処理応答を早くする手段は、連続する再生データのパルス間隔を監視して不正なタイミングを検知した場合にデータ復調器全体をリセットする回路と、リセット後に再生データへの同期信号の応答を速くするために、特定数の再生データが入力されるまで帰還利得を高くして、特定数の再生データが入力されると帰還利得を小さくする切り替え回路とによって構成することができる。

【００６２】また、上記の目的を達成するための別の手段として、与えられたカウント情報に基づき動作して同期信号を生成するメインカウンタと、このメインカウンタと再生データの位相ずれを検出するために、メインカウンタのカウント値をラッチする位相ラッチ回路と、この位相ラッチ回路の出力から位相差情報を生成し、この位相差情報を蓄積した累積情報と位相差情報をとを加減算し、この加減算結果を任意の値ｎで除算した値の整数値を補正値としてメインカウンタの設定値に加減算し、
その結果をメインカウンタに与える手段とを備えたデータ復調器において、補正値を得るために、ｎで除算処理されて切り捨てられる小数部分の累積による誤差の影響を小さくする手段を備えたものである。

【００６３】さらに、補正値を得るためにｎで除算処理されて切り捨てられる小数部分の累積による誤差の影響を小さくする手段として、小数部分を特定の値で乗算してその結果の整数部を取り出す桁上げ計算回路を複数種有し、且つ、カウントフェーズを判断する切り替えタイミング信号を元にカウントフェーズを認識する回路を有し、さらに、カウントフェーズによって前記の複数の桁上げ計算回路の結果のうちから一つを選択する回路を有し、桁上げ回路の結果を前記の除算処理された整数値に加算するように回路構成したことを特徴とする。

【００６４】尚、ここで再生データのパルスとパルスの間で繰り返される、メインカウンタのカウント値のロードから、値が“０”となって再ロードするまでを一つのカウントフェーズと呼ぶことにして、再生データパルスが入力された直後のカウントフェーズをＴ１フェーズ、
その次をＴ２フェーズとして、次の再生データパルスが入力されるまで順番にＴ３フェーズ、Ｔ４フェーズ等と呼び、これらを総称してＴｎフェーズと呼ぶことにする。

【００６５】また、上記の目的を達成するための別の手段として、与えられたカウント情報に基づき動作して同期信号を生成するメインカウンタと、このメインカウンタと再生データの位相ずれを検出するために、メインカウンタのカウント値をラッチする位相ラッチ回路と、この位相ラッチ回路の出力から位相差情報を生成し、この位相差情報を蓄積した累積情報と位相差情報をとを加減算し、この加減算結果を任意の値ｎで除算した値の整数値を補正値としてメインカウンタの設定値に加減算し、
その結果をメインカウンタに与える手段とを備えたデータ復調器において、再生データの入力タイミングから入力されたデータの処理を行うまでに必要な遅延時間のために生じる不感帯を回避する手段を備えたものである。

【００６６】そして、不感帯を回避する手段としては、
再生データのエッジで取り込んだメインカウンタの値を保持する位相ラッチ回路に対し、再生データの入力タイミングから入力されたデータの処理を行うまでに必要な遅延時間より十分に大きなカウント値だけメインカウンタの値に対して進んだカウント値を与えるカウント値先読み回路を有し、入力された再生データとは非同期に、
再生データの位相情報を累積位相ラッチ回路に取り込んで補正値の処理を行うタイミングを生成する非同期タイミング生成回路を備えたものである。

【００６７】また、カウント値先読み回路として、位相ラッチに保持された値から３を減算する減算回路と、メインカウンタのカウント開始値を保持するラッチと、減算回路の出力値が負になった場合にカウントフェーズが次のフェーズに変わったものとして、ラッチに保持されたカウント開始値に戻って再びカウントダウンするカウント値を算出する回路と、減算回路の値が正か負かを判断するコンパレータと、コンパレータの出力を入力ポートの選択信号とするセレクタとを備える。

【００６８】ここのような構成によって、減算回路の出力が正のときには減算回路の出力を直接出力し、減算回路の出力が負の場合にはカウントフェーズが次のフェーズに移ったと想定して、ラッチに保持されたカウント開始値に戻って再びカウントダウンするカウント値を出力することができ、メインカウンタに対して３カウントだけ先に進んだカウント値を得ることができる。 これにより、予め不感帯に位置する再生データがわかるので、不感帯を回避する処理を行うことができる。

【００６９】また、非同期タイミング生成回路として、
再生データが入力されるとセットされ、それに対応する同期復調データが出力されるまでその状態を保持する第１のフリップフロップと、メインカウンタの出力が２になった時のみ出力を有効にする第１の数値コンパレータと、第１の数値コンパレータの出力が有効になった時に第１のフリップフロップに保持された値を出力に出す第２目のフリップフロップと、メインカウンタの出力が１
になったとき時のみ出力を有効にする第２の数値コンパレータと、メインカウンタの出力が０になったとき時のみ出力を有効にする第３の数値コンパレータと、第２のフリップフロップの出力をマスク信号として第２の数値コンパレータの出力をゲートする第１のＡＮＤ回路と、
第２のフリップフロップの出力をマスク信号として第３
の数値コンパレータの出力をゲートするとともに出力を第１のフリップフロップのリセット信号とする第２のＡ
ＮＤ回路とを備えている。

【００７０】これにより、メインカウンタの値がカウント開始値から３までの間に再生データの入力があった場合には、同一のカウントフェーズ内においてその再生データに対する位相差情報の処理をメインカウンタの値が１になった時に行い、同期復調リードデータの出力をメインカウンタの値が０になった時に行う。 一方、メインカウンタの値が２から０の時に再生データの入力があった場合には、次のカウントフェーズ内においてその再生データに対する位相差情報の処理をメインカウンタの値が１になった時に行い、同期復調リードデータの出力をメインカウンタの値が０になった時に行うことができる。 すなわち、これによって、本来不感帯に位置する再生データについては次のカウントフェーズに処理を先送りすることができる。

【００７１】具体的な実施例を図１を用いて説明する。
メインカウンタ２は、基準カウント初期値Ｗｏと帰還量ΔＦを加減算した加減算器１の出力をカウントの開始値としてロードし、ダウンカウントを行う回路である。 このメインカウンタ２はアナログＰＬＬ回路の１／ｎクロック出力に相当する。 また、位相比較器３は、位相ラッチ回路４、不感帯回避回路５、タイミング生成回路５
Ａ、カウント値先読み回路５Ｂ、加減算器６によって構成されている。

【００７２】この位相比較器３が図８と異なる点は、不感帯回避回路５が追加されているところであるが、この不感帯回避回路５の内部のカウント値先読み回路５Ｂ
は、メインカウンタ２の出力値をラッチした値に対して常に３カウント進んだ値を出力する為、メインカウンタ２より常に３カウント進んだ仮想的なカウンタの位相ラッチと想定することができる。

【００７３】位相ラッチ回路４は、再生データの入力エッジでその時のメインカウンタ２の出力値をラッチする回路である。 ここでラッチされた値は不感帯回避回路５
の入力となる。 不感帯回避回路５は、加減算器１の出力と、メインカウンタ２の出力と、再生データとを入力として、メインカウンタ２に加減算器１の出力のロードを促す信号と、アキュムレータ７のラッチ回路９が位相情報をラッチするタイミング信号と、Ｔｎフェーズ切り替えのタイミング信号と、メインカウンタ２のカウントフェーズに同期した復調リードデータを生成するタイミング信号とを出力する。

【００７４】また、不感帯回避回路５は、位相ラッチ回路４に保持されているカウント値に対して３カウント進んだ値Ｔを出力する。 出力Ｔの値は加減算器６に入力されて、中心値Ｃとの差（Ｔ−Ｃ）を位相情報Δθｋとして、次段の加減算器８と乗算器１０に入力される。 加減算器８とラッチ回路９などで構成されるアキュムレータ７は、位相情報を累積加算する回路である。

【００７５】乗算器１０は、位相情報Δθｋに対してｍ
倍もしくはｍ'倍（ｍ＜ｍ'）の値を算出する回路である。 ｍ倍あるいはｍ'倍の切り替えは乗算器６のもう一つの入力信号により切り替わえが行われる。

【００７６】次に、アキュムレータ７のラッチ回路９と乗算器１０の出力の加減算を行う加減算回路１１により、位相の累積情報（Δθｋ＋Σｋ−１Δθ）と最新の位相情報をｍ倍（またはｍ'倍）した情報ｍ×Δθｋ
（またはｍ'×Δθｋ）の加減算値を出力する。

【００７７】さらに、加減算器１１の出力値｛（１＋
ｍ）・Δθｋ＋Σｋ−１Δθ｝は除算器１２によって１
／ｎに除算され｛（１＋ｍ）・Δθｋ＋Σｋ−１Δθ｝
／ｎとなる。 そして、除算値の整数部は加減算器１４に直接入力され、小数部は少数処理回路１３を介して加減算器１４に入力される。

【００７８】小数処理回路１３は、除算器１２によって切り捨てられた小数部を累積加算して、対応するカウントフェーズ（Ｔ１、またはＴ２、またはＴ３、またはＴ
４）に合う累積誤差の整数部を出力する。 また、加減算器１４は小数の累積加算分を除算結果の整数部に加えて帰還量ΔＦとして加減算器１に入力する。

【００７９】波形成型器１５は、再生データが入力されたときに不感帯回避回路５から出力されるメインカウンタ２のカウント周期に同期したリーリードデータ生成タイミング信号から、復調されたリードデータを出力する。

【００８０】不正データ検出リセット回路１６は、再生データと、不感帯回避回路５から出力されリードデータ生成タイミング信号と、同じく不感帯回避回路５から出力されるＴｎフェーズ切り替えタイミング信号とから、
現在のフェーズに入る再生データのパルス間隔範囲を算出して、もし範囲からはずれている場合には再生データは誤ったデータと判断して、メインカウンタ２、位相比較器３の位相ラッチ回路４、アキュムレータ７のラッチ回路９、及び小数処理回路１３をリセットする信号を供給して、復調回路全体をリセットする。

【００８１】また、リセット後に入力される再生データのパルス数をカウントして、８個のパルスが入力されるまで、乗算器１０の入力につながっている利得切り替え信号により乗算器１０の利得は高くし、リセット後に８
個の再生データが入力された時点で利得を低くする信号を生成する。

【００８２】上記のような回路構成により、再生データが入力された時の位相情報をΔθｋとすると、 ΔＦ＝｛（１＋ｍ）・Δθｋ＋Σｋ−１Δθ｝／ｎ （１） で得られる帰還量をメインカウンタ２の基準カウンタ初期値Ｗｏに加えてロードし、カウンタのカウントフェーズの周期を変化させるようにする。 上の式（１）において、ｍとｎの値を適当な値にすることにより、位相差が減衰振動的に小さくなりＰＬＬ回路が構成される。

【００８３】次に、図１に示す回路の具体的な実施例について説明する。 まず、不正データ検出リセット回路１
６について述べる。 図２は、図１のデータ復調器における不正データ検出リセット回路の内部詳細図である。

【００８４】まず、この不正データ検出リセット回路の構成について説明する。 不正データ検出リセット回路は、再生データ入力を入力とするパルス数カウンタ２１
と、再生データを入力としてパルスとパルスの間隔をカウントするパルス間隔カウンタ２２と、アキュムレータラッチタイミングをリセット信号として使用し、Ｔｎフェーズ切り替えタイミング信号で与えられる信号を順次カウントして、現在のカウントフェーズがどのフェーズであるかを認識するＴｎフェーズ検出回路２３と、パルス間隔カウンタ２２のカウント値とＴｎフェーズ検出回路２３の出力から不正間隔を検出する不正間隔検出回路２４とによって構成されている。

【００８５】次に、図２の不正データ検出リセット回路の動作を説明する。 パルス間隔カウンタ２２は、隣り合う再生データの間隔をカウントして、そのカウント値を不正間隔検出回路２４に入力する。 さらに、Ｔｎフェーズ検出回路２３は、Ｔｎフェーズ切り替えタイミング信号から現在のカウンタのフェーズがＴ１、Ｔ２、Ｔ３、
Ｔ４のいずれかであるかを検出し、不正間隔検出回路２
４に入力する。

【００８６】そして、不正間隔検出回路２４は、Ｔｎフェーズ検出回路２３とパルス間隔カウンタ２２の出力信号から、入力された再生データが正規のタイミング内に無い場合には、ラッチ回路全体及びパルス数カウンタをリセットする信号を出力する。 尚、パルス数カウンタ２
１は、リセットが解除されてから再生データのパルス数が特定のカウント数に達するまでは利得をｍ'倍にして、その後はｍ倍に切り替えるための利得切り替え信号を生成する。

【００８７】次に、図１のデータ復調器における小数処理回路１３について説明する。 図３は、図１のデータ復調器における小数処理回路の詳細構成を示すブロック図である。 同図において、カウンタ３５は、アキュムレータラッチタイミングとＴｎ切り替え信号タイミングから、現在のカウントフェーズがＴ１、Ｔ２、Ｔ３、Ｔ４
のいずれのフェーズかを認識する回路であり、各フェーズに対応して有効になる信号を出力する。

【００８８】Ｔ２桁上計算回路３１は、図１の除算器１
２の小数切り捨て部を入力として、Ｔ２フェーズにおける桁上げ値を算出し、その値をセレクタ３４の一つの入力として与える。 また、Ｔ３桁上計算回路３２は、図１
の除算器１２の小数切り捨て部を入力として、Ｔ３フェーズにおける桁上げ値を算出し、その値をセレクタ３４
の他の一つの入力として与える。 さらに、Ｔ４桁上計算回路３３は、図１の除算器１２の小数切り捨て部を入力として、Ｔ４フェーズにおける桁上げ値を算出し、その値をセレクタ３４のさらに他の入力として与える。 セレクタ３４は、カウンタ３５のＴ１、Ｔ２、Ｔ３、Ｔ４を選択信号としてＡ、Ｂ、Ｃの入力を選択する。

【００８９】次に、図３の小数処理回路の動作について説明する。 Ｔ１、Ｔ２、Ｔ３、Ｔ４のそれぞれのフェーズにおける帰還量をＦ１、Ｆ２、Ｆ３、Ｆ４とすると、
それぞれの計算値は次のようになる。

【００９０】 Ｆ１＝ＩＮＴ（Ａ／ｎ） （２） よって、Ｔ１フェーズにおける小数処理の出力は０となる。

【００９１】また、Ｆ１＋Ｆ２＝２×ＩＮＴ（Ａ／ｎ）
＋ＩＮＴ｛２×ＵＺ（Ａ／ｎ）｝であることから、 Ｆ２＝ＩＮＴ（Ａ／ｎ）＋ＩＮＴ｛２×ＵＺ（Ａ／ｎ）｝ （３） よってＴ２フェーズにおける小数処理の出力はＩＮＴ
｛２×ＵＺ（Ａ／ｎ）｝である。

【００９２】さらに、Ｆ１＋Ｆ２＋Ｆ３＝３×ＩＮＴ
（Ａ／ｎ）＋ＩＮＴ｛３×ＵＺ（Ａ／ｎ）｝であることから、 Ｆ３＝ＩＮＴ（Ａ／ｎ）＋ＩＮＴ｛３×ＵＺ（Ａ／ｎ）｝−ＩＮＴ｛２×ＵＺ （Ａ／ｎ）｝ （４） よって、Ｔ３フェーズにおける小数処理の出力は、ＩＮ
Ｔ｛３×ＵＺ（Ａ／ｎ）｝−ＩＮＴ｛２×ＵＺ（Ａ／
ｎ）｝となる。

【００９３】そして、Ｆ１＋Ｆ２＋Ｆ３＋Ｆ４＝４×Ｉ
ＮＴ（Ａ／ｎ）＋ＩＮＴ｛４×ＵＺ（Ａ／ｎ）｝であることから、 Ｆ４＝ＩＮＴ（Ａ／ｎ）＋ＩＮＴ｛４×ＵＺ（Ａ／ｎ）｝−ＩＮＴ｛３×ＵＺ （Ａ／ｎ）｝ （５） よって、Ｔ４ェーズにおける小数処理の出力は、ＩＮＴ
｛２×ＵＺ（Ａ／ｎ）｝―ＩＮＴ｛４×ＵＺ（Ａ／
ｎ）｝−ＩＮＴ｛３×ＵＺ（Ａ／ｎ）｝となる。

【００９４】ただし、上記の各式においてＡは加減算器１４の出力、ｎは除算器１２の除数、ＩＮＴ（Ｘ）はＸ
の整数部、ＵＺ（Ｘ）はＸの小数部を意味する。

【００９５】上記の各式において、Ａ／ｎが帰還量の小数部入力に相当するので、図３の小数処理回路において、Ｔ２桁上計算回路３１は、小数部入力を２倍にした場合の整数部の値を出力とする。 また、Ｔ３桁上計算回路３２は、小数部入力を３倍した値の整数部から２倍にした整数部の値を減算した値を出力とする。 さらに、Ｔ
４桁上計算回路３２は、小数部入力を４倍した値の整数部から３倍にした整数部の値を減算した値を出力とする。

【００９６】図３において、カウンタ３５はアキュムレータ取り込み信号でリセットされ、その後に入力される小数処理タイミング信号を数えて、１番めの立ち上がりでＴ１のみがＨｉｇｈレベルになる。 ２番めの立ち上がりでＴ２出力が変わってＨｉｇｈレベルになり、以降、
Ｔ３、Ｔ４の順にＨｉｇｈレベルになる。 なお、Ｔ４以降は上記のデータの入力と判断されるので小数処理の出力は意味を持たない。

【００９７】図３において、セレクタ３４は、入力端子に接続されたカウンタ３５の出力Ｔ１、Ｔ２、Ｔ３、Ｔ
４を切り替え信号として、各信号がＨｉｇｈになるのに応じて、１対１でそれぞれ、“０”、または、“Ｔ２桁上計算回路３１の出力”、または、“Ｔ３桁上計算回路３２の出力”、または、“Ｔ４桁上計算回路３３の出力”をそれぞれ出力信号とする。

【００９８】上記の処理結果を累積桁上げとして、図１
の加減算器１４に入力して、除算器１２の整数出力と加算して帰還量とすることにより、小数の累積加算による誤差は小数以下の値にすることができる。

【００９９】図４の（ａ）は、少数の累積誤差処理を行わない場合の再生データとＴｎフェーズのタイミング図であり、（ｂ）は少数の累積誤差処理を行う場合の再生データとＴｎフェーズのタイミング図である。 すなわち、同図(ｂ)のように少数の累積誤差処理を考慮することによって、カウントフェーズＴ２、Ｔ３、Ｔ４は、それぞれ、帰還量ΔＦが、ΔＦ′２、ΔＦ′３、ΔＦ′４
補正されている状態がわかる。

【０１００】次に、図１のデータ復調器における不感帯回避回路５について説明する。 図５は、図１のデータ復調器における不感帯回避回路の詳細ブロック図である。
図５において、不感帯回避回路は、カウンタの出力値と再生リードデータからメインカウンタの値に同期したアキュムレータラッチタイミング信号、及びリードデータ生成タイミング信号、及びカウンタロードタイミング信号、及びＴｎフェーズ切り替え信号を出力するタイミング生成回路５Ａと、メインカウンタ２の値をラッチした位相ラッチ回路４の値に対して、不感帯を回避する為に、位相値から帰還量を処理するのに必要な時間より長めのカウント値分（例えば３）だけ、メインカウンタの値を先読みするカウント値先読み回路５Ｂとにより構成されている。

【０１０１】タイミング生成回路５Ａは、メインカウンタ２の出力値が２のときに出力がＨｉｇｈレベルになる２カウントコンパレータ４１と、メインカウンタの出力値が１のときに出力がＨｉｇｈレベルになる１カウントコンパレータ４２と、メインカウンタ２の出力値が０のときに出力がＨｉｇｈレベルになる０カウントコンパレータ４３と、再生データが入力されたことを保持するＤ
フリップフロップ回路４４と、メインカウンタ２の値が２になった時すなわちに２カウントコンパレータ４１の出力がＨｉｇｈになったときにＤフリップフロップ回路４４の出力レベルを保持するＤフリップフロップ回路４
５と、Ｄフリップフロップ回路４５の出力を一方の入力とし、１カウントコンパレータ４２の出力をもう一方の入力とするＡＮＤ回路４６と、Ｄフリップフロップ回路４５の出力を一方の入力とし、０カウントコンパレータ４３の出力をもう一方の入力とするＡＮＤ回路４７と、
０カウントコンパレータ４３の出力を１カウント遅延させる１カウント遅延器４８とによって構成されている。

【０１０２】また、カウント値先読み回路５Ｂは、再生データの入力に同期して保持されたメインカウンタ２の出力を保持する位相ラッチ回路４の出力値から３だけ減算する減算回路５１と、メインカウンタ２へのロード値である加減算回路１の出力を保持するラッチ回路５２
と、減算回路５１の出力が正の値か負の値かを認識して切り替え信号を出力するコンパレータ５３と、コンパレータ５３から出力された信号を切り替え信号とするセレクタ５４と、減算回路５１の出力値が負になった場合にカウントフェーズが次のフェーズに変わったものとして、ラッチ回路５２に保持されたカウント開始値に戻って再びカウントダウンするカウント値を算出する次フェーズカウント値算出回路５５とによって構成されている。

【０１０３】次に、図５の不感帯回避回路の詳細な動作について説明する。

【０１０４】再生データが入力されると、その信号の立ち上がりでＤフリップフロップ回路４４はＤ端子に接続されたＨｉｇｈレベル値を出力端子に出力する。 Ｄフリップフロップ回路４４の出力はＤフリップフロップ回路４５のＤ入力に接続されており、メインカウンタ２の値が２のときにＨｉｇｈレベルを出力する２カウントコンパレータ４１の立ち上がりでその値を取り込んで出力する。 したがって、メインカウンタ２の値が２になったときに新たな再生データが入力されていなければＤフリップフロップ回路４５の出力はＬｏｗレベルになり、新たな再生データが入力されていれば出力はＨｉｇｈレベルになる。

【０１０５】Ｄフリップフロップ回路４５の出力はＡＮ
Ｄ回路４６の一方の入力端子に接続されており、Ｄフリップフロップ回路４５の出力がＨｉｇｈレベルの時にＡ
ＮＤ回路４６のもう一方の入力信号のレベルを出力するマスク回路を構成する。 ＡＮＤ回路４６のもう一方の入力は１カウントコンパレータ４２の出力であるが、１カウントコンパレータ４２は、メインカウンタ２の値が１
の時に出力がＨｉｇｈレベルになって、ＡＮＤ回路４６
を介してアキュムレータ７のラッチ回路９の取り込み信号になる。 したがって、アキュムレータ７の取り込みはメインカウンタが２になるまでに再生データが入力された場合において、メインカウンタ２の値が１になった瞬間に行われる。

【０１０６】ここで、ＡＮＤ回路４７の出力は同時にＤ
フリップフロップ回路４４のリセット端子に接続されている。 したがって、アキュムレータ７の取り込み信号が生成されると同時にＤフリップフロップ回路４４はリセットされ、新たな再生データが入力されるのを待つ状態になる。

【０１０７】一方、メインカウンタ２の値が２〜０の時に再生データが入力されたとすると、Ｄフリップフロップ回路４４の出力がＨｉｇｈになる前にＤフリップフロップ回路４５はＤ端子の値を取り込んで出力する。 したがって、この場合にＤフリップフロップ回路４５の出力はＬｏｗレベルとなる。 よって、ＡＮＤ回路４６の出力は常にＬｏｗレベルとなり、メインカウンタ２の値が１
になった時点でもアキュムレータラッチ信号は有効にならない。

【０１０８】その後メインカウンタ２の値は０になって、カウンタロード信号が有効になりメインカウンタ２
に新たな値がロードされる。 この時点においてもＤフリップフロップ回路４４のリセット信号は有効になっていないので、再生データを読み込んでいる状態はＤフリップフロップ回路４４に保持される。 その後、メインカウンタ２のダウンカウントが進みメインカウンタ２の値が再び２になった時点でＤフリップフロップ回路４４はＨ
ｉｇｈレベルになっているＤフリップフリップ４４の出力を取り込んで出力はＨｉｇｈとなる。 さらにメインカウンタ２のダウンカウントが進み値が１になるとこの時点でアキュムレータ７のラッチ信号が有効になる。

【０１０９】以上の処理手順で述べたように、メインカウンタ２の値が２〜０のときに再生データが入力される場合には、その処理は次のダウンカウントフェーズ後に行われる。

【０１１０】アキュムレータラッチタイミングと同様に、Ｄフリップフロップ回路４５の出力はＡＮＤ回路４
７の一方の入力端子にも接続されており、Ｄフリップフロップ回路４５の出力がＨｉｇｈレベルの時にＡＮＤ回路４７のもう一方の入力信号のレベルを出力するマスク回路を構成する。 ＡＮＤ回路４７のもう一方の入力は０
カウントコンパレータ４３の出力であるが、０カウントンパレータ４３はメインカウンタ２の値が０の時に出力がＨｉｇｈレベルになって、ＡＮＤ回路４７を介して図１の波形成形器１５に出力される。 波形成型器１５はこれに同期して復調されたリードデータを出力する。 したがってメインカウンタ値が３以上の時に再生データが入力された場合には同一のカウントフェーズでカウンタの値が０のときに有効になり、メインカウンタ２の値が２
〜０のときに再生データが入力される場合には、次のカウントフェーズでメインカウンタ２の値が０のときに有効になる。

【０１１１】上記に説明した以外に０カウントコンパレータ４３があるが、これはメインカウンタ２の値が０のときにＨｉｇｈレベルを出力して、メインカウンタ２に新しい値をロードするタイミング信号を作る。 また、１
カウント遅延器４８により０カウントコンパレータ４３
の出力から１カウント遅れた信号が出力される。 この信号はクロックのカウント周期に同期しておりこれが同期信号になる。 この信号は同時にカウントフェーズの切り替わりを示す信号にもなり、図１の不正データ検出リセット回路１６、小数処理回路１３に出力される。

【０１１２】図５におけるカウンタ値先読み回路５Ｂ
は、メインカウンタ２の値に対して３だけ減算した値を処理情報として出力する回路であるが、その減算を行うのが減算回路５１である。 減算回路５１は入力値が２以下の場合には出力は負の値になる。 カウンタの値が負になることの実際の意味は、次のカウンタのフェーズに移るということであり、負のときの先読み値を計算するために、カウンタのロード値を元にして生成する。 メインカウンタから３を減算した値とその減算回路５１の符号によって先読みカウンタの値を減算回路５１からの出力か、次フェーズカウント値算出回路５５の出力かをセレクタ５４によって切り替える。 なお、ラッチ回路５２に取り込むタイミングは、図１の小数処理回路１３と同時タイミングとして、小数処理で帰還量が変化する直前の値を取り込む。

【０１１３】図６は、メインカウンタのカウント値を３
カウント先読みする動作の説明のための摸式図である。
すなわち、３カウント先読みすることによって、メインカウタ値が同期信号に対して３カウントずれている様子が示されている。

【０１１４】メインカウンタ２の値が初期値から３までの値の時に再生データが入力された場合、位相情報の演算処理は同一のダウンカウントフェーズ内で、メインカウンタ２が１になった瞬間に行われる。 その処理結果は帰還値として基準値に加減算されて、メインカウンタ２
の値が０になったときにメインカウンタ２にロードされる。 小数の処理は位相処理の演算処理が行われたカウントフェーズの次のカウントフェーズ以降でメインカウンタ２に新しい値がロードされて次のカウントで処理が行われ、その結果はメインカウンタ２の値が０になった時にメインカウンタ２にロードされる。

【０１１５】メインカウンタ２の値が２から０までの値の時に再生データが入力された場合、位相情報の演算処理は次のダウンカウントフェーズ内で、メインカウンタ２が１になった瞬間に行われる。 その処理結果は帰還値として基準値に加減算されて、メインカウンタ２の値が０になったときにメインカウンタ２にロードされる。 小数の処理は位相処理の演算処理が行われたカウントフェーズの次のカウントフェーズ以降でメインカウンタ２に新しい値がロードされて次のカウントで処理が行われ、
その結果はメインカウンタ２の値が０になった時にメインカウンタ２にロードされる。

【０１１６】先読みカウンタのロード値からカウント０
になるまでを同期信号の一つのフェーズとしてリードデータの位相を取り込むことにより、帰還量の演算処理は再生データの入力タイミングとは非同期に、次のフェーズの最初の部分で処理を行う。 これにより、位相情報を処理する遅延時間のために生じる再生データの誤った取り込みが防止できる。 また、再生データの位相情報として取り込まれる値は、ラッチされたメインカウンタ２の値ではなく、メインカウンタ２の値を３カウント先読みした値となる。 このカウント値先読回路の値を内部的な同期信号と考えることにより、タイミング生成回路５Ａ
で述べたメインカウンタ２の値が２〜０の時に再生データを入力した場合に、処理が次のカウントフェーズに先送りされることについても、タイミング生成回路５Ａのブロックで生成されるタイミング上の矛盾は無く、不感帯で入力された再生データに関しても処理は正しく行われる。

【０１１７】尚、図７は、本発明で不感帯に対する処理を施した時の復調データのタイミング図である。 図７と図１１を比較すれば明らかなように、図７においては、
ｋ番目のデータは不感帯があっても処理されて再生データが検知され、所定のタイミングで同期復調データが現れている。

【０１１８】以上説明したように、実際の使われかたに対応して書き継ぎ点などの不正タイミングに対する対応や、不感帯の回避や、小数処理による累積誤差の最小化などによって、安定した動作を実現することができる。

【０１１９】

【発明の効果】以上説明したように、本発明のデータ復調器によれば、前述の従来技術による不正データに対する応答性改善とジッタ低減の改善に加えて、ＰＬＬ回路での異常同期状態である、異常ロック状態を回避することができることにより、確実な同期状態を補償することができる。

【０１２０】さらに、読み出し許可信号での初期化を行い、且つ初期位相合わせを行うことにより、不正なデータ入力による演算結果のための同期時間が長くなることを防止することができる。 また、本発明の構成のＰＬＬ
回路において、異種転送レートでの再生データの動作も可能となりかなり使い勝手がよくなる。

【図面の簡単な説明】

【図１】本発明の実施の形態におけるデータ復調器の構成を示すブロック図

【図２】図１のデータ復調器における不正データ検出リセット回路の詳細ブロック図

【図３】図１のデータ復調器における小数処理回路の詳細ブロック図

【図４】（ａ）は少数の累積誤差処理を行わない場合のタイミング図 （ｂ）は少数の累積誤差処理を行う場合のタイミング図

【図５】図１データ復調器における不感帯回避回路の詳細ブロック図

【図６】メインカウンタのカウント値を３カウント先読みする動作の説明のための摸式図

【図７】本発明で不感帯に対する処理を施した時の復調データのタイミング図

【図８】特開平８―３６３８６公報に報告された従来技術のデータ復調器のブロック図

【図９】メインカウンタにロードされるカウント開始値と位相と帰還量との関係を示す摸式図

【図１０】書き継ぎの不連続点において、不正データ間隔を検出できる場合と検出できない場合の同期信号の比較を示す摸式図

【図１１】従来技術で不感帯に対する対応ができていない場合の復調データのタイミング図

【図１２】フレキシブル磁気装置における再生データの基準パルス間隔と、同期信号の周期を１ｕｓにしたときの同期信号のフェーズの関係を示すタイミング図

【図１３】再生データと同期信号の変化の関係を示すタイミング図

【図１４】特開平９―３２１６１５公報に報告された従来技術のデータ復調器のブロック図

【図１５】同期状態を、入力データ周波数ＶＳとＰＬＬ
内部同期周波数との関係で示すグラフ

【図１６】図１に示すデータ復調器の初期位相合せ回路に入力される読み出し許可信号のタイミング図

【符号の説明】

１ 加減算器 ２ メインカウンタ ３ 位相比較器 ４ 位相ラッチ回路 ５ 不感帯回避回路 ５Ａ タイミング生成回路 ５Ｂ カウント値先読み回路 ６ 加減算器 ７ アキュムレータ ８ 加減算器 ９ ラッチ回路 １０ 乗算器 １１ 加減算器 １２ 除算器 １３ 小数処理回路 １４ 加減算器 １５ 波形整形器 １６ 不正データ検出リセット回路 １７ 周波数リミッタ １８ 初期位相合せ回路 １９ 転送レート切替え回路 ２１ パルス数カウンタ ２２ パルス間隔カウンタ ２３ Ｔｎフェーズ検出回路 ２４ 不正間隔検出回路 ３１ Ｔ２桁上計算回路 ３２ Ｔ３桁上計算回路 ３３ Ｔ４桁上計算回路 ３４ セレクタ ３５ カウンタ ４１ ２カウントコンパレータ ４２ １カウントコンパレータ ４３ ０カウントコンパレータ ４４、４５ Ｄフリップフロップ回路 ４６、４７ ＡＮＤ回路 ４８ １カウント遅延器 ５１ 減算回路 ５２ ラッチ回路 ５３ コンパレータ ５４ セレクタ ５５ 次フェーズカウント値算出回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5D044 GK10 GM12 GM14 GM15 5J106 AA05 BB09 CC21 DD13 DD17 DD42 DD44 FF02 GG13 HH09 KK03 KK25 KK30