【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、位相同期ループ（ＰＬＬ；Phase Locked Loop）の同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置に関し、詳しくは、半導体装置の内外から供給される基準クロックに内部クロックを同期させる位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置に関する。

【０００２】

【従来の技術】一般的に、大規模で複雑なデジタル回路を安定かつ効率良く動作させる手法の１つとして、デジタル回路内のすべてのラッチを１個のクロックに同期させて動作させる同期式回路設計がある。 大規模集積回路（ＬＳＩ）、超大規模集積回路（ＶＬＳＩ）、あるいは超々大規模集積回路（ＵＬＳＩ）等の半導体装置もチップ上に１つのデジタル回路が形成されており、その回路設計として同期式回路設計が主流である。 このような同期式回路設計によって回路設計されたデジタル回路が正しく機能するためには、すべてのラッチが同一のタイミングで動作する必要がある。 というのは、各ラッチに入力されるクロック間にずれがあると、以下に示すような不都合が生じてしまうからである。 すなわち、例えば、
複数個のラッチが縦続接続されてシフトレジスタを構成している場合、後段のラッチに入力されるクロックの立ち上がり又は立ち下がりが前段のラッチに入力されるクロックの立ち上がり又は立ち下がりよりわずかに遅れると、後段のラッチが前段のラッチの出力データを取り込もうとした瞬間に前段のラッチの出力データが変化するので、本来クロックの１周期分だけ遅延すべきデータが後段のラッチから直ちに出力されるなど、後段のラッチが誤動作してしまう虞がある。 このような現象をレーシングと呼ぶ。 また、同期式半導体記憶装置においては、
ＣＰＵ（中央処理装置）から供給されるデータ読出コマンドに応じて、外部から供給される外部クロックに同期して生成された内部クロックに同期させてデータを読み出すが、この同期がずれていると、ＣＰＵがデータを正確に読み取ることができず、ＣＰＵひいてはシステム全体が故障してしまう。

【０００３】特に、近年、大規模集積回路等の半導体装置の高集積化、高速化が進むことによって、半導体装置を構成するラッチの数も多くなってきているので、半導体装置のチップ上にデジタル回路を形成した場合、同時動作するラッチの数が多くなっており、上記レーシングや上記データの読み取りミスが発生する危険性が増大している。 そこで、最近では、すべてのラッチに供給するクロックを、半導体装置の外部又は、半導体装置内部のクロック生成手段から供給される基準クロックに同期させるために、位相同期ループ（ＰＬＬ；Phase Locked L
oop）が設けられた半導体装置が作製されている。

【０００４】また、近年の大規模集積回路等の半導体装置の高速化に対応して、半導体装置が高い周波数のクロックで動作することが要求されているが、半導体装置の外部から供給される基準クロックの周波数自体を高くすると、消費電流が飛躍的に増大してしまう。 そこで、最近では、半導体装置の外部から供給される基準クロックの周波数自体を低く抑えておき、半導体装置内部にＰＬ
Ｌを設け、基準クロックに同期すると共に、その周波数が必要とする周波数まで逓倍されたクロックを発生することが通常行われている。

【０００５】ところで、上記した大規模集積回路等の半導体装置は、百万個以上のトランジスタから構成されるものも実現されており、トランジスタ・レベルの回路設計を直接行うことは不可能である。 そこで、ＣＰＵ、Ｒ
ＯＭ、ＲＡＭ等をそれぞれ１個の機能ブロックとし、所望の機能が得られるように、システム全体の動作や構成を決定するシステム設計と、システム設計で決定された仕様に基づいて、各機能ブロック間の関係及び各機能ブロック内部の動作を決定する論理設計と、各機能ブロックをナンド・ゲート、ノア・ゲート、ラッチ、あるいはカウンタ等の論理素子の組み合わせで構成する詳細論理設計と、論理設計に基づく回路仕様を満たすように、トランジスタ・レベルの電子回路と素子の特性を決定する回路設計とを順次段階的に行う必要がある。 このうち、
論理設計段階においては、上記したＰＬＬは機能ブロックを構成する１個の回路ブロックとして取り扱われ、論理設計者は、回路ブロックの個々の性能を特に考慮することなく、自由に論理設計を行う。 したがって、このような回路ブロックとして取り扱われるＰＬＬは、汎用性が要求されるため、クロックの発振周波数帯域が広く、
基準クロックの発振周波数に対するクロックの発振周波数の倍率を意味する逓倍率の変更範囲が広いことが要求される。

【０００６】図１０は、従来の広い発振周波数帯域及び広い逓倍率変更範囲を有するＰＬＬの構成例を示すブロック図である。 この例のＰＬＬは、位相周波数比較器１
と、チャージポンプ２と、ローパスフィルタ（ＬＰＦ）
３と、電圧制御発振器（ＶＣＯ）４と、分周器５とから構成されており、半導体装置のチップ上に形成されている。 位相周波数比較器１は、半導体装置の内外から供給される基準クロックＣＫ _Ｒと分周器５から供給される分周クロックＣＫ _Ｄとの間の位相周波数差を検出して、この位相周波数差に応じたパルス幅のアップクロック／Ｕ
ＣＫ（アクティブロー）又はダウンクロックＤＣＫ（アクティブハイ）をチャージポンプ２に供給する。 チャージポンプ２は、位相周波数比較器１から供給される位相周波数差に応じたパルス幅のアップクロック／ＵＣＫに基づいて制御電流Ｉ _Ｃを流出してＬＰＦ３を構成するコンデンサに電荷を充電したり、位相周波数比較器１から供給される位相周波数差に応じたパルス幅のダウンクロックＤＣＫに基づいてＬＰＦ３から制御電流Ｉ _Ｃを流入させてＬＰＦ３を構成するコンデンサに蓄えられた電荷を放電する。

【０００７】ＬＰＦ３は、図１１に示すように、抵抗値Ｒを有する抵抗６と容量値Ｃ _１を有するコンデンサ７とが縦続接続され、これらと、容量値Ｃ _２を有するコンデンサ８とが並列接続されて構成された２次のループフィルタであり、チャージポンプ２の出力端と接地との間に介挿され、制御電流Ｉ _Ｃを平滑化して制御電圧として出力する。 ＶＣＯ４は、図示せぬＣＰＵから供給される、
例えば、２ビットの発振周波数帯域設定データＤＴ _Ｆに基づいて、発振周波数帯域が例えば、４段階に設定され、設定された発振周波数帯域において、ＬＰＦ３から供給される制御電圧に応じた発振周波数を有する内部クロックＣＫ _Ｉを発振して分周器５に供給する。 分周器５
は、図示せぬＣＰＵから供給される、例えば、７ビットの逓倍率設定データＤＴ _Ｄに基づいて設定された逓倍率Ｎに基づいて、内部クロックＣＫ _Ｉを分周して分周クロックＣＫ _Ｄとして位相周波数比較器１に供給する。 この例のＰＬＬにおいては、基準クロックＣＫ _Ｒの発振周波数をｆとした場合、内部クロックＣＫ _Ｉの発振周波数は（Ｎ×ｆ）となるので、Ｎは逓倍率を意味するが、分周器５において、内部クロックＣＫ _Ｉを基準クロックＣＫ
_Ｒの発振周波数ｆと同一の発振周波数を有する分周クロックＣＫ _Ｄに分周するという点では、Ｎは分周比を意味している。

【０００８】

【発明が解決しようとする課題】ところで、上記した従来のＰＬＬのオープンループゲインＧ（ｓ）は、式（１）によって表される。

【０００９】

【数１】

【００１０】式（１）において、ｓは複素変数、Ｉ _Ｃはチャージポンプ２の制御電流、Ｆ（ｓ）はＬＰＦ３の伝達関数、Ｋ _ＶはＶＣＯ４の変調感度、Ｎは逓倍率である。 例えば、発振周波数帯域を５０〜３００ＭＨｚとし、逓倍率Ｎを２〜１２８倍とした場合、ＶＣＯ４の変調感度Ｋ _Ｖは、ＬＰＦ３から供給される１Ｖの制御電圧に対して、製造上のバラツキや電圧変動の影響により、
６７．３〜４０１ＭＨｚとなってしまっている。 したがって、式（１）から分かるように、ＰＬＬのオープンループゲインＧ（ｓ）は、約３８１倍（＝（４０１／２）
／（６７．３／１２８））変動することになる。 制御理論によれば、ＰＬＬのオープンループゲインＧ（ｓ）が０ｄＢの時にその位相∠Ｇ（ｓ）が発振条件である位相遅れ（−１８０゜）からどれだけ余裕があるかを示す位相余裕は、制御系の安定のためには、４５゜以上あることが望ましい。

【００１１】ところが、上記のように、ＰＬＬのオープンループゲインＧ（ｓ）が約３８１倍も変動すると、図１２に示すボード線図において、同図（ａ）に矢印で示すように、ゲイン線図は上下に平行移動するため、０ｄ
Ｂとなる角周波数ωもこれに応じて変動することになる。 これに対して、同図（ｂ）に示すように、位相線図は変動しない。 したがって、ゲイン線図が最も下降した場合の位相余裕（図１２（１）の点ａ参照）やゲイン線図が最も上昇した場合の位相余裕（図１２（１）の点ｂ
参照）は、同図（ｂ）に示すように、４５゜より少なくなるおそれ（図１２（２）の小さい矢印参照）があり、
その場合には、ダンピングファクタが小さくなるため、
図１３に曲線ａで示すように、リンギングが発生しやすくなる。 これにより、基準クロックＣＫ _ＲがＰＬＬに供給されてから基準クロックＣＫ _Ｒに分周クロックＣＫ _Ｄ
が同期するまでの過程（ロックアップ過程）においてＶ
ＣＯ４の発振周波数が大きく変動するため、所定の発振周波数への収束が遅くなってしまう。 この基準クロックＣＫ _ＲがＰＬＬに供給されてからＶＣＯ４の発振周波数が所定の発振周波数へ収束するまでの時間をロックアップタイムという。 なお、図１３の曲線ｂは、位相余裕が充分にある場合のロックアップ過程におけるＶＣＯ４の発振周波数の収束過程を表している。 また、基準クロックＣＫ _Ｒの発振周波数が何らかの外部的原因で変動してまた元の周波数に戻るという現象が発生する場合があるが、この場合、ＰＬＬは、上記ロックアップ過程と同様の挙動を示す。 このため、上記した位相余裕が少なく、
ダンピングファクタが小さいＰＬＬにおいては、リンギングが発生しやすくなるため、ジッタが増加してしまう。

【００１２】そこで、従来では、ゲイン線図が最も下降した場合の位相余裕を充分に取るために、ＬＰＦ３を構成するコンデンサ７の容量値Ｃ _１を大きくすると共に、
ゲイン線図が最も下降した場合の位相余裕を充分に取るために、コンデンサ８の容量値Ｃ _２をコンデンサ７の容量値Ｃ _１より充分に小さくしていた。 例えば、抵抗６の抵抗値Ｒを３３ｋΩとした場合、コンデンサ７の容量値Ｃ _１は２４０ｐＦ、コンデンサ８の容量値Ｃ _２は８ｐＦ
（容量値Ｃ _１の３０分の１）としていた。 ところが、このようなＬＰＦ３を有するＰＬＬを半導体装置で構成した場合、ＬＰＦ３のチップにおける占有面積は、例えば、２４５μｍ×２４５μｍとなり、ＰＬＬ全体のチップにおける占有面積の３３．５％をも占めることになる。 そこで、従来では、例えば、特開平１０−２３３６
８２号公報（特許第２９３３１３４号公報）に開示されているように、ＶＣＯの発振周波数に応じてＬＰＦを構成するコンデンサを切り替える技術が提案されている。
しかし、この技術では、複数個のコンデンサを予め設ける必要があり、ＬＰＦのチップにおける占有面積はかえって増加してしまうという欠点がある。

【００１３】この発明は、上述の事情に鑑みてなされたもので、発振周波数帯域が広く、逓倍率変更範囲が広い場合でも、チップにおける占有面積を削減でき、ロックアップタイムを短縮でき、しかも、外乱に強くできる位相同期ループの同期方法、位相同期ループ及び該位相同期ループを備えた半導体装置を提供することを目的としている。

【００１４】

【課題を解決するための手段】上記課題を解決するために、請求項１記載の発明は、基準クロックと分周クロックとの間の位相周波数差に応じたパルス幅又はパルス数のアップクロック又はダウンクロックを出力する位相周波数比較器と、上記アップクロック又はダウンクロックに基づいて制御電流を流出又は流入するチャージポンプと、上記制御電流を平滑化して制御電圧として出力するローパスフィルタと、設定された変調感度に基づいて、
上記制御電圧に応じた発振周波数を有する内部クロックを発振する電圧制御発振器と、設定された逓倍率に基づいて、上記内部クロックを分周して上記分周クロックとして出力する分周器とを少なくとも備えた位相同期ループの同期方法に係り、上記変調感度及び上記逓倍率に基づいて、上記制御電流の値を変更することを特徴としている。

【００１５】また、請求項２記載の発明は、基準クロックと分周クロックとの間の位相周波数差に応じたパルス幅又はパルス数のアップクロック又はダウンクロックを出力する位相周波数比較器と、上記アップクロック又はダウンクロックに基づいて制御電流を流出又は流入するチャージポンプと、上記制御電流を平滑化して制御電圧として出力するローパスフィルタと、複数個の発振周波数帯域の中から選択された１個の発振周波数帯域において、上記制御電圧に応じた発振周波数を有する内部クロックを発振する電圧制御発振器と、設定された逓倍率に基づいて、上記内部クロックを分周して上記分周クロックとして出力する分周器とを少なくとも備えた位相同期ループの同期方法に係り、上記発振周波数帯域及び上記逓倍率に基づいて、上記制御電流の値を変更することを特徴としている。

【００１６】また、請求項３記載の発明は、請求項１又は２記載の位相同期ループの同期方法に係り、上記制御電流の値は、上記位相同期ループのオープンループゲインを一定の範囲内に抑えるように変更することを特徴としている。

【００１７】また、請求項４記載の発明に係る位相同期ループは、基準クロックと分周クロックとの間の位相周波数差に応じたパルス幅又はパルス数のアップクロック又はダウンクロックを出力する位相周波数比較器と、上記アップクロック又はダウンクロックに基づいて制御電流を流出又は流入するチャージポンプと、上記制御電流を平滑化して制御電圧として出力するローパスフィルタと、設定された変調感度に基づいて、上記制御電圧に応じた発振周波数を有する内部クロックを発振する電圧制御発振器と、設定された逓倍率に基づいて、上記内部クロックを分周して上記分周クロックとして出力する分周器と、上記変調感度及び上記逓倍率に基づいて、上記制御電流の値を変更する制御電流変更手段とを備えてなることを特徴としている。

【００１８】また、請求項５記載の発明に係る位相同期ループは、基準クロックと分周クロックとの間の位相周波数差に応じたパルス幅又はパルス数のアップクロック又はダウンクロックを出力する位相周波数比較器と、上記アップクロック又はダウンクロックに基づいて制御電流を流出又は流入するチャージポンプと、上記制御電流を平滑化して制御電圧として出力するローパスフィルタと、複数個の発振周波数帯域の中から選択された１個の発振周波数帯域において、上記制御電圧に応じた発振周波数を有する内部クロックを発振する電圧制御発振器と、設定された逓倍率に基づいて、上記内部クロックを分周して上記分周クロックとして出力する分周器と、上記発振周波数帯域及び上記逓倍率に基づいて、上記制御電流の値を変更する制御電流変更手段とを備えてなることを特徴としている。

【００１９】また、請求項６記載の発明は、請求項４又は５記載の位相同期ループに係り、上記制御電流変更手段は、上記位相同期ループのオープンループゲインを一定の範囲内に抑えるように上記制御電流の値を変更することを特徴としている。

【００２０】また、請求項７記載の発明は、請求項４乃至６のいずれか１に記載の位相同期ループに係り、上記チャージポンプは、それぞれ異なる値の定電流を供給する複数個の定電流源を有し、上記制御電流変更手段から供給される信号に基づいて選択された定電流源の定電流を上記制御電流として流出又は流入することを特徴としている。

【００２１】また、請求項８記載の発明は、請求項７記載の位相同期ループに係り、上記チャージポンプは、上記アップクロックに基づいて上記制御電流を流出する機能と、上記ダウンクロックに基づいて上記制御電流を流入する機能とを切り換える切換手段と、上記制御電流を流出又は流入する入出力手段とは、別個に設けられていることを特徴としている。

【００２２】また、請求項９記載の発明は、請求項７又は８記載の位相同期ループに係り、上記チャージポンプは、上記複数個の定電流源がその定電流の値が近いもの同士毎に複数のブロックに分割されると共に、各ブロック毎に、上記制御電流変更手段から供給される信号に基づいて定電流源を選択する定電流源選択手段、上記切換手段及び上記電流流出流入手段が設けられていることを特徴としている。

【００２３】また、請求項１０記載の発明に係る半導体装置は、請求項４乃至９のいずれか１に記載の位相同期ループを備えたことを特徴としている。

【００２４】

【作用】この発明の構成によれば、発振周波数帯域が広く、逓倍率変更範囲が広い場合でも、チップにおける占有面積を削減することができ、ロックアップタイムを短縮することができ、しかも、外乱に強くすることができる。

【００２５】

【発明の実施の形態】以下、図面を参照して、この発明の実施の形態について説明する。 説明は、実施例を用いて具体的に行う。 Ａ． 第１の実施例 まず、この発明の第１の実施例について説明する。 図１
は、この発明の第１の実施例であるＰＬＬの構成を示すブロック図である。 この例のＰＬＬは、位相周波数比較器１１と、デコーダ１２と、チャージポンプ１３と、Ｌ
ＰＦ１４と、ＶＣＯ１５と、分周器１６とから構成されており、半導体装置のチップ上に１個の回路ブロックとして形成されている。 この例のＰＬＬにおいては、内部クロックＣＫ _Ｉの発振周波数帯域は５０〜３００ＭＨｚ
に設定し、第１のレンジ（５０〜８０ＭＨｚ）、第２のレンジ（８０〜１２５ＭＨｚ）、第３のレンジ（１２５
〜２００ＭＨｚ）、第４のレンジ（２００〜３００ＭＨ
ｚ）の４つのレンジに分割する。 また、逓倍率Ｎは２〜
１２８倍に設定し、第１のレンジ（２〜５倍）、第２のレンジ（６〜１６倍）、第３のレンジ（１７〜４５
倍）、第４のレンジ（４６〜１２８倍）の４つのレンジに分割する。 このように、発振周波数帯域を４つのレンジに分割し、各レンジ内の最大周波数の最小周波数に対する倍率をいずれも１．５〜１．６倍程度に設定すると共に、逓倍率Ｎを４つのレンジに分割し、各レンジ内の最大逓倍率の最小逓倍率に対する倍率をいずれも２．５
〜３倍程度に設定するのは、半導体装置の製作上の便宜からである。

【００２６】位相周波数比較器１１は、半導体装置の内外から供給される基準クロックＣＫ _Ｒと分周器１６から供給される分周クロックＣＫ _Ｄとの間の位相周波数差を検出して、この位相周波数差に応じたパルス幅のアップクロック／ＵＣＫ（アクティブロー）又はダウンクロックＤＣＫ（アクティブハイ）をチャージポンプ１３に供給する。 デコーダ１２は、図示せぬＣＰＵから供給される、上記した第１〜第４のレンジのうちのいずれかのレンジを設定するための２ビットの発振周波数帯域設定データＤＴ _Ｆと、上記した２〜１２８倍の逓倍率Ｎのいずれかを設定するための７ビットの逓倍率設定データＤＴ
_Ｄとに基づいて、チャージポンプ１３の制御電流Ｉ _Ｃを定電流Ｉ _Ｃ１ 〜Ｉ _Ｃ４のいずれかに設定するための制御電流設定信号Ｓ _１ 〜Ｓ _４のいずれかを生成してチャージポンプ１３に供給する。 ここで、図２に発振周波数帯域の各レンジと、逓倍率の各レンジと、制御電流設定信号Ｓ _１ 〜Ｓ _４との関係の一例を示す。

【００２７】チャージポンプ１３は、デコーダ１２から供給される制御電流設定信号Ｓ _１ 〜Ｓ _４のいずれかに基づいて定電流Ｉ _Ｃ１ 〜Ｉ _Ｃ４のいずれかが設定され、位相周波数比較器１１から供給される位相周波数差に応じたパルス幅のアップクロック／ＵＣＫに基づいて、設定された制御電流Ｉ _Ｃを流出してＬＰＦ１４を構成するコンデンサに電荷を充電したり、位相周波数比較器１１から供給される位相周波数差に応じたパルス幅のダウンクロックＤＣＫに基づいてＬＰＦ１４から設定された制御電流Ｉ _Ｃを流入させてＬＰＦ１４を構成するコンデンサに蓄えられた電荷を放電する。 ここで、図３にチャージポンプ１３の構成の一例を示す。 この例のチャージポンプ１３は、定電流源２１ _１ 〜２１ _４及び２２ _１ 〜２２ _４
と、ＮチャネルのＭＯＳトランジスタ２３ _１ 〜２３ _４ 、
２４ _１ 〜２４ _４及び２５と、ＰチャネルのＭＯＳトランジスタ２６とから構成されている。 定電流源２１ _１及び２２ _１は、例えば、０．７８μＡの定電流Ｉ _Ｃ１をそれぞれ対応するＭＯＳトランジスタ２３ _１及び２４ _１に供給する。 定電流源２１ _２及び２２ _２は、例えば、２．３
μＡの定電流Ｉ _Ｃ２をそれぞれ対応するＭＯＳトランジスタ２３ _２及び２４ _２に供給する。 定電流源２１ _３及び２２ _３は、例えば、７．０μＡの定電流Ｉ _Ｃ３をそれぞれ対応するＭＯＳトランジスタ２３ _３及び２４ _３に供給する。 定電流源２１ _４及び２２ _４は、例えば、１６．３
μＡの定電流Ｉ _Ｃ４をそれぞれ対応するＭＯＳトランジスタ２３ _４及び２４ _４に供給する。 ＭＯＳトランジスタ２３ _１ 〜２３ _４は、それぞれ対応するアクティブハイの制御電流設定信号Ｓ _１ 〜Ｓ _４によってオンして、対応する定電流源２１ _１ 〜２１ _４から供給される定電流Ｉ _Ｃ１
〜Ｉ _Ｃ４を、アクティブローのアップクロック／ＵＣＫ
によりオンしたＭＯＳトランジスタ２６を介して制御電流Ｉ _Ｃとして流出させる。 ＭＯＳトランジスタ２４ _１ 〜
２４ _４は、それぞれ対応するアクティブハイの制御電流設定信号Ｓ _１ 〜Ｓ _４によってオンして、アクティブハイのダウンクロックＤＣＫによりオンしたＭＯＳトランジスタ２５を介して対応する定電流源２２ _１ 〜２２ _４の定電流Ｉ _Ｃ１ 〜Ｉ _Ｃ４を制御電流Ｉ _Ｃとして流入させる。

【００２８】図１に示すＬＰＦ１４は、従来の技術と同様、図１１に示すように、抵抗値Ｒを有する抵抗６と容量値Ｃ _１を有するコンデンサ７とが縦続接続され、これらと、容量値Ｃ _２を有するコンデンサ８とが並列接続されて構成された２次のループフィルタであり、チャージポンプ１３の出力端と接地との間に介挿され、制御電流Ｉ _Ｃを平滑化して制御電圧として出力する。 但し、抵抗６の抵抗値Ｒは３３ｋΩ、コンデンサ７の容量値Ｃ _１は８０ｐＦ、コンデンサ８の容量値Ｃ _２は８ｐＦ（容量値Ｃ _１の１０分の１）に設定されている。 したがって、Ｌ
ＰＦ１４のチップにおける占有面積は、例えば、１５２
μｍ×１５２μｍとなり、ＰＬＬ全体のチップにおける占有面積の１５．９％に抑えることができる。 ＶＣＯ１
５は、図示せぬＣＰＵから供給される２ビットの発振周波数帯域設定データＤＴ _Ｆに基づいて設定されたレンジの発振周波数帯域において、ＬＰＦ１４から供給される制御電圧に応じた発振周波数を有する内部クロックＣＫ
_Ｉを発振して分周器１６に供給する。 分周器１６は、図示せぬＣＰＵから供給される７ビットの逓倍率設定データＤＴ _Ｄに基づいて設定された逓倍率Ｎに基づいて、内部クロックＣＫ _Ｉを分周して分周クロックＣＫ _Ｄとして位相周波数比較器１１に供給する。

【００２９】次に、この例のＰＬＬを上記構成とした理由について説明する。 まず、この例のＰＬＬのオープンループゲインＧ（ｓ）も上記した式（１）で表されるので、発振周波数帯域が５０〜３００ＭＨｚであり、逓倍率Ｎが２〜１２８倍であるとすると、ＶＣＯ１５の変調感度Ｋ _Ｖは、ＬＰＦ１４から供給される１Ｖの制御電圧に対して、６７．３〜４０１ＭＨｚという範囲になっている。 一方、ＬＰＦ１４をそれぞれ構成する、抵抗６の抵抗値Ｒは３３ｋΩ、コンデンサ７の容量値Ｃ _１は８０
ｐＦ、コンデンサ８の容量値Ｃ _２は８ｐＦに設定されている。 したがって、このままではＰＬＬのオープンループゲインＧ（ｓ）の変動が大きく、位相余裕が小さいため、ロックアップタイムが長く、しかも、外乱に弱い。
そこで、この例においては、チャージポンプ１３の制御電流Ｉ _Ｃを発振周波数帯域設定データＤＴ _Ｆと逓倍率設定データＤＴ _Ｄとに基づいて切り換えることにより、Ｐ
ＬＬのオープンループゲインＧ（ｓ）の変動を抑えることにする。 すなわち、上記した式（１）から分かるように、ＰＬＬのオープンループゲインＧ（ｓ）は、ＶＣＯ
１５の変調感度Ｋ _Ｖ及び逓倍率Ｎが変更されることにより大幅に変動するが、ＶＣＯ１５の変調感度Ｋ _Ｖ及び逓倍率Ｎの変更分を相殺するように、すなわち、ＶＣＯ１
５の変調感度Ｋ _Ｖと逓倍率Ｎとの商（Ｋ _Ｖ ／Ｎ）の変動を相殺するようにチャージポンプ１３の制御電流Ｉ _Ｃを切り換えれば、ＰＬＬのオープンループゲインＧ（ｓ）
の変動を一定範囲内に抑えることができる。 そして、Ｐ
ＬＬのオープンループゲインＧ（ｓ）の変動を一定範囲内に抑えれば、ゲイン線図は図１２（ａ）に示すような大きな変動を示さないから、この例のように、ＬＰＦ１
４を構成するコンデンサ７の容量値Ｃ _１を小さい値に設定しても、位相余裕を充分にとることができるのである。 したがって、位相余裕が充分にとれているので、図１２に曲線ｂで示すように、ダンピングファクタが大きく、ロックアップタイムが短縮され、しかも、外乱にも強くなるので、ジッタが減少する。

【００３０】次に、上記構成のＰＬＬの動作について説明する。 まず、図示せぬＣＰＵは、例えば、第１のレンジ（５０〜８０ＭＨｚ）を設定するための２ビットの発振周波数帯域設定データＤＴ _Ｆ （「００」）をＶＣＯ１
５及びデコーダ１２に供給すると共に、例えば、第１のレンジ（２〜５倍）のうちの例えば、３倍の逓倍率Ｎを設定するための７ビットの逓倍率設定データＤＴ
_Ｄ （「００００００１」）を分周器１６及びデコーダ１
２に供給する。 これにより、デコーダ１２は、２ビットの発振周波数帯域設定データＤＴ _Ｆ （「００」）と、７
ビットの逓倍率設定データＤＴ _Ｄと（「００００００
１」）に基づいて、チャージポンプ１３の制御電流Ｉ _Ｃ
を定電流Ｉ _Ｃ２に設定するためのアクティブハイの制御電流設定信号Ｓ _２ （図２参照）を生成してチャージポンプ１３に供給する。 したがって、チャージポンプ１３において、アクティブハイの制御電流設定信号Ｓ _２によりＭＯＳトランジスタ２３ _２及び２４ _２がそれぞれオンするので、位相周波数比較器１１からアクティブローのアップクロック／ＵＣＫが供給された場合には、定電流源２１ _２から供給される定電流Ｉ _Ｃ２が、アクティブローのアップクロック／ＵＣＫによりオンしたＭＯＳトランジスタ２６を介して制御電流Ｉ _Ｃとして流出してＬＰＦ
１４を構成するコンデンサ７及び８に電荷を充電し、位相周波数比較器１１からアクティブハイのダウンクロックＤＣＫが供給された場合には、アクティブハイのダウンクロックＤＣＫによりオンしたＭＯＳトランジスタ２
５を介して定電流源２２ _２の定電流Ｉ _Ｃ２を制御電流Ｉ
_Ｃとして流入させる。 なお、これ以降のＰＬＬ各部の動作については、従来と略同様であるので、その説明を省略する。

【００３１】Ｂ． 第２の実施例 次に、この発明の第２の実施例について説明する。 図４
は、この発明の第２の実施例であるＰＬＬの構成を示すブロック図である。 この図において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。
この図に示すＰＬＬにおいては、図１に示すチャージポンプ１３に代えて、チャージポンプ３１が新たに設けられていると共に、インバータ３２及び３３が新たに設けられている。 インバータ３２は、アクティブローのアップクロック／ＵＣＫを反転してアップクロックＵＣＫとしてチャージポンプ３１に供給する。 インバータ３３
は、アクティブハイのダウンクロックＤＣＫを反転してダウンクロック／ＤＣＫとしてチャージポンプ３１に供給する。

【００３２】図５は、チャージポンプ３１の構成の一例を示す回路図である。 この図において、図３の各部に対応する部分には同一の符号を付け、その説明を省略する。 この図に示すチャージポンプ３１においては、図３
に示すＭＯＳトランジスタ２５及び２６に代えて、トランファゲート４１及び４２が新たに設けられていると共に、ＮチャネルのＭＯＳトランジスタ４３〜４５及びＰ
チャネルのＭＯＳトランジスタ４６〜４８が新たに設けられている。 トランファゲート４１は、その両端にアクティブローのアップクロック／ＵＣＫ及びアップクロックＵＣＫが印加されることによりオンして、ＭＯＳトランジスタ４４のゲートとＭＯＳトランジスタ４５のゲートとを接続する。 トランファゲート４２は、その両端にアクティブハイのダウンクロックＤＣＫ及びダウンクロック／ＤＣＫが印加されることによりオンして、ＭＯＳ
トランジスタ４７のゲートとＭＯＳトランジスタ４８のゲートとを接続する。

【００３３】ＭＯＳトランジスタ４３は、アップクロックＵＣＫが印加されることによりオンして、ＭＯＳトランジスタ４５のゲート電圧を電源電圧Ｖ _ＤＤにプルアップする。 ＭＯＳトランジスタ４４及び４５においては、
トランファゲート４１がオンすることにより、互いのゲートが接続され、ＭＯＳトランジスタ４３がオフすることにより、ＭＯＳトランジスタ４５のゲートに電源電圧Ｖ _ＤＤが印加されなくなると、ミラー効果により、アクティブハイの制御電流設定信号Ｓ _１ 〜Ｓ _４のいずれかによってオンしたＭＯＳトランジスタ２４ _１ 〜２４ _４のいずれかを介してＭＯＳトランジスタ４４に流れる定電流Ｉ _Ｃ１ 〜Ｉ _Ｃ４のいずれかと略等しい電流がＭＯＳトランジスタ４５に流れ、その電流が制御電流Ｉ _Ｃとして流出される。

【００３４】ＭＯＳトランジスタ４６は、ダウンクロック／ＤＣＫが印加されることによりオンして、ＭＯＳトランジスタ４８のゲート電圧を接地にプルダウンする。
ＭＯＳトランジスタ４７及び４８においては、トランファゲート４２がオンすることにより、互いのゲートが接続されると共に、ＭＯＳトランジスタ４６がオフすることにより、ＭＯＳトランジスタ４８のゲートが接地されなくなると、ミラー効果により、アクティブハイの制御電流設定信号Ｓ _１ 〜Ｓ _４のいずれかによってオンしたＭ
ＯＳトランジスタ２３ _１ 〜２３ _４のいずれかを介してＭ
ＯＳトランジスタ４７に流れる定電流Ｉ _Ｃ１ 〜Ｉ _Ｃ４のいずれかと略等しい電流が制御電流Ｉ _ＣとしてＭＯＳトランジスタ４８に流入される。

【００３５】次に、上記構成のＰＬＬの動作について説明する。 まず、図示せぬＣＰＵは、例えば、第２のレンジ（８０〜１２５ＭＨｚ）を設定するための２ビットの発振周波数帯域設定データＤＴ _Ｆ （「０１」）をＶＣＯ
１５及びデコーダ１２に供給すると共に、例えば、第３
のレンジ（１７〜４５倍）のうちの例えば、４０倍の逓倍率Ｎを設定するための７ビットの逓倍率設定データＤ
Ｔ _Ｄ （「１００１１１」）を分周器１６及びデコーダ１
２に供給する。 これにより、デコーダ１２は、２ビットの発振周波数帯域設定データＤＴ _Ｆ （「０１」）と、７
ビットの逓倍率設定データＤＴ _Ｄと（「１００１１
１」）に基づいて、チャージポンプ３１の制御電流Ｉ _Ｃ
を定電流Ｉ _Ｃ３に設定するためのアクティブハイの制御電流設定信号Ｓ _３ （図２参照）を生成してチャージポンプ３１に供給する。 したがって、チャージポンプ３１において、アクティブハイの制御電流設定信号Ｓ _３によりＭＯＳトランジスタ２３ _３及び２４ _３がそれぞれオンする。 これにより、位相周波数比較器１１からアクティブローのアップクロック／ＵＣＫが供給されると共に、インバータ３２からアップクロックＵＣＫが供給された場合には、トランファゲート４１がオンしてＭＯＳトランジスタ４４及び４５の互いのゲートが接続されると共に、ＭＯＳトランジスタ４３がオフしてＭＯＳトランジスタ４５のゲートに電源電圧Ｖ _ＤＤが印加されなくなる。 したがって、ミラー効果により、アクティブハイの制御電流設定信号Ｓ _３によってオンしたＭＯＳトランジスタ２４ _３を介してＭＯＳトランジスタ４４に流れる定電流Ｉ _Ｃ３と略等しい電流がＭＯＳトランジスタ４５に流れ、その電流が制御電流Ｉ _Ｃとして流出してＬＰＦ１
４を構成するコンデンサ７及び８に電荷を充電する。 これに対し、位相周波数比較器１１からアクティブハイのダウンクロックＤＣＫが供給されると共に、インバータ３３からダウンクロック／ＤＣＫが供給された場合には、トランファゲート４２がオンしてＭＯＳトランジスタ４７及び４８の互いのゲートが接続されると共に、Ｍ
ＯＳトランジスタ４６がオフしてＭＯＳトランジスタ４
８のゲートが接地されなくなる。 したがって、ミラー効果により、アクティブハイの制御電流設定信号Ｓ _３によってオンしたＭＯＳトランジスタ２３ _３を介してＭＯＳ
トランジスタ４７に流れる定電流Ｉ _Ｃ３と略等しい電流が制御電流Ｉ _ＣとしてＭＯＳトランジスタ４８に流入される。 なお、これ以降のＰＬＬ各部の動作については、
従来と略同様であるので、その説明を省略する。

【００３６】このように、この例の構成によれば、上記した第１の実施例で得られる効果の他、アップクロック／ＵＣＫ又はダウンクロックＤＣＫが供給された際のノイズの発生防止という効果が得られる。 というのは、図３に示すチャージポンプ１３においては、ＭＯＳトランジスタ２５及び２６がスイッチングトランジスタと出力トランジスタの両方を兼ねているため、アップクロック／ＵＣＫ又はダウンクロックＤＣＫが供給されることによりＭＯＳトランジスタ２５又は２６がオンする際に、
ＭＯＳトランジスタ２５及び２６それぞれの寄生容量に起因するノイズが発生しやすい。 これに対し、この例のＰＬＬにおいては、出力トランジスタであるＭＯＳトランジスタ４５及び４８は、それぞれドレインに電源電圧Ｖ _ＤＤが印加されたり、接地されているので、トランスファゲート４１又は４２がオンしても、ＭＯＳトランジスタ４５又は４８のそれぞれドレインの電位は一定しており、ノイズが発生しにくい。

【００３７】Ｃ． 第３の実施例 次に、この発明の第３の実施例について説明する。 図６
は、この発明の第３の実施例であるＰＬＬの構成を示すブロック図である。 この図において、図１の各部に対応する部分には同一の符号を付け、その説明を省略する。
この図に示すＰＬＬにおいては、図１に示すチャージポンプ１３に代えて、チャージポンプ５１が新たに設けられている。 図７は、チャージポンプ５１の構成の一例を示す回路図である。 この図において、図３の各部に対応する部分には同一の符号を付け、その説明を省略する。
この図に示すチャージポンプ５１においては、図３に示すＭＯＳトランジスタ２５及び２６に代えて、ＮチャネルのＭＯＳトランジスタ５２ _１及び５２ _２と、ＰチャネルのＭＯＳトランジスタ５３ _１及び５３ _２とが新たに設けられていると共に、定電流Ｉ _Ｃ１及びＩ _Ｃ２が流出又は流入されるブロックと、定電流Ｉ _Ｃ３及びＩ _Ｃ４が流出又は流入されるブロックとに分割されている。 ＭＯＳ
トランジスタ２３ _１及び２３ _２は、それぞれ対応するアクティブハイの制御電流設定信号Ｓ _１及びＳ _２によってオンして、対応する定電流源２１ _１及び２１ _２から供給される定電流Ｉ _Ｃ１及びＩ _Ｃ２を、アクティブローのアップクロック／ＵＣＫによりオンしたＭＯＳトランジスタ５２ _１を介して制御電流Ｉ _Ｃとして流出させる。 同様に、ＭＯＳトランジスタ２３ _３及び２３ _４は、それぞれ対応するアクティブハイの制御電流設定信号Ｓ _３及びＳ
_４によってオンして、対応する定電流源２１ _３及び２１
_４から供給される定電流Ｉ _Ｃ３及びＩ _Ｃ４を、アクティブローのアップクロック／ＵＣＫによりオンしたＭＯＳ
トランジスタ５２ _２を介して制御電流Ｉ _Ｃとして流出させる。 また、ＭＯＳトランジスタ２４ _１及び２４ _２は、
それぞれ対応するアクティブハイの制御電流設定信号Ｓ
_１及びＳ _２によってオンして、アクティブハイのダウンクロックＤＣＫによりオンしたＭＯＳトランジスタ５３
_１を介して対応する定電流源２２ _１及び２２ _２の定電流Ｉ _Ｃ１及びＩ _Ｃ２を制御電流Ｉ _Ｃとして流入させる。 同様に、ＭＯＳトランジスタ２４ _３及び２４ _４は、それぞれ対応するアクティブハイの制御電流設定信号Ｓ _３及びＳ _４によってオンして、アクティブハイのダウンクロックＤＣＫによりオンしたＭＯＳトランジスタ５３ _２を介して対応する定電流源２２ _３及び２２ _４の定電流Ｉ _Ｃ３
及びＩ _Ｃ４を制御電流Ｉ _Ｃとして流入させる。 なお、Ｐ
ＬＬ各部の動作については、上記した第１の実施例と略同様であるので、その説明を省略する。

【００３８】このように、この例の構成によれば、上記した第１の実施例で得られる効果の他、回路特性の最適化という効果が得られる。 というのは、図３から分かるように、ＭＯＳトランジスタ２５及び２６には、制御電流Ｉ _Ｃとして定電流Ｉ _Ｃ１ 〜Ｉ _Ｃ４が流れることになるが、定電流Ｉ _Ｃ４ （１６．３μＡ）は定電流Ｉ
_Ｃ１ （０．７８μＡ）の２０倍以上もあるため、そのような広範囲の電流をＭＯＳトランジスタ２５及び２６に流そうすると回路特性を多少犠牲にする必要がある。 これに対し、この例のＰＬＬにおいては、定電流Ｉ _Ｃ１及びＩ _Ｃ２が流出又は流入されるブロックと、定電流Ｉ
_Ｃ３及びＩ _Ｃ４が流出又は流入されるブロックとに分割されており、ＭＯＳトランジスタ５２ _１及び５３ _１に流れる制御電流Ｉ _Ｃは、定電流Ｉ _Ｃ１ （０．７８μＡ）と定電流Ｉ _Ｃ２ （２．３μＡ）であり、ＭＯＳトランジスタ５２ _２及び５３ _２に流れる制御電流Ｉ _Ｃは、定電流Ｉ
_Ｃ３ （７．０μＡ）と定電流Ｉ _Ｃ４ （１６．３μＡ）であり、電流の範囲は２〜３倍程度である。 このように２
〜３倍程度の電流を流すＭＯＳトランジスタ５２ _１及び５３ _１並びに５２ _１及び５３ _１を作製することは比較的容易であるから、回路特性を最適化することができるのである。

【００３９】Ｄ． 第４の実施例 次に、この発明の第４の実施例について説明する。 図８
は、この発明の第４の実施例であるＰＬＬの構成を示すブロック図である。 この図において、図４の各部に対応する部分には同一の符号を付け、その説明を省略する。
この図に示すＰＬＬにおいては、図４に示すチャージポンプ３１に代えて、チャージポンプ６１が新たに設けられている。 図９は、チャージポンプ６１の構成の一例を示す回路図である。 この図において、図５の各部に対応する部分には同一の符号を付け、その説明を省略する。
この図に示すチャージポンプ６１においては、図５に示すトランスファゲート４１及び４２、ＭＯＳトランジスタ４３〜４８に代えて、トランスファゲート７１ _１ 、７
１ _２ 、７２ _１及び７２ _２と、ＮチャネルのＭＯＳトランジスタ７３ _１ 、７３ _２ 、７４ _１ 、７４ _２ 、７５ _１及び７
５ _２と、ＰチャネルのＭＯＳトランジスタ７６ _１ 、７６
_２ 、７７ _１ 、７７ _２ 、７８ _１及び７８ _２とが新たに設けられていると共に、定電流Ｉ _Ｃ１及びＩ _Ｃ２が流出又は流入されるブロックと、定電流Ｉ _Ｃ３及びＩ _Ｃ４が流出又は流入されるブロックとに分割されている。

【００４０】トランファゲート７１ _１は、その両端にアクティブローのアップクロック／ＵＣＫ及びアップクロックＵＣＫが印加されることによりオンして、ＭＯＳトランジスタ７４ _１のゲートとＭＯＳトランジスタ７５ _１
のゲートとを接続する。 同様に、トランファゲート７１
_２は、その両端にアクティブローのアップクロック／Ｕ
ＣＫ及びアップクロックＵＣＫが印加されることによりオンして、ＭＯＳトランジスタ７４ _２のゲートとＭＯＳ
トランジスタ７５ _２のゲートとを接続する。 また、トランファゲート７２ _１は、その両端にアクティブハイのダウンクロックＤＣＫ及びダウンクロック／ＤＣＫが印加されることによりオンして、ＭＯＳトランジスタ７７ _１
のゲートとＭＯＳトランジスタ７８ _１のゲートとを接続する。 同様に、トランファゲート７２ _２は、その両端にアクティブハイのダウンクロックＤＣＫ及びダウンクロック／ＤＣＫが印加されることによりオンして、ＭＯＳ
トランジスタ７７ _２のゲートとＭＯＳトランジスタ７８
_２のゲートとを接続する。

【００４１】ＭＯＳトランジスタ７３ _１は、アップクロックＵＣＫが印加されることによりオンして、ＭＯＳトランジスタ７５ _１のゲート電圧を電源電圧Ｖ _ＤＤにプルアップする。 ＭＯＳトランジスタ７４ _１及び７５ _１においては、トランファゲート７１ _１がオンすることにより、互いのゲートが接続され、ＭＯＳトランジスタ７３
_１がオフすることにより、ＭＯＳトランジスタ７５ _１のゲートに電源電圧Ｖ _ＤＤが印加されなくなると、ミラー効果により、アクティブハイの制御電流設定信号Ｓ _１又はＳ _２のいずれかによってオンしたＭＯＳトランジスタ２４ _１又は２４ _２のいずれかを介してＭＯＳトランジスタ７４ _１に流れる定電流Ｉ _Ｃ１又はＩ _Ｃ２のいずれかと略等しい電流がＭＯＳトランジスタ７５ _１に流れ、その電流が制御電流Ｉ _Ｃとして流出される。

【００４２】ＭＯＳトランジスタ７３ _２は、アップクロックＵＣＫが印加されることによりオンして、ＭＯＳトランジスタ７５ _２のゲート電圧を電源電圧Ｖ _ＤＤにプルアップする。 ＭＯＳトランジスタ７４ _２及び７５ _２においては、トランファゲート７１ _２がオンすることにより、互いのゲートが接続され、ＭＯＳトランジスタ７３
_２がオフすることにより、ＭＯＳトランジスタ７５ _２のゲートに電源電圧Ｖ _ＤＤが印加されなくなると、ミラー効果により、アクティブハイの制御電流設定信号Ｓ _３又はＳ _４のいずれかによってオンしたＭＯＳトランジスタ２４ _３又は２４ _４のいずれかを介してＭＯＳトランジスタ７４ _２に流れる定電流Ｉ _Ｃ３又はＩ _Ｃ４のいずれかと略等しい電流がＭＯＳトランジスタ７５ _２に流れ、その電流が制御電流Ｉ _Ｃとして流出される。

【００４３】ＭＯＳトランジスタ７６ _１は、ダウンクロック／ＤＣＫが印加されることによりオンして、ＭＯＳ
トランジスタ７８ _１のゲート電圧を接地にプルダウンする。 ＭＯＳトランジスタ７７ _１及び７８ _１においては、
トランファゲート７２ _１がオンすることにより、互いのゲートが接続されると共に、ＭＯＳトランジスタ７６ _１
がオフすることにより、ＭＯＳトランジスタ７８ _１のゲートが接地されなくなると、ミラー効果により、アクティブハイの制御電流設定信号Ｓ _１又はＳ _２のいずれかによってオンしたＭＯＳトランジスタ２３ _１又は２３ _２のいずれかを介してＭＯＳトランジスタ７７ _１に流れる定電流Ｉ _Ｃ１又はＩ _Ｃ２のいずれかと略等しい電流が制御電流Ｉ _ＣとしてＭＯＳトランジスタ７８ _１に流入される。

【００４４】ＭＯＳトランジスタ７６ _２は、ダウンクロック／ＤＣＫが印加されることによりオンして、ＭＯＳ
トランジスタ７８ _２のゲート電圧を接地にプルダウンする。 ＭＯＳトランジスタ７７ _２及び７８ _２においては、
トランファゲート７２ _２がオンすることにより、互いのゲートが接続されると共に、ＭＯＳトランジスタ７６ _２
がオフすることにより、ＭＯＳトランジスタ７８ _２のゲートが接地されなくなると、ミラー効果により、アクティブハイの制御電流設定信号Ｓ _３又はＳ _４のいずれかによってオンしたＭＯＳトランジスタ２３ _３又は２３ _４のいずれかを介してＭＯＳトランジスタ７７ _２に流れる定電流Ｉ _Ｃ３又はＩ _Ｃ４のいずれかと略等しい電流が制御電流Ｉ _ＣとしてＭＯＳトランジスタ７８ _２に流入される。 なお、ＰＬＬ各部の動作については、上記した第２
の実施例と略同様であるので、その説明を省略する。

【００４５】このように、この例の構成によれば、上記した第２の実施例で得られる効果の他、回路特性の最適化及び回路の誤動作防止という効果が得られる。 というのは、図５から分かるように、ＭＯＳトランジスタ４４
及び４７には、制御電流Ｉ _Ｃとして定電流Ｉ _Ｃ１ 〜Ｉ
_Ｃ４が流れることになるが、定電流Ｉ _Ｃ４ （１６．３μ
Ａ）は定電流Ｉ _Ｃ１ （０．７８μＡ）の２０倍以上もあるため、そのような広範囲の電流をＭＯＳトランジスタ４４及び４７に流そうすると回路特性を多少犠牲にする必要がある。 また、そのような広範囲の電流をＭＯＳトランジスタ４４及び４７に流した場合、ＭＯＳトランジスタ４４及び４７のゲート・ソース間電圧Ｖ _ＧＳが大きく変動するため、ＭＯＳトランジスタ４４及び４７が不飽和状態となり、充分にミラー効果が得られない場合がある。 これにより、ＭＯＳトランジスタ４５及び４８には、ＭＯＳトランジスタ４４及び４７に流れる電流と略等しい電流が流れなくなり、回路が正常に動作しないおそれがある。 これに対し、この例のＰＬＬにおいては、
定電流Ｉ _Ｃ１及びＩ _Ｃ２が流出又は流入されるブロックと、定電流Ｉ _Ｃ３及びＩ _Ｃ４が流出又は流入されるブロックとに分割されており、ＭＯＳトランジスタ７４ _１及び７７ _１に流れる制御電流Ｉ _Ｃは、定電流Ｉ _Ｃ１ （０．
７８μＡ）と定電流Ｉ _Ｃ２ （２．３μＡ）であり、ＭＯ
Ｓトランジスタ７４ _２及び７７ _２に流れる制御電流Ｉ _Ｃ
は、定電流Ｉ _Ｃ３ （７．０μＡ）と定電流Ｉ _Ｃ４ （１
６．３μＡ）であり、電流の範囲は２〜３倍程度である。 このように２〜３倍程度の電流を流すＭＯＳトランジスタ７４ _１及び７７ _１並びに７４ _１及び７７ _１を作製することは比較的容易であるから、回路特性を最適化することができる。 また、ＭＯＳトランジスタ７４ _１及び７７ _１並びに７４ _１及び７７ _１に流れる電流は２〜３倍程度変動するだけであるから、ＭＯＳトランジスタ７４
_１及び７７ _１並びに７４ _１及び７７ _１のゲート・ソース間電圧Ｖ _ＧＳの変動は小さいため、ＭＯＳトランジスタ７４ _１及び７７ _１並びに７４ _１及び７７ _１が不飽和状態となることはなく、充分にミラー効果が得られる。 したがって、ＭＯＳトランジスタ７５ _１及び７８ _１並びに７
５ _１及び７８ _１には、ＭＯＳトランジスタ７４ _１及び７
７ _１並びに７４ _１及び７７ _１に流れる電流と略等しい電流が流れ、回路が誤動作するおそれはない。

【００４６】以上、この発明の実施例を図面を参照して詳述してきたが、具体的な構成はこの実施例に限られるものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。 例えば、上述の各実施例においては、この発明を位相周波数比較器と、チャージポンプと、ＬＰＦと、ＶＣＯと、分周器とにより構成されるＰＬＬに適用する例を示したが、これに限定されず、この発明は、分周器の前段に前置分周器（プリスケーラ）が設けられた固定プリスケーラ方式のＰＬＬや、前置分周器及びスワロカウンタが設けられたパルススワロ方式のＰＬＬなど、少なくとも位相周波数比較器と、チャージポンプと、ＬＰＦと、ＶＣＯと、分周器とを有しているＰＬＬならば、どのような方式のＰ
ＬＬにも適用することができる。 また、上述の各実施例においては、位相周波数比較器１１は、基準クロックＣ
Ｋ _Ｒと分周器１６から供給される分周クロックＣＫ _Ｄとの間の位相周波数差を検出して、この位相周波数差に応じたパルス幅のアップクロック／ＵＣＫ（アクティブロー）又はダウンクロックＤＣＫ（アクティブハイ）をチャージポンプに供給する例を示したが、これに限定されず、アップクロック及びダウンクロックの論理はいずれでも良い。 また、位相周波数比較器１１は、位相周波数差に応じたパルス数のアップクロック又はダウンクロックをチャージポンプに供給するように構成しても良い。
また、上述の各実施例においては、デコーダ１２は、２
ビットの発振周波数帯域設定データＤＴ _Ｆと、７ビットの逓倍率設定データＤＴ _Ｄとに基づいて、制御電流設定信号Ｓ _１ 〜Ｓ _４のいずれかを生成してチャージポンプに供給する例を示したが、これに限定されない。 要するに、上記した式（１）から分かるように、ＶＣＯ１５の変調感度Ｋ _Ｖと逓倍率Ｎとが変更されても、ＬＰＦ１４
の伝達関数Ｆ（ｓ）を変更することなく、ＰＬＬのオープンループゲインＧ（ｓ）の変動を一定の範囲内に抑えることができれば良い。 したがって、ＶＣＯ１５がその変調感度Ｋ _Ｖを直接変更することができる構成を有する場合には、デコーダ１２は、図示せぬＣＰＵから供給される変調感度Ｋ _Ｖの値と、逓倍率設定データＤＴ _Ｄとに基づいて、制御電流設定信号Ｓ _１ 〜Ｓ _４のいずれかを生成してチャージポンプに供給するように構成しても良い。

【００４７】また、上述の各実施例においては、ＬＰＦ
３は、図１１に示すように、抵抗値Ｒを有する抵抗６と容量値Ｃ _１を有するコンデンサ７とが縦続接続され、これらと、容量値Ｃ _２を有するコンデンサ８とが並列接続されて構成された２次のループフィルタである例を示したが、これに限定されず、ＬＰＦ３は、チャージポンプから流出又は流入される制御電流Ｉ _Ｃを平滑化して制御電圧としてＶＣＯ１５に供給することができる構成であればどのようなものでも良い。 また、上述の各実施例においては、制御電流設定信号Ｓ _１ 〜Ｓ _４は、ＶＣＯ１５
の発振周波数帯域の第１〜第４のレンジと、分周器１６
の逓倍率Ｎの第１〜第４のレンジと、図２に示す関係を有する例を示したが、ＶＣＯ１５の発振周波数帯域のレンジ数や周波数の値、分周器１６の逓倍率Ｎの値やレンジ数がこれに限定されないことはいうまでもない。 また、この例のＰＬＬは、広い発振周波数帯域及び広い逓倍率変更範囲を有しているので、従来の技術で説明した半導体装置の論理設計時の回路ブロックとして用いることはもちろんできるが、発振周波数帯域設定データＤＴ
_Ｆと逓倍率設定データＤＴ _Ｄとに基づいて内部クロックＣＫ _Ｉの周波数を変更することができるので、上記用途以外にも様々な用途に適用することができる。 この例のＰＬＬは、例えば、通信機器等に搭載した場合、他の通信機器からの送信を待機している状態において、必要最小限の回路だけを動作させて消費電力を削減するために、ＣＰＵの動作クロックの周波数が低速化されるのに応じて、内部クロックＣＫ _Ｉの周波数を低速化する用途にも適用することができる。

【００４８】

【発明の効果】以上説明したように、この発明の構成によれば、電圧制御発振器の変調感度又は発振周波数帯域及び逓倍率に基づいて、チャージポンプから流出又は流入される制御電流の値を変更するように構成したので、
発振周波数帯域が広く、逓倍率変更範囲が広い場合でも、チップにおける占有面積を削減することができ、ロックアップタイムを短縮することができ、しかも、外乱に強くすることができる。 また、この発明の別の構成によれば、チャージポンプは、切換手段と入出力手段とが別個に設けられているので、アップクロック又はダウンクロックが供給された際にノイズが発生しにくい。 また、この発明の別の構成によれば、チャージポンプは、
定電流源がその定電流の値が近いもの同士毎に複数のブロックに分割されると共に、各ブロック毎に、定電流源選択手段、切換手段及び電流流出流入手段が設けられているので、回路特性を最適化することができる。 また、
この発明の別の構成によれば、チャージポンプは、定電流源がその定電流の値が近いもの同士毎に複数のブロックに分割されると共に、各ブロック毎に、定電流源選択手段、切換手段及び電流流出流入手段が設けられ、さらに、各ブロック毎に、切換手段と入出力手段とが別個に設けられているので、回路の誤動作を防止することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例であるＰＬＬの構成を示すブロック図である。

【図２】発振周波数帯域の各レンジと、逓倍率Ｎの各レンジと、制御電流設定信号Ｓ _１ 〜Ｓ _４との関係の一例を示す図である。

【図３】同ＰＬＬを構成するチャージポンプの構成の一例を示す回路図である。

【図４】この発明の第２の実施例であるＰＬＬの構成を示すブロック図である。

【図５】同ＰＬＬを構成するチャージポンプの構成の一例を示す回路図である。

【図６】この発明の第３の実施例であるＰＬＬの構成を示すブロック図である。

【図７】同ＰＬＬを構成するチャージポンプの構成の一例を示す回路図である。

【図８】この発明の第４の実施例であるＰＬＬの構成を示すブロック図である。

【図９】同ＰＬＬを構成するチャージポンプの構成の一例を示す回路図である。

【図１０】従来のＰＬＬの構成例を示すブロック図である。

【図１１】同ＰＬＬを構成するＬＰＦの構成の一例を示す回路図である。

【図１２】従来の技術の不都合点を説明するためのボード線図であり、（ａ）はゲイン線図、（ｂ）は位相線図である。

【図１３】ＰＬＬのロックアップ過程におけるＶＣＯの発振周波数の時間的変動の一例を示す波形図である。

【符号の説明】

１１ 位相周波数比較器 １２ デコーダ（制御電流変更手段） １３，３１，５１，６１ チャージポンプ １４ ＬＰＦ １５ ＶＣＯ １６ 分周器 ２１ _１ 〜２１ _４ ，２２ _１ 〜２２ _４定電流源 ２３ _１ 〜２３ _４ ，２４ _１ 〜２４ _４ ＭＯＳトランジスタ（定電流源選択手段） ２５，２６，５２ _１ ，５２ _２ ，５３ _１ ，５３ _２ ＭＯＳ
トランジスタ（切換手段、入出力手段） ４１，４２，７１ _１ ，７１ _２ ，７２ _１ ，７２ _２トランスファゲート（切換手段） ４３，４６，７３ _１ ，７３ _２ ，７６ _１ ，７６ _２ ＭＯＳ
トランジスタ（切換手段） ４４，４５，４７，４８，７４ _１ ，７４ _２ ，７５ _１ ，７
５ _２ ，７７ _１ ，７７ _２ ，７８ _１ ，７８ _２ ＭＯＳトランジスタ（入出力手段）