【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は携帯電話等の通信機器に好適な位相同期ループ及びそれを有する周波数シンセサイザに関し、特に、動作の安定性の向上を図った位相同期ループ及びそれを有する周波数シンセサイザに関する。

【０００２】

【従来の技術】従来、周波数シンセサイザには、位相同期ループ（ＰＬＬ：Phase Rock Loop）が組み込まれている。 図５は従来のＰＬＬの構成を示すブロック図である。

【０００３】従来のＰＬＬには、電圧制御発振器（ＶＣ
Ｏ）１０４及びこのＶＣＯ１０４の出力信号を分周する分周器１０５が設けられている。 また、分周器１０５からの分周信号の位相と基準信号の位相とを比較する位相比較器１０１、位相比較器１０１により検出された位相差を電流に変換するチャージポンプ１０２及び所定の周波数の信号のみを取り出してＶＣＯ１０４に出力するループフィルタ１０３が設けられている。

【０００４】ループフィルタ１０３には、チャージポンプ１０２−ＶＣＯ１０４間の信号線と接地との間に接続され容量値がＣ１のコンデンサ並びにこのコンデンサと並列に前記信号線と接地との間に相互に直列に接続された容量値がＣ２のコンデンサ及び抵抗値がＲの抵抗素子が設けられている。

【０００５】なお、この従来のＰＬＬにおいては、ＶＣ
Ｏ１０４の変調感度Ｋｖ（Ｈｚ／Ｖ）、チャージポンプ１０２の位相差−電流変換利得Ｋｐ（ｍＡ／ｒａｄ）が固定値である。 従って、ユニティーゲイン角周波数（ω
ｐ）及び位相余裕（θｐ）を決定して、ループフィルタのフィルタ定数を決定する。

【０００６】なお、ユニティーゲイン角周波数（ωｐ）
はオープンループ利得が１（０ｄＢ）になるときの角周波数であり、位相余裕は角周波数（ωｐ）のときの位相である。

【０００７】ＰＬＬの安定度を決めるパラメータはユニティーゲイン角周波数（ωｐ）及び位相余裕であり、Ｐ
ＬＬの伝達特性は以下のようにして求められる。

【０００８】オープンループ利得Ｈ（ｓ）及びクローズループ利得Ａ（ｓ）は、夫々下記数式１及び２で表される。

【０００９】

【数１】

【００１０】

【数２】

【００１１】ループフィルタ１０３の伝達関数Ｆ（ｓ）
は、下記数式３で表される。

【００１２】

【数３】

【００１３】但し、τ１、τ２及びτ３は、夫々下記数式４乃至６で定義される。

【００１４】

【数４】

【００１５】

【数５】

【００１６】

【数６】

【００１７】従って、数式２及び３から下記数式７が導かれる。

【００１８】

【数７】

【００１９】但し、Ｋは、下記数式８で定義される。

【００２０】

【数８】

【００２１】従って、角周波数をωとすると、オープンループ利得は下記数式９で求められる。

【００２２】

【数９】

【００２３】また、この時のオープンループ位相θ(ｊ
・ω）は下記数式１０で表される。

【００２４】

【数１０】

【００２５】

【発明が解決しようとする課題】しかしながら、従来のＰＬＬにおいては、分周器１０５のＮ値が変化しても、
ループフィルタ１０３のフィルタ定数、ＶＣＯ１０４の変調感度及びチャージポンプ１０２の利得Ｋｐは変わらないため、ＰＬＬの伝達特性が変化してしまい、ユニティーゲイン角周波数及び位相余裕が変動してしまう。 このため、ＰＬＬの安定性が悪化するという問題点がある。

【００２６】図６は横軸に周波数をとり、縦軸にオープン利得及び位相をとって周波数とオープン利得及び位相との関係を示すグラフ図である。 なお、図６においては、一番下の曲線が位相を示し、他の２本の曲線がオープン利得を示す。

【００２７】例えば、ユニティーゲイン角周波数がωｐ
１のときの分周数をＮとし、分周数を２倍（２×Ｎ）に変更すると、数式２に示すように、オープンループ利得Ａ（ｓ）は１／２になる。 この結果、図６に示すように、ユニティーゲイン角周波数はωｐ１からその１／２
のωｐ２へ切り替わる。

【００２８】一方、位相余裕は、数式１０に示すように、ループフィルタ１０３のフィルタ定数のみで決定されるので、分周数が変更する前のＮ値からユニティーゲイン角周波数の時に最大になるようにフィルタ定数を決定している。 従って、分周数Ｎが２倍になると、図６に示すように、位相余裕はθｐ１からθｐ２に低下する。

【００２９】このように、従来のＰＬＬでは、条件（Ｋ
ｖ、Ｋｐ及びＦ（ｓ））が一定であるので、分周数Ｎ値を２倍に変更すると、ユニティーゲイン角周波数（ω
ｐ）は１／２になり、位相余裕（θｐ）は小さくなる。
位相余裕（θｐ）が小さくなることは、ダンピングが大きくなってＰＬＬの動作が不安定になることを示している。

【００３０】本発明はかかる問題点に鑑みてなされたものであって、分周器の分周数が変化しても安定した動作を確保することができる位相同期ループ及びそれを有する周波数シンセサイザを提供することを目的とする。

【００３１】

【課題を解決するための手段】本発明に係る位相同期ループは、発振器と、この発振器の出力信号を分周する分周器と、この分周器からの分周信号の位相と基準信号の位相とを比較する位相比較器と、この位相比較器により検出された位相差を電流に変換するチャージポンプと、
このチャージポンプの出力信号を積分し所定の周波数の信号のみを取り出して前記発振器に負帰還するフィルタと、前記分周器による分周数に関連づけて前記チャージポンプの前記位相差を電流に変換する際の利得を制御する制御手段と、を有することを特徴とする。

【００３２】本発明においては、制御手段によりチャージポンプポンプの位相差を電流に変換する際の利得が分周器の分周数と連動して自動的に設定されるので、分周数が変化しても、オープンループ利得及び位相余裕は変動せず、伝達特性が一定に保たれる。 従って、本発明のＰＬＬは常に安定状態に維持される。

【００３３】なお、前記制御手段は、各分周数について設定された出力電圧を記憶するメモリと、前記分周器に設定される分周数に関連づけて前記メモリ内のアドレスを指定するラッチ回路と、前記メモリの出力信号に基づいて前記チャージポンプの前記位相差を電流に変換する際の利得を決定する制御回路と、を有してもよく、前記分周器に設定される分周数に関連づけて選択信号を出力する選択回路と、スイッチング素子を内蔵し前記選択回路の出力信号により前記スイッチング素子のオン／オフを切替えて前記チャージポンプの前記位相差を電流に変換する際の利得を決定する制御回路と、を有してもよい。

【００３４】また、前記制御回路は、前記分周器に設定される分周数の種類と同数のスイッチング素子と、夫々前記各スイッチング素子に接続された抵抗素子と、を有することができる。 更に、前記スイッチング素子は、電界効果トランジスタを有してもよい。

【００３５】本発明に係る周波数シンセサイザは、上記いずれかの位相同期ループを有することを特徴とする。

【００３６】

【発明の実施の形態】以下、本発明の実施例に係る位相同期ループ（ＰＬＬ）について、添付の図面を参照して具体的に説明する。 図１は本発明の第１の実施例に係るＰＬＬの構成を示すブロック図である。

【００３７】第１の実施例には、ＶＣＯ４及びこのＶＣ
Ｏ４の出力信号を分周する分周器５が設けられている。
また、分周器５からの分周信号の位相と基準信号の位相とを比較する位相比較器１、位相比較器１により検出された位相差を誤差出力として電流に変換するチャージポンプ２及びこのチャージポンプ２の出力信号を積分し所定の周波数の信号のみを取り出してＶＣＯ４に負帰還するループフィルタ３が設けられている。

【００３８】また、第１の実施例には、分周器５に設定されるＮ値のデータをラッチするＮ値データラッチ回路６が設けられている。 更に、Ｎ値データラッチ回路６からの出力信号に関連づけて設定されたチャージポンプ２
の位相差を電流に変換する際の利得（以下、「位相差−
電流変換利得」という）Ｋｐ（ｍＡ／ｒａｄ）を得るための電圧値ＶＣが格納されたメモリ７が設けられている。 例えば、ある分周数（ＮＲ）を基準として、各分周数Ｎ値に対して位相差−電流変換利得Ｋｐが（Ｎ／Ｎ
Ｒ）倍になる電圧値（ＶＣ）がメモリ７に格納されている。

【００３９】更にまた、メモリ７の選択されたアドレスに格納されたデータに基づいてチャージポンプ２の位相差−電流変換利得を制御するチャージポンプ電流制御回路８が設けられている。

【００４０】図２は第１の実施例におけるチャージポンプ２及びチャージポンプ電流制御回路８の構成を示す回路図である。

【００４１】チャージポンプ電流制御回路８には、メモリ７に接続された抵抗１１及びこの抵抗１１と接地との間にソース・ドレインが接続されたＮチャネルＭＯＳトランジスタ１２が設けられている。 トランジスタ１２のゲートはそのドレインに接続されている。 ゲートがトランジスタ１２のゲートに接続されソースが接地に接続されたＮチャネルＭＯＳトランジスタ１３が設けられている。

【００４２】また、ソースに電源電位ＶＤＤが供給されるＰチャネルＭＯＳトランジスタ１４、１５及び１７が設けられている。 トランジスタ１３のドレイン、トランジスタ１４のドレイン及びゲート、トランジスタ１５のドレイン及びゲート並びにトランジスタ１７のゲートは共通接続されている。

【００４３】更に、ソースが接地に接続されたＮチャネルＭＯＳトランジスタ１６及び２０が設けられている。
トランジスタ１６のドレイン及びゲート並びにトランジスタ２０のゲートはトランジスタ１５のドレイン等に接続されている。

【００４４】一方、チャージポンプ２には、ソースがトランジスタ１７のドレインに接続されたＰチャネルＭＯ
Ｓトランジスタ１８及びソースがトランジスタ２０のドレインに接続されたＮチャネルＭＯＳトランジスタ１９
が設けられている。 トランジスタ１８及び１９のドレインは共通接続されており、この共通接続点がループフィルタ３に接続されている。 また、トランジスタ１８のゲートには、位相比較器１からの電圧上昇を指示する信号ＵＰが入力され、トランジスタ１９のゲートには、位相比較器１からの電圧降下を指示する信号ＤＯＷＮが入力される。

【００４５】次に、上述のように構成された第１の実施例のＰＬＬの動作について説明する。 Ｎ値データラッチ回路６に分周数を示すＮ値データが入力されると、分周器５がＶＣＯ４の出力信号を（１／Ｎ）倍すると共に、
メモリ７が分周数Ｎに対応するアドレスに格納されている電圧ＶＣを出力する。

【００４６】そして、電圧ＶＣが抵抗１１に印加されたチャージポンプ電流制御回路８は、チャージポンプ２の位相差−電流変換利得Ｋｐが分周数ＮＲのときの（Ｎ／
ＮＲ）倍になるようにチャージポンプ２が出力する電流を制御する。

【００４７】このため、分周数が２倍に増加しても、メモリ７に格納されているデータに基づいてチャージポンプ２の位相差−電流変換利得Ｋｐも２倍になるため、オープンループ利得Ａ（ｓ）は変動しない。 そして、オープンループ利得Ａ（ｓ）が変動しないので、位相余裕も変動しない。 従って、分周数が２倍に増加しても、ＰＬ
Ｌの動作の安定性が確保される。

【００４８】なお、分周数の変化は２倍に限定されるものではなく、どのような倍率に変化しても、本実施例に係るＰＬＬの安定性は確保される。

【００４９】次に、本発明の第２の実施例について説明する。 第２の実施例は設定される分周数の種類が比較的少ないものに好適なＰＬＬである。 第１の実施例におけるメモリ７は比較的多数の素子を必要とするため、メモリ７を大規模集積回路（ＬＳＩ）化すると、ＬＳＩの面積が大きくなるが、設定される分周数の種類が多い場合には好適である。 しかし、分周数の種類が少ない場合にもメモリ７を使用すると、必要以上に回路規模が大きくなるため、敢えてメモリを使用する必要はない。 そこで、第２の実施例にはメモリの替わりに選択回路が設けられている。 図３は本発明の第２の実施例に係るＰＬＬ
の構成を示すブロック図である。 なお、図３に示す第２
の実施例において、図１に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。

【００５０】第２の実施例には、分周器５に設定されるＮ値のデータがＮ値データラッチ回路６に入力される前に入力される分周数選択回路９が設けられている。 分周数選択回路９には、Ｎ値選択データ入力信号に関連づけて、後述のチャージポンプ電流制御回路１０に設けられた選択信号入力端子を選択すると共に、Ｎ値データラッチ回路６に分周数を出力する回路が設けられている。 また、第２の実施例には、分周数選択回路９からの信号に関連づけてチャージポンプ２の位相差−電流変換利得Ｋ
ｐ（ｍＡ／ｒａｄ）を制御するチャージポンプ電流制御回路１０が設けられている。

【００５１】図４は第２の実施例におけるチャージポンプ２及びチャージポンプ電流制御回路１０の構成を示す回路図である。 なお、図４に示す第２の実施例中の回路において、図２に示す第１の実施例中の回路と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。 また、分周器５に設定される分周数の種類は、ｋ
種類とする。

【００５２】チャージポンプ電流制御回路１０には、分周器５に設定される分周数の種類と同数（ｋ個）のＰチャネルＭＯＳトランジスタ２１−１、２１−２、…２１
−ｋが設けられている。 トランジスタ２１−１〜２１−
ｋの各ソースには、電源電圧ＶＤＤが供給される。 また、トランジスタ２１−１〜２１−ｋの各ゲートは、分周数選択回路９に接続されている。

【００５３】チャージポンプ電流選択回路１０には、更に、夫々トランジスタ２１−１、２１−２、…２１−ｋ
の各ドレインとトランジスタ１２のドレイン及びゲートとの間に接続されたｋ個の抵抗素子２２−１、２２−
２、…２２−ｋが設けられている。 抵抗素子２２−１〜
２２−ｋの抵抗値は相違しており、夫々トランジスタ２
１−１〜２１−ｋをオンとする分周数に対して、ある分周数（ＮＲ）を基準として、位相差−電流変換利得Ｋｐ
が（Ｎ／ＮＲ）倍になるように設定されている。 例えば、基準分周数ＮＲを得るときにトランジスタ２１−１
がオンとされ、そのときの位相差−電流変換利得がＫｐ
１であり、トランジスタ２１−２をオンとするときの分周数が２×ＮＲである場合、抵抗素子２２−２の抵抗値は、トランジスタ２１−２をオンとしたときに得られる位相差−電流変換利得Ｋｐ２がＫｐ１の２倍となるように設定されている。

【００５４】次に、上述のように構成された第２の実施例のＰＬＬの動作について説明する。 分周数選択回路９
に分周数を示すＮ値選択データが入力されると、分周数選択回路９は分周数を設定し、Ｎ値データラッチ回路６
にＮ値データを出力する。 この結果、分周器５はＶＣＯ
４の出力信号を（１／Ｎ）倍する。

【００５５】また、分周数選択回路９はＮ値データを出力するのと同時に、チャージポンプ電流制御回路１０に選択データを出力する。 選択データを入力したチャージポンプ電流制御回路１０は、選択データに基づいてトランジスタ２１−１〜２１−ｋのオン／オフを切替え、抵抗素子２２−１〜２２−ｋのうちオンとなったトランジスタに接続されたものの抵抗値により位相差−電流変換利得Ｋｐが決定される。

【００５６】この結果、第２の実施例によっても、分周数がＭ倍に増加しても、分周数選択回路９及びチャージポンプ電流制御回路１０によりチャージポンプ２の位相差−電流変換利得ＫｐもＭ倍になるので、オープンループ利得Ａ（ｓ）は変動しない。 そして、オープンループ利得Ａ（ｓ）が変動しないので、位相余裕も変動しない。 従って、分周数が変化しても、ＰＬＬの動作の安定性が確保される。

【００５７】なお、これらのＰＬＬは、例えば周波数シンセサイザに内蔵して使用することができる。

【００５８】

【発明の効果】以上詳述したように、本発明によれば、
チャージポンプポンプの位相差−電流変換利得を分周器の分周数と連動して自動的に設定する制御手段を設けているので、分周数が変化しても、オープンループ利得及び位相余裕の変動を防止して、伝達特性を一定に保つことができる。 これにより、常に安定状態に維持することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＰＬＬの構成を示すブロック図である。

【図２】第１の実施例におけるチャージポンプ２及びチャージポンプ電流制御回路８の構成を示す回路図である。

【図３】本発明の第２の実施例に係るＰＬＬの構成を示すブロック図である。

【図４】第２の実施例におけるチャージポンプ２及びチャージポンプ電流制御回路１０の構成を示す回路図である。

【図５】従来のＰＬＬの構成を示すブロック図である。

【図６】周波数とオープン利得及び位相との関係を示すグラフ図である。

【符号の説明】

１、１０１；位相比較器 ２、１０２；チャージポンプ ３、１０３；ループフィルタ ４、１０４；電圧制御発振器（ＶＣＯ） ５、１０５；分周器 ６；Ｎ値データラッチ回路 ７；メモリ ８、１０；チャージポンプ電流制御回路 ９；分周数選択回路