二极管
阅读：242发布：2020-05-08
专利汇可以提供二极管专利检索，专利查询，专利分析的服务。并且提供一种成本低且能够容易地制造的利用了异质pn结的Ga2O3系的 二极管 。作为一实施方式，提供二极管(2)，其具备：n型 半导体 层(21)，其包括n型Ga2O3系单晶；以及p型半导体层(22)，其包括非晶质部分的体积大于结晶质部分的体积的p型半导体，n型半导体层(21)与p型半导体层(22)形成pn结。，下面是二极管专利的具体信息内容。
1.一种二极管，其特征在于，具备：
n型半导体层，其包括n型Ga2O3系单晶；以及
p型半导体层，其包括非晶质部分的体积大于结晶质部分的体积的p型半导体，上述n型半导体层与上述p型半导体层形成pn结。
2.根据权利要求1所述的二极管，
上述p型半导体为NiO。
3.根据权利要求1或2所述的二极管，
是利用了上述pn结的整流性的pn结二极管。
4.根据权利要求1或2所述的二极管，
具备与n型半导体层形成肖特基接合的阳极电极，
是利用上述肖特基接合的整流性的肖特基势垒二极管。
5.根据权利要求4所述的二极管，
具有沟槽型结势垒肖特基结构或者护环结构。
6.根据权利要求4或5所述的二极管，
上述阳极电极的与上述n型半导体层接触的部分包括Fe、Cu、Mo或者W。
二极管
技术领域
[0001] 本发明涉及二极管。
背景技术
[0002] 以往，已知形成p型的Ga2O3是困难的。所以可以想到，在Ga2O3系的二极管中难以形成同质pn结。
[0003] 另一方面，已知n型的β-Ga2O3单晶形成p型的NiO单晶和异质pn结(例如，参照非专利文献1)。在专利文献1中公开了一种pn结二极管，其利用了由n型的β-Ga2O3单晶与p型的NiO单晶形成的异质pn结的整流性。
[0005] 现有技术文献
[0006] 专利文献
[0007] 专利文献1：特开2016-25256号公报
[0008] 非专利文献
[0009] 非专利文献1：Yoshihiro Kokubun et al.“, All-oxide p-n heterojunction diodes comprising p-type NiO and n-type β-Ga2O3”,Applied Physics Express 9,091101(2016)
发明内容
[0010] 发明要解决的问题
[0011] 本发明的目的在于，提供一种成本低且能够容易地制造的利用了异质pn结的Ga2O3系的二极管。
[0012] 用于解决问题的方案
[0013] 为了达到上述目的，本发明的一方面提供下述[1]～[6]的二极管。
[0014] [1]一种二极管，具备：n型半导体层，其包括n型Ga2O3系单晶；以及p型半导体层，其包括非晶质部分的体积大于结晶质部分的体积的p型半导体，上述n型半导体层与上述p型半导体层形成pn结。
[0015] [2]根据上述[1]所述的二极管，上述p型半导体为NiO。
[0016] [3]根据上述[1]或[2]所述的二极管，是利用了上述pn结的整流性的pn结二极管。
[0018] [5]根据上述[4]所述的二极管，具有沟槽型结势垒肖特基结构或者护环结构。
[0019] [6]根据上述[4]或[5]所述的二极管，上述阳极电极的与上述n型半导体层接触的部分包括Fe、Cu、Mo或者W。
[0020] 发明效果
[0022] 图1是第1实施方式的pn结二极管的垂直截面图。
[0023] 图2是第2实施方式的沟槽型结势垒肖特基(JBS)二极管2的垂直截面图。
[0024] 图3A是示出第2实施方式的沟槽型JBS二极管的制造工序的垂直截面图。
[0025] 图3B是示出第2实施方式的沟槽型JBS二极管的制造工序的垂直截面图。
[0026] 图3C是示出第2实施方式的沟槽型JBS二极管的制造工序的垂直截面图。
[0027] 图4A是示出第2实施方式的沟槽型JBS二极管的制造工序的垂直截面图。
[0028] 图4B是示出第2实施方式的沟槽型JBS二极管的制造工序的垂直截面图。
[0029] 图4C是示出第2实施方式的沟槽型JBS二极管的制造工序的垂直截面图。
[0030] 图5是第3实施方式的肖特基势垒二极管的垂直截面图。
[0031] 图6A是示出实施例1的pn结二极管的正向特性的坐标图。
[0032] 图6B是示出实施例1的pn结二极管的反向特性的坐标图。
[0034] 图7B是示出实施例2的NiO膜的电阻率的等离子体输出依赖性的坐标图。
[0035] 图7C是示出实施例2的NiO膜和Pt电极的接触电阻的基板温度依赖性的坐标图。
[0036] 图8是实施例3的肖特基势垒二极管的垂直截面图。
[0037] 图9是示出实施例3的肖特基势垒二极管的正向特性的坐标图。
[0038] 图10A是示出实施例4的沟槽型JBS二极管的正向特性的坐标图。
[0039] 图10B是示出实施例4的沟槽型JBS二极管的反向特性的坐标图。
具体实施方式
[0040] 在具备栅极绝缘膜等形成于半导体上的绝缘膜的半导体元件中，相比于绝缘膜为结晶质的情况，绝缘膜为非晶质的情况时的漏电流会变小，本发明的发明人们从这一点受到启发，作为与Ga2O3系半导体层形成异质pn结的p型半导体膜使用了非晶质部分的体积比结晶质部分的体积大的p型半导体膜，本发明正是以此为开端的。
[0041] 以下，对利用了Ga2O3系半导体层与非晶质部分的体积比结晶质部分的体积大的p型半导体膜的异质pn结的半导体元件的具体例进行说明。
[0042] 〔第1实施方式〕
[0043] (pn结二极管的构成)
[0044] 图1是第1实施方式的pn结二极管1的垂直截面图。pn结二极管1具备：n型半导体基板10；n型半导体层11，其形成在n型半导体基板10上；p型半导体层12，其形成在n型半导体层11的与n型半导体基板10相反的一侧的面上；阳极电极13，其形成在p型半导体层12的与n型半导体层11相反的一侧的面上；以及阴极电极14，其形成在n型半导体基板10的与n型半导体层11相反的一侧的面上。
[0045] n型半导体层11与p型半导体层12形成pn结，pn结二极管1利用了该pn结的整流性。
[0046] 在pn结二极管1中，通过向阳极电极13与阴极电极14之间施加正向的电压(阳极电极13侧为正电位)，从n型半导体层11观看的p型半导体层12与n型半导体层11的界面的位垒(potential barrier)下降，电流从阳极电极13流向阴极电极14。另一方面，在向阳极电极13与阴极电极14之间施加了反向的电压(阳极电极13侧为负电位)时，由于pn间的位垒，电流不流动。
[0047] n型半导体基板10是包括n型的Ga2O3系单晶的基板。n型半导体基板10包含Si、Sn等施主杂质。n型半导体基板10的施主浓度例如为1.0×1018cm-3以上且1.0×1020cm-3以下。n型半导体基板10的厚度例如为10μm以上且600μm以下。
[0048] 在此，所谓Ga2O3系单晶，是指Ga2O3单晶或者添加有Al、In等元素的Ga2O3单晶。例如，可以是作为添加有Al和In的Ga2O3单晶的(GaxAlyIn(1-x-y))2O3(0＜x≤1，0≤y＜1，0＜x+y≤1)单晶。在添加了Al的情况下，带隙会变宽，在添加了In的情况下，带隙会变窄。此外，上述的Ga2O3单晶例如具有β型的晶体结构。
[0049] n型半导体层11包括n型的Ga2O3系单晶。n型半导体层11包含Si、Sn等施主杂质。n型半导体层11的施主浓度例如为1×1013cm-3以上且1×1018cm-3以下。n型半导体层11的厚度例如为1μm以上且100μm以下。
[0050] p型半导体层12包括非晶质部分的体积比结晶质部分的体积大的p型半导体。作为p型半导体，例如能够使用NiO、SnO或者Cu2O。NiO、SnO、Cu2O即使不添加掺杂物也会表现出p型的导电性，但也可以包含Li等受主杂质。
[0051] 在NiO、SnO、Cu2O之中，NiO在热力学上是稳定的，且能稳定地得到p型半导体，因此，作为p型半导体层12的材料是最优选的。由于存在与SnO相比在热力学上更为稳定的Sn2O，因此，形成SnO是困难的。此外，Sn2O的导电型是不稳定的，难以控制为p型。另外，Cu2O的导电型也是不稳定的，难以控制为p型。
[0052] 包含非晶质部分的p型半导体膜与整体为结晶质的p型半导体膜相比能够以较低的温度成膜，因此，成本低且能够容易地制造。另外，通过将包含非晶质部分的p型半导体膜用作p型半导体层12，与使用整体为结晶质的p型半导体膜的情况相比，能够抑制漏电流的产生。
[0053] 阳极电极13包括与p型半导体层12形成欧姆接合的Ni等导电性材料。阳极电极13的厚度例如为0.03μm以上且5μm以下。
[0054] 阴极电极14的与n型半导体基板10接触的部分包括与Ga2O3系单晶形成欧姆接合的Ti等导电性材料。即，在阴极电极14具有单层结构的情况下，其整体包括Ti等，在阴极电极14具有多层结构的情况下，与n型半导体基板10接触的层包括Ti等。作为阴极电极14的多层结构，例如可举出Ti/Au或者Ti/Al。阴极电极14的厚度例如为0.03μm以上且5μm以下。
[0055] (pn结二极管的制造方法)
[0056] 以下，说明pn结二极管1的制造方法的一例。
[0058] n型半导体基板10例如是将通过FZ(Floating Zone：浮区)法、EFG(Edge Defined Film Fed Growth：限边馈膜生长)法等熔体生长法培育出的包含施主的Ga2O3系单晶的块体晶体切片并对表面进行研磨而得到的基板。
[0059] 接着，在n型半导体层11上，通过高频(RF)溅射等沉积非晶质部分的体积比结晶质部分的体积大的p型半导体，形成p型半导体层12。
[0060] 作为通过高频溅射形成p型半导体层12的情况下的条件，优选基板温度(沉积温度)为25℃以上且700℃以下，等离子体输出为50W以上且300W以下，压力为0.1Pa以上且1Pa以下，气体种类为O2，气体流量为0.1sccm以上且100sccm以下，沉积时间为0.1小时以上且10小时以下。例如在形成包括NiO的p型半导体层12的情况下，优选溅射靶材包括NiO或者Ni。
[0061] 尽管认为p型半导体层12的结晶度会受到基板温度、基底晶体的方位等多个参数的影响，但在基板温度为700℃以下的情况下，容易形成非晶质部分的体积比结晶质部分的体积大的p型半导体层12。
[0063] 如图1所示，n型半导体层11的上侧的一部分、p型半导体层12以及阳极电极13也可以通过光蚀刻等而被图案化为台面形状。通过图案化为台面形状，特别是能够抑制在p型半导体层12中沿横向流动的漏电流。
[0064] 〔第2实施方式〕
[0065] (结势垒肖特基二极管的构成)
[0066] 图2是第2实施方式的沟槽型结势垒肖特基(JBS)二极管2的垂直截面图。沟槽型JBS二极管2是具有沟槽型结势垒肖特基(JBS)结构的纵型的肖特基势垒二极管。
[0067] 沟槽型JBS二极管2具备：n型半导体基板20；n型半导体层21，其形成在n型半导体基板20上，具有在与n型半导体基板20相反的一侧的面26开口的沟槽25；p型半导体层22，其埋入于n型半导体层21的沟槽25内；阳极电极23，其以与p型半导体层22接触的方式形成在n型半导体层21的面26上；以及阴极电极24，其形成在n型半导体基板20的与n型半导体层21相反的一侧的面上。
[0068] n型半导体层21与阳极电极23形成肖特基接合，沟槽型JBS二极管2利用了该肖特基接合的整流性。
[0069] 在沟槽型JBS二极管2中，通过向阳极电极23与阴极电极24之间施加正向的电压(阳极电极23侧为正电位)，从n型半导体层21观看的阳极电极23与n型半导体层21的界面的位垒下降，电流从阳极电极23流向阴极电极24。
[0070] 另一方面，在向阳极电极23与阴极电极24之间施加了反向的电压(阳极电极23侧为负电位)时，由于肖特基势垒，电流不流动。此时，耗尽层从p型半导体层22扩大，相邻的p型半导体层22间的沟道关闭，因此，漏电流被有效地抑制。
[0071] 一般，肖特基势垒二极管的反向漏电流的上限被设为1μA。在本实施方式中，将流过1μA的漏电流时的反向电压定义为耐压。
[0072] 例如，根据“松波弘之、大谷升、木本恒畅、中村孝著，‘半導体SiC技術と応用(半导体SiC技术与应用)’，第2版，日刊工业新闻社，2011年9月30日，p.355”所记载的、以SiC为半导体层的肖特基势垒二极管中的反向漏电流的肖特基界面电场强度依赖性的数据，反向漏电流的电流密度为0.0001A/cm2时的肖特基电极正下方的电场强度为大致0.8MV/cm。在此，0.0001A/cm2是在尺寸为1mm×1mm的肖特基电极中流过1μA的电流时的肖特基电极正下方的电流密度。
[0073] 所以，即使半导体材料自身的击穿场强为几MV/cm，若肖特基电极正下方的电场强度超过0.8MV/cm，则也会有超过1μA的漏电流流过。
[0074] 例如，在不具有用于抑制肖特基电极正下方的电场强度的特别结构的以往的肖特基势垒二极管中，为了得到1200V的耐压，需要将半导体层的施主浓度降低至1015cm-3这一量级，且需要使半导体层非常厚，以将肖特基电极正下方的电场强度抑制为0.8MV/cm以下。所以，导通损耗会非常大，难以制作高耐压且低损耗的肖特基势垒二极管。
[0075] 本实施方式的沟槽型JBS二极管2由于具有沟槽型JBS结构，因此不会增加半导体层的电阻，能够得到高的耐压。即，沟槽型JBS二极管2是高耐压且低损耗的肖特基势垒二极管。
[0076] n型半导体基板20包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。n型18 -3 20 -3
半导体基板20的施主浓度例如为1.0×10 cm 以上且1.0×10 cm 以下，n型半导体基板20的厚度例如为10μm以上且600μm以下。
半导体基板20的施主浓度例如为1.0×10 cm 以上且1.0×10 cm 以下，n型半导体基板20的厚度例如为10μm以上且600μm以下。
[0077] n型半导体层21包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。n型半导体层21的施主浓度比n型半导体基板20的施主浓度低。
[0078] 此外，也可以在n型半导体基板20与n型半导体层21之间形成含有高浓度的施主的高施主浓度层。即，也可以隔着高施主浓度层将n型半导体层21层叠在n型半导体基板20上。在n型半导体层21的生长初期，由于掺杂物的取入量不稳定或者来自n型半导体基板20的受主杂质的扩散，因此，若使n型半导体层21在n型半导体基板20上直接生长，则n型半导体层
21的离与n型半导体基板20的界面近的区域有时会高电阻化。为了避免这样的问题，而使用高施主浓度层。高施主浓度层的浓度例如设定为比n型半导体层21高的浓度，更优选设定为比n型半导体基板20高的浓度。
21的离与n型半导体基板20的界面近的区域有时会高电阻化。为了避免这样的问题，而使用高施主浓度层。高施主浓度层的浓度例如设定为比n型半导体层21高的浓度，更优选设定为比n型半导体基板20高的浓度。
[0079] n型半导体层21的施主浓度越增加，则沟槽型JBS二极管2的各部分的电场强度越增加。为了将n型半导体层21中的阳极电极23正下方的区域中的最大电场强度和n型半导体层21中的最大电场强度抑制得低，优选n型半导体层21的施主浓度为大致2.0×1017cm-3以下。另一方面，施主浓度越小则n型半导体层21的电阻越大，正向损耗越增加，因此，例如在确保1200V以下的耐压的情况下，优选施主浓度为3.0×1016cm-3以上。另外，为了得到更高的耐压，也可以将施主浓度降低至例如1.0×1016cm-3左右。
[0080] n型半导体层21的厚度越增加，则n型半导体层21中的最大电场强度越降低。通过将n型半导体层21的厚度设为大致3μm以上，能够有效地降低n型半导体层21中的最大电场强度。从这些电场强度的降低和沟槽型JBS二极管2的小型化的观点出发，优选n型半导体层21的厚度为大致3μm以上且9μm以下。
[0081] 沟槽型JBS二极管2的各部分的电场强度会根据沟槽25的深度Dt而变化。为了将n型半导体层21中的阳极电极23正下方的区域中的最大电场强度和n型半导体层21中的最大电场强度抑制得低，优选沟槽25的深度Dt为大致1.5μm以上且6μm以下。
[0082] 沟槽25的宽度Wt越窄则越能够降低导通损耗，但沟槽25的宽度Wt越窄则制造难度越增大，并由此导致制造成品率下降，因此，优选沟槽25的宽度为0.3μm以上且5μm以下。
[0083] n型半导体层21的相邻的沟槽25之间的台面形状部分的宽度Wm越减小，则n型半导体层21中的阳极电极23正下方的区域中的最大电场强度越降低。为了将n型半导体层21中的阳极电极23正下方的区域中的最大电场强度抑制得低，优选台面形状部分的宽度Wm为5μm以下。另一方面，台面形状部分的宽度越小则沟槽25的制造难度越增大，因此，优选台面形状部分的宽度Wm为0.25μm以上。
[0084] p型半导体层22包括非晶质部分的体积比结晶质部分的体积大的p型半导体。作为p型半导体，例如能够使用NiO、SnO或者Cu2O。NiO、SnO、Cu2O即使不添加掺杂物也会表现出p型的导电性，但也可以包含Li等受主杂质。
[0085] 在NiO、SnO、Cu2O之中，NiO在热力学上是稳定的，且能稳定地得到p型半导体，作为p型半导体层22的材料是最优选的。由于存在与SnO相比在热力学上更为稳定的Sn2O，因此，形成SnO是困难的。此外，Sn2O的导电型是不稳定的，难以控制为p型。另外，Cu2O的导电型也是不稳定的，难以控制为p型。
[0086] 包含非晶质部分的p型半导体膜与整体为结晶质的p型半导体膜相比，成本低且能够容易地制造。特别是，在沟槽25的内表面露出有Ga2O3系单晶的各种方位的面，因此，难以将晶体性的p型半导体膜埋入，但将包含非晶质部分的p型半导体膜埋入是比较容易的。另外，通过将包含非晶质部分的p型半导体膜用作p型半导体层22，与使用整体为结晶质的p型半导体膜的情况相比，能够抑制漏电流的产生。
[0087] 在阳极电极23中，阳极电极23的与n型半导体层21接触的部分包括与n型半导体层21进行肖特基接触的材料。即，在阳极电极23具有单层结构的情况下，其整体包括与n型半导体层21进行肖特基接触的材料，在阳极电极23具有多层结构的情况下，至少其与n型半导体层21接触的层包括与n型半导体层21进行肖特基接触的材料。
[0089] 在阳极电极23的与n型半导体层21接触的部分包括Mo或者W的情况下，沟槽型JBS二极管2的开启电压为0.4V以上且0.6V以下。在阳极电极23的与n型半导体层21接触的部分包括Fe的情况下，沟槽型JBS二极管2的开启电压为0.4V以上且0.7V以下。另外，在阳极电极23的与n型半导体层21接触的部分包括Cu的情况下，沟槽型JBS二极管2的开启电压为0.6V以上且0.9V以下。
[0090] 在沟槽型JBS二极管2中，在台面形状部分会形成位垒，因此，开启电压依赖于台面形状部分的宽度Wm，宽度Wm越小则开启电压越大。
[0091] 如上所述，沟槽型JBS二极管2中的电场强会受到相邻的2个沟槽25之间的台面形状部分的宽度Wm、沟槽25的深度Dt等的影响，但几乎不受沟槽25的平面图案(p型半导体层22的平面图案)的影响。所以，n型半导体层21的沟槽25的平面图案(p型半导体层22的平面图案)没有特别限制。
[0092] 阴极电极24与n型半导体基板20进行欧姆接触。阴极电极24包括Ti等金属。阴极电极24也可以具有层叠不同的金属膜而成的多层结构，例如Ti/Au或者Ti/Al。为了使阴极电极24与n型半导体基板20可靠地进行欧姆接触，优选阴极电极24的与n型半导体基板20接触的层包括Ti。
[0093] (沟槽型JBS二极管的制造方法)
[0094] 以下，示出沟槽型JBS二极管2的制造方法的一例。
[0095] 图3A～图3C、图4A～图4C是示出第2实施方式的沟槽型JBS二极管2的制造工序的垂直截面图。
[0096] 首先，如图3A所示，在n型半导体基板20上，通过HVPE法等使包含Si等施主的Ga2O3系单晶外延生长，形成n型半导体层21。
[0097] n型半导体基板20例如是将通过FZ法、EFG法等熔体生长法培育出的包含施主的Ga2O3系单晶的块体晶体切片并对表面进行研磨从而得到的基板。
[0098] 接着，如图3B所示，通过光刻和干式蚀刻等，在n型半导体层21的与n型半导体基板20相反的一侧的面26形成沟槽25。
[0099] 作为将干式蚀刻用于沟槽25的形成的情况下的优选条件，例如，蚀刻气体为BCl3(30sccm)，压力为1.0Pa，天线输出为160W，偏置输出为17W，时间为90分钟。
[0100] 另外，在形成沟槽25后，为了将沟槽25的内表面的粗糙、等离子体损伤除去，优选以磷酸进行处理。典型的是，在加热至130～140℃的磷酸中浸渍1～30分钟。
[0101] 接着，如图3C所示，通过电子束蒸镀等，在n型半导体基板20的底面形成具有Ti/Au层叠结构等的阴极电极24。其后，在氮气氛中以450℃进行1分钟的加热处理。通过该加热处理，阴极电极24与n型半导体基板20之间的接触电阻减小。
[0102] 接着，如图4A所示，通过高频溅射等，在n型半导体层21的面26的整个面沉积能将沟槽25埋入的程度的厚度的p型半导体膜。
[0103] 作为通过高频溅射形成p型半导体层22的情况下的条件，优选基板温度(沉积温度)为25℃以上且700℃以下，等离子体输出为50W以上且300W以下，压力为0.1Pa以上且1Pa以下，气体种类为O2，气体流量为0.1sccm以上且100sccm以下，沉积时间为0.1小时以上且10小时以下。例如在形成包括NiO的p型半导体层22的情况下，优选溅射靶材包括NiO或者Ni。
[0104] 虽然认为p型半导体层22的结晶度会受到基板温度、基底晶体的方位等多个参数的影响，但在基板温度为700℃以下的情况下，容易形成非晶质部分的体积比结晶质部分的体积大的p型半导体层12。
[0105] 接着，如图4B所示，通过CMP(Chemical Mechanical Polishing：化学机械抛光)等平坦化处理，将所沉积的p型半导体膜的沟槽25的外侧的部分(比面26靠上的部分)除去，使面26露出。由此，在沟槽25内埋入p型半导体层22。
[0106] 其后，在形成阳极电极23之前，对n型半导体层21的面26实施使用了过氧化氢水等包含过氧化氢的处理液的预处理。另外，在使用盐酸、硝酸、硫酸、氢氟酸、缓冲氢氟酸等不含过氧化氢的处理液的情况下，在由这些处理液处理之后进行使用了包含过氧化氢的处理液的处理。在预处理的最后不进行使用了包含过氧化氢的处理液的处理的情况下，沟槽型JBS二极管2的开启电压有可能不依赖于阳极电极23的材料而被固定为0.8～1.0V左右。
[0107] 作为包含过氧化氢的处理液，除了过氧化氢水以外，例如也能够使用对盐酸、硝酸、硫酸等无机酸适量添加了过氧化氢和水而成的液体。例如，在使用对硫酸添加了过氧化氢和水而成的硫酸过氧化氢水溶液的情况下，能够使用将硫酸、过氧化氢、水按如下体积比率进行混合而成的硫酸过氧化氢水溶液：硫酸为4，过氧化氢为1，水为1～1000。
[0108] 接着，如图4C所示，通过电子束蒸镀等，在n型半导体层21的面26上形成具有Mo/Au层叠结构等的阳极电极23。阳极电极23通过剥离等而被图案化为圆形等规定的形状。
[0109] 〔第3实施方式〕
[0110] (肖特基势垒二极管的构成)
[0111] 图5是第3实施方式的肖特基势垒二极管3的垂直截面图。肖特基势垒二极管3是具有护环结构的纵型的肖特基势垒二极管。
[0112] 肖特基势垒二极管3具有：n型半导体基板30；n型半导体层31，其形成在n型半导体基板30上；n型半导体层31，其具有在与n型半导体基板30相反的一侧的面36开口的沟槽35；p型半导体层32，其埋入于n型半导体层31的沟槽35内，作为护环；阳极电极33，其形成在n型半导体层21的面36上；以及阴极电极34，其形成在n型半导体基板30的与n型半导体层31相反的一侧的面上。
[0113] 作为护环的p型半导体层32形成在与阳极电极33部分地重叠的区域，能够缓和阳极电极33的端部处的电场集中，提高肖特基势垒二极管3的耐压。
[0114] 另外，肖特基势垒二极管3在n型半导体层31的面36上的阳极电极33的周围具有包括SiO2等电介质的电介质膜37，阳极电极33的边缘搭在该电介质膜37之上。该场板结构也能够缓和阳极电极33的端部处的电场集中，提高肖特基势垒二极管3的耐压。
[0115] n型半导体层31与阳极电极33形成肖特基接合，肖特基势垒二极管3利用了该肖特基接合的整流性。
[0116] 在肖特基势垒二极管3中，通过向阳极电极33与阴极电极34之间施加正向的电压(阳极电极33侧为正电位)，从n型半导体层31观看的阳极电极33与n型半导体层31と的界面的位垒下降，电流从阳极电极33流向阴极电极34。
[0117] 另一方面，在向阳极电极33与阴极电极34之间施加了反向的电压(阳极电极23侧为负电位)时，由于肖特基势垒，电流不流动。另外，此时，由于护环结构和场板结构，向阳极电极33的端部的电场集中被缓和，漏电流得到抑制。
[0118] n型半导体基板30包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。n型半导体基板30的施主浓度例如为1.0×1018cm-3以上且1.0×1020cm-3以下，n型半导体基板30的厚度例如为10μm以上且600μm以下。
[0119] n型半导体层31包括含有作为施主的Si、Sn等IV族元素的n型的Ga2O3系单晶。n型半导体层31的施主浓度比n型半导体基板20的施主浓度低。
[0120] 此外，也可以在n型半导体基板30与n型半导体层31之间形成含有高浓度的施主的高施主浓度层。即，也可以隔着高施主浓度层将n型半导体层21层叠在n型半导体基板30上。高施主浓度层的浓度例如设定为比n型半导体层21高的浓度，更优选设定为比n型半导体基板20高的浓度。
[0121] n型半导体层31的施主浓度越增加，则肖特基势垒二极管3的各部分的电场强度越增加。为了将n型半导体层31中的阳极电极33正下方的区域中的最大电场强度和n型半导体17 -3
层31中的最大电场强度抑制得低，优选n型半导体层31的施主浓度为大致2.0×10 cm 以下。另一方面，施主浓度越小则n型半导体层31的电阻越大，正向损耗越增加，因此，例如在确保1200V以下的耐压的情况下，优选施主浓度为6.0×1015cm-3以上。另外，为了得到更高的耐压，也可以将施主浓度降低至例如1.0×1015cm-3左右。
层31中的最大电场强度抑制得低，优选n型半导体层31的施主浓度为大致2.0×10 cm 以下。另一方面，施主浓度越小则n型半导体层31的电阻越大，正向损耗越增加，因此，例如在确保1200V以下的耐压的情况下，优选施主浓度为6.0×1015cm-3以上。另外，为了得到更高的耐压，也可以将施主浓度降低至例如1.0×1015cm-3左右。
[0122] n型半导体层31的厚度越增加，则n型半导体层31中的最大电场强度越降低。通过将n型半导体层31的厚度设为大致3μm以上，能够有效地降低n型半导体层31中的最大电场强度。从这些电场强度的降低和肖特基势垒二极管3的小型化的观点出发，优选n型半导体层31的厚度为大致3μm以上且15μm以下。
[0123] p型半导体层32包括非晶质部分的体积比结晶质部分的体积大的p型半导体。NiO、SnO、Cu2O即使不添加掺杂物也会表现出p型的导电性，但也可以包含Li等受主杂质。
[0124] 在NiO、SnO、Cu2O之中，NiO在热力学上是稳定的，且能稳定地得到p型半导体，因此，作为p型半导体层32的材料是最优选的。由于存在与SnO相比在热力学上更为稳定的Sn2O，因此，形成SnO是困难的。此外，Sn2O的导电型是不稳定的，难以控制为p型。另外，Cu2O的导电型也是不稳定的，难以控制为p型。
[0125] 包含非晶质部分的p型半导体膜与整体为结晶质的p型半导体膜相比，能够以较低的温度成膜，因此，成本低且能够容易地制造。特别是，在沟槽35的内表面露出有Ga2O3系单晶的各种方位的面，因此，难以将晶体性的p型半导体膜埋入，但将包含非晶质部分的p型半导体膜埋入是比较容易的。另外，通过将包含非晶质部分的p型半导体膜用作p型半导体层32，与使用整体为结晶质的p型半导体膜的情况相比，能够抑制漏电流的产生。
[0126] 在阳极电极33中，阳极电极33的与n型半导体层31接触的部分包括与n型半导体层31进行肖特基接触的材料。即，在阳极电极33具有单层结构的情况下，其整体包括与n型半导体层31进行肖特基接触的材料，在阳极电极33具有多层结构的情况下，至少与n型半导体层31接触的层包括与n型半导体层31进行肖特基接触的材料。
[0127] 为了使肖特基势垒二极管3的开启电压变小，优选阳极电极33的与n型半导体层31接触的部分包括Fe(铁)、Cu(铜)、Mo(钼)或者W(钨)。
[0128] 在阳极电极33的与n型半导体层31接触的部分包括Mo或者W的情况下，肖特基势垒二极管3的开启电压为0.4V以上且0.6V以下。在阳极电极33的与n型半导体层31接触的部分包括Fe的情况下，肖特基势垒二极管3的开启电压为0.4V以上且0.7V以下。另外，在阳极电极33的与n型半导体层31接触的部分包括Cu的情况下，肖特基势垒二极管3的开启电压为0.6V以上且0.9V以下。
[0129] 阴极电极34与n型半导体基板30进行欧姆接触。阴极电极34包括Ti等金属。阴极电极34也可以具有层叠不同的金属膜而成的多层结构，例如Ti/Au或者Ti/Al。为了使阴极电极34与n型半导体基板30可靠地进行欧姆接触，优选阴极电极34的与n型半导体基板30接触的层包括Ti。
[0130] (实施方式的效果)
[0131] 根据上述第1实施方式～第3实施方式，能提供作为成本低且能够容易地制造的利用了异质pn结的Ga2O3系的二极管的pn结二极管1、沟槽型JBS二极管2以及具有护环结构的肖特基势垒二极管3。
[0132] 实施例1
[0133] 在实施例1中，制造第1实施方式的pn结二极管1并测定了正向特性和反向特性。
[0134] 在本实施例中，作为n型半导体基板10，使用了施主为Sn、施主浓度为大致1018cm-3、厚度为大致600μm、主面的面方位为(001)的以EFG法制作的n型Ga2O3基板。
[0135] 另外，作为n型半导体层11，使用了施主为Si、施主浓度为大致6×1016cm-3、厚度为大致3.2μm的通过HVPE法生长的n型Ga2O3膜。
[0136] 另外，作为p型半导体层12，使用了厚度为大致100nm的无掺杂(未有意添加受主)的通过高频溅射形成的p型NiO膜。高频溅射的条件是，基板温度为300℃，等离子体输出为50W，压力为0.35Pa，气体种类为O2，气体流量为10sccm，靶材为纯度99.5％的NiO，沉积时间为1小时。
[0137] 另外，作为阳极电极13，通过电子束蒸镀形成了直径为200μm的圆形的Ni电极。
[0138] 另外，作为阴极电极14，通过电子束蒸镀在n型半导体基板10的背面的整个面形成了具有Ti/Au层叠结构的电极。在形成了阳极电极13和阴极电极14后，将阳极电极13作为掩模进行干式蚀刻处理，将n型半导体层11的上侧的一部分和p型半导体层12图案化为如图1所示那样的台面形状。
[0139] 图6A、图6B是分别示出实施例1的pn结二极管1的正向特性、反向特性的坐标图。
[0140] 根据图6A、图6B，实施例1的pn结二极管1作为pn结二极管在正常地动作。这表明作为n型Ga2O3膜的n型半导体层11与作为p型NiO膜的p型半导体层12形成了pn结。
[0141] 实施例2
[0142] 在实施例2中，调查了NiO膜的特性的成膜条件依赖性。
[0143] 在本实施例中，通过高频溅射形成了NiO膜。高频溅射的条件是，基板温度为25～400℃，等离子体输出为50～300W，压力为0.35Pa，气体种类为O2，气体流量为10sccm，靶材为NiO，沉积时间为1小时。
[0144] 图7A是示出实施例2的NiO膜的电阻率的基板温度依赖性的坐标图。图7A的NiO膜是将等离子体输出固定在300W进行了成膜。
[0145] 图7A示出了基板温度越低，则NiO膜的电阻率越下降。从该结果可以说，为了使电阻率变小，通过高频溅射形成NiO膜时的基板温度优选为25℃以上且400℃以下。然而，这是使用了无掺杂的NiO靶材的情况下的结果，通过掺杂受主，能够在比400℃高的温度得到低电阻率的膜。
[0146] 图7B是示出实施例2的NiO膜的电阻率的等离子体输出依赖性的坐标图。图7B的NiO膜是将基板温度固定在200℃进行了成膜。
[0147] 图7B示出了等离子体输出越低，则NiO膜的电阻率越下降。从该结果可以说，为了使电阻率变小，通过高频溅射形成NiO膜时的等离子体输出优选为50W以上且300W以下。
[0148] 图7C是示出实施例2的NiO膜とPt电极的接触电阻的基板温度依赖性的坐标图。图7C的NiO膜是将等离子体输出固定在300W进行了成膜。
[0149] 图7C示出了基板温度越高，则接触电阻越减小。从该结果可以说，为了使与电极的接触电阻变小，通过高频溅射形成NiO膜时的基板温度优选为100℃以上。
[0150] 实施例3
[0151] 在实施例3中，调查了肖特基势垒二极管中的阳极电极的每种材料的特性。
[0152] 图8是实施例3的肖特基势垒二极管4的垂直截面图。肖特基势垒二极管4具备：半导体基板40；阳极电极41，其连接到半导体基板40的一个面，与半导体基板40形成肖特基接合；以及阴极电极42，其连接到半导体基板40的另一个面，与半导体基板40形成欧姆接合。
[0153] 作为半导体基板40，使用了施主浓度为大致1017cm-3、厚度为大致650μm的无掺杂的Ga2O3基板。
[0154] 另外，作为阳极电极41，通过电子束蒸镀形成了直径为200μm的圆形的电极。在蒸镀阳极电极41前，以硫酸过氧化氢水溶液对半导体基板40的表面进行了处理。作为阳极电极41的材料，使用了Al、Ti、Mo、W、Fe、Cu、Ni、Pt、Pd。
[0155] 另外，作为阴极电极42，通过电子束蒸镀在半导体基板40的背面的一部分形成了具有对厚度为50nm的Ti膜和厚度为200nm的Au膜进行层叠而成的Ti/Au层叠结构的电极。
[0156] 图9是示出实施例3的肖特基势垒二极管4的正向特性的坐标图。
[0157] 图9示出了阳极电极的材料为Al、Ti、Mo、W、Fe、Cu、Ni、Pt、Pd时的肖特基势垒二极管的开启电压分别为大致0V、0.05V、0.35V、0.4V、0.55V、0.65V、0.85V、0.95V、0.95V。
[0158] 在将这些材料中的Fe、Cu、Mo以及W用作阳极电极的材料的情况下，能得到作为公知的电极材料的Ti与Ni之间的开启电压，因此，Fe、Cu、Mo以及W作为肖特基电极的新材料是有用的。
[0159] 此外，作为比Fe、Cu、Mo以及W的开启电压低的材料，有Ag这一材料，但经多次实施试验，结果确认了其开启电压的重复再现性极低，并不适合作为肖特基势垒二极管的电极材料。
[0160] 实施例4
[0161] 在实施例4中，制造第2实施方式的沟槽型JBS二极管2并评价了其特性。
[0162] 在本实施例中，作为n型半导体基板20，使用了施主为Sn、施主浓度为大致2.5×1018cm-3、厚度为大致350μm、主面的面方位为(001)的以EFG法制作的n型Ga2O3基板。
[0163] 另外，作为n型半导体层21，使用了施主为Si、施主浓度为大致6×1016cm-3、厚度为大致6.5μm的通过HVPE法生长的n型Ga2O3膜。
[0164] n型半导体层21的沟槽25的深度Dt为大致2μm，沟槽25的宽度Wt为大致4.8μm，台面形状部分的宽度Wm为大致1.2μm。
[0165] 作为阴极电极24，通过电子束蒸镀在n型半导体基板20的背面的整个面形成了具有Ti/Au层叠结构的电极。在形成阴极电极24后，在氮气氛中以450℃进行1分钟的加热处理，减小了阴极电极24与n型半导体基板20之间的接触电阻。
[0166] 另外，作为p型半导体层22，使用了无掺杂的通过高频溅射形成的p型NiO膜。高频溅射的条件是，基板温度为200℃，等离子体输出为300W，压力为0.35Pa，气体种类为O2，气体流量为10sccm，靶材为NiO，沉积时间为4小时，形成了大致3μm的NiO膜。通过CMP除去了NiO膜的沟槽25的外侧的部分。
[0167] 另外，作为阳极电极23，通过电子束蒸镀和剥离形成了直径为300μm的圆形的具有Mo/Au层叠结构等的电极。
[0168] 图10A、图10B是分别示出实施例4的沟槽型JBS二极管2的正向特性、反向特性的坐标图。
[0169] 图10A、图10B中的“JBS”是沟槽型JBS二极管2的特性，“SBD”是作为比较例的不具有JBS结构的通常的肖特基势垒二极管的特性。另外，图10的(b)中的“TFE”是基于热电子电场发射理论的计算结果(将位垒的高度设为0.8eV，将与肖特基电极形成肖特基接合的半导体的施主浓度设为6×1016cm-3进行了计算)。
[0170] 根据图10A、图10B，实施例4的沟槽型JBS二极管2作为肖特基势垒二极管在正常地动作。这表明作为n型Ga2O3膜的n型半导体层21与作为p型NiO膜的p型半导体层22形成了pn结。
[0171] 另外，在图10B中，不具有JBS结构的通常的肖特基势垒二极管具有接近热电子电场发射理论的非常大的漏电流，而另一方面，沟槽型JBS二极管2与通常的肖特基势垒二极管相比，漏电流小了几个数量级。这是因为，通过设置JBS结构，肖特基接合部的电场强度下降，能够抑制由热电子电场发射(TFE)所致的漏电流。
[0172] 此外，在取代包括非晶质部分的体积比结晶质部分的体积大的NiO的p型半导体层22而使用了结晶质的NiO膜的情况下，漏电特性有可能变得比遵循热电子电场发射理论的漏电特性差。
[0173] 以上说明了本发明的实施方式、实施例，但本发明不限于上述实施方式、实施例，能在不脱离发明的主旨的范围内进行各种变形实施。
[0175] 工业上的可利用性
[0176] 提供一种成本低且能够容易地制造的利用了异质pn结的Ga2O3系的二极管。
[0177] 附图标记说明
[0178] 1…pn结二极管，2…沟槽型JBS二极管，3…肖特基势垒二极管，10、20、30…n型半导体基板，11、21、31…n型半导体层，12、22、32…p型半导体层，13、23、33…阳极电极，14、24、34…阴极电极，25、35…沟槽。
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