웨이퍼 레벨 패키지 형성방법{Method of fabricating a Wafer level package}

본 발명의 기술적 사상은 웨이퍼 레벨 패키지 형성방법에 관한 것으로서, 더욱 상세하게는, 반도체 칩의 상부면이 노출된 웨이퍼 레벨 패키지를 형성하는 방법에 관한 것이다.

전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 장치의 집적도를 증가시킬 필요가 커지고 있다. 특히 최근 반도체 집적회로의 패키지는 베어 칩의 특성을 유지하면서도 패키지의 크기를 반도체 칩 수준으로 줄일 수 있는 웨이퍼 레벨 패키지까지 연구 개발되고 있다. 그러나, 웨이퍼 레벨 패키지를 형성하는 과정에서 몰딩 부재에 그라인딩 공정이 요구되어, 공정의 복잡화해지고 몰딩 부재의 소재 선정에 어려움이 많다.

본 발명의 기술적 사상이 해결하고자 하는 과제는 몰딩 부재와 반도체 칩의 상면이 동일한 레벨을 이루는 웨이퍼 레벨 패키지 형성방법을 제공하는 데에 있다.

본 발명의 일부 실시예에 따른 웨이퍼 레벨 패키지 형성방법이 제공된다. 상기 웨이퍼 레벨 패키지 형성방법은, 복수의 제1 반도체 칩을 포함하는 웨이퍼를 준비하는 단계; 상기 웨이퍼 상에 복수의 제2 반도체 칩을 실장하는 단계; 상기 웨이퍼를 하부 금형 상에 배치하고, 상기 웨이퍼 상면의 가장자리를 모두 감싸도록 상부 금형을 배치하는 단계; 몰딩 부재를 상기 웨이퍼 상에 디스펜싱(dispensing) 하는 단계; 및 플런저(plunger)로 상기 몰딩 부재를 압축하여 상기 제2 반도체 칩의 상부면이 노출되는 웨이퍼 레벨 패키지를 형성하는 단계;를 포함한다.

본 발명의 일부 실시예들에서, 상기 제2 반도체 칩을 실장하는 단계는, 플립 칩 본딩 방식에 의해서 상기 웨이퍼 상에 실장할 수 있다.

본 발명의 일부 실시예들에서, 상기 몰딩 부재를 상기 웨이퍼 상에 디스펜싱(dispensing) 하는 단계와 상기 상기 웨이퍼 레벨 패키지를 형성하는 단계 사이에, 상기 플런저의 하면에 릴리스 필름(release film)을 부착하는 단계;를 더 포함할 수 있다.

본 발명의 일부 실시예들에서, 상기 웨이퍼 레벨 패키지를 형성하는 단계는, 상기 몰딩 부재가 상기 제2 반도체 칩들 사이의 상기 웨이퍼의 상면에 배치될 수 있다.

본 발명의 일부 실시예들에서, 상기 몰딩 부재의 상면은 상기 제2 반도체 칩의 상부면을 기준으로 ±25 ㎛의 단차를 가질 수 있다.

본 발명의 일부 실시예들에서, 상기 몰딩 부재를 상기 웨이퍼 상에 디스펜싱(dispensing) 하는 단계는, 상기 상부 금형과 접하는 영역을 제외한 상기 웨이퍼의 넓이 및 상기 웨이퍼 상면으로부터 상기 제2 반도체 칩 상부면의 높이를 곱하여 제1 부피를 계산하는 단계; 상기 높이와 상기 복수의 제2 반도체 칩의 넓이를 곱하여 제2 부피를 계산하는 단계; 및 상기 제1 부피에서 제2 부피를 차감하고, 상기 몰딩 부재의 밀도를 곱하여 상기 웨이퍼 상에 디스펜싱 되는 몰딩 부재의 무게를 예측하는 단계;를 포함할 수 있다.

본 발명의 일부 실시예들에서, 상기 몰딩 부재를 상기 웨이퍼 상에 디스펜싱(dispensing) 하는 단계는, 상기 몰딩 부재를 상기 웨이퍼 상의 복수의 지점에 디스펜싱 할 수 있다.

본 발명의 다른 형태에 따른 웨이퍼 레벨 패키지 형성방법이 제공된다. 상기 웨이퍼 레벨 패키지 형성방법은, 웨이퍼 상에 복수의 제2 반도체 칩을 실장하는 단계; 몰딩 공정을 수행하기 위하여, 상기 웨이퍼를 하부 금형 상에 배치하고, 상기 캐리어의 상면 가장자리를 모두 감싸도록 상부 금형을 배치하는 단계; 몰딩 부재를 상기 웨이퍼 상에 디스펜싱 하는 단계; 및 상기 디스펜싱 된 몰딩 부재에 플런저(plunger)를 이용한 압축 공정을 수행하여 상기 제2 반도체 칩의 상면이 노출되는 웨이퍼 레벨 패키지를 형성하는 단계;를 포함한다.

본 발명의 일부 실시예들에서, 상기 웨이퍼는 제1 반도체 칩을 포함하며, 상기 제2 반도체 칩은 범프를 이용하여 상기 제1 반도체 칩과 서로 전기적으로 연결될 수 있다.

본 발명의 일부 실시예들에서, 상기 제2 반도체 칩은 복수의 반도체 칩이 적층되고, 쓰루 실리콘 비아를 포함하며, 상기 웨이퍼 레벨 패키지를 형성하는 단계에서 상기 제2 반도체 칩의 최상면이 노출될 수 있다.

본 발명의 기술적 사상에 따른 웨이퍼 레벨 패키지 형성방법에 따르면, 그라인딩 공정을 생략할 수 있으므로, 웨이퍼 레벨 패키지의 신뢰성을 높일 수 있고, 공정 비용 및 공정 시간을 단축시킬 수 있다.

도 1 내지 도 3, 도 5 내지 도 7은 본 발명의 일부 실시예에 따른 웨이퍼 레벨 패키지의 형성방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 일부 실시예에 따른 웨이퍼 레벨 패키지의 형성방법을 설명하기 위한 도 3의 평면도이다.
도 8은 본 발명의 일부 실시예에 따라 형성된 웨이퍼 레벨 패키지를 개략적으로 도시하는 단면도이다.
도 9는 본 발명의 일부 실시예에 따른, 웨이퍼 레벨 패키지를 형성하는 방법을 나타내는 순서도이다.
도 10은 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.
도 11은 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.

이하, 첨부 도면을 참조하여 본 발명 개념의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명 개념의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명 개념의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석돼서는 안 된다. 본 발명 개념의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명 개념을 보다 완전하게 설명하기 위해서 제공되는 것으로 해석되는 것이 바람직하다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명 개념은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.

제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는 데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명 개념의 권리 범위를 벗어나지 않으면서 제 1 구성 요소는 제 2 구성 요소로 명명될 수 있고, 반대로 제 2 구성 요소는 제 1 구성 요소로 명명될 수 있다.

본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로서, 본 발명 개념을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “갖는다” 등의 표현은 명세서에 기재된 특징, 개수, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 개수, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.

도 1 내지 도 3, 도 5 내지 도 7은 본 발명의 일부 실시예에 따른 웨이퍼 레벨 패키지(1)의 형성방법을 설명하기 위한 단면도이며, 도 4는 본 발명의 일부 실시예에 따른 웨이퍼 레벨 패키지(1)의 형성방법을 설명하기 위한 도 3의 평면도이다.

도 1을 참조하면, 복수의 제1 반도체 칩(12)을 포함하는 웨이퍼(10)를 준비한다.

상기 제1 반도체 칩(12)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다.

상기 웨이퍼(10)는 실리콘, SOI(Silicon On Insulator), 갈륨 비소, 실리콘 게르마늄, 세라믹 또는 석영을 포함할 수 있다. 그러나, 여기에 한정되는 것은 아니다.

도 2를 참조하면, 상기 웨이퍼(10) 상에 복수의 제2 반도체 칩(22)을 실장한다. 상기 제2 반도체 칩(22)은 범프(24)를 통하여 상기 제1 반도체 칩(12)과 전기적으로 연결될 수 있다.

상기 제2 반도체 칩(22)은 플립 칩 본딩 방식을 이용하여, 상기 제2 반도체 칩(22)의 활성면이 상기 웨이퍼(10)의 상면과 서로 대향하도록, 상기 웨이퍼(10) 상에 실장될 수 있다. 그러나, 이에 한정되는 것은 아니다.

또한, 상기 웨이퍼(10)의 상면은 상기 제1 반도체 칩(12)의 활성면이거나 또는 비활성면일 수 있다. 예를 들어, 상기 웨이퍼(10)의 상면이 상기 제1 반도체 칩(12)의 비활성면인 경우, 상기 제1 반도체 칩(12)은 내부에 쓰루 실리콘 비아(through silicon via)를 포함하여, 상기 제2 반도체 칩(22)과 상기 범프(24)를 통하여 전기적으로 연결될 수 있다.

상기 제2 반도체 칩(22)은 내부에 집적 회로를 포함할 수 있다. 예를 들어, 상기 집적 회로는 메모리 회로 또는 로직 회로를 포함할 수 있다. 상기 제2 반도체 칩(22)의 활성면에는 내부의 집적회로와 연결된 적어도 한 개 이상의 패드(28)를 포함할 수 있다. 상기 패드(28)는 예를 들어, 알루미늄(Al) 또는 구리(Cu), 은(Ag), 금(Au), 팔라듐(Pd) 등의 금속으로 형성될 수 있다. 그러나, 이에 한정되는 것은 아니다.

상기 제1 및 제2 반도체 칩(12, 22)들은 동종의 제품들일 수도 있고 이종의 제품들일 수도 있다. 예를 들면, 상기 제1 및 제2 반도체 칩(12, 22)들 중의 일부는 메모리 칩이고, 나머지 반도체 칩은 비메모리 칩일 수 있다. 선택적으로, 상기 제1 및 제2 반도체 칩(12, 22)들은 모두 메모리 칩일 수 있다. 상기 제1 및 제2 반도체 칩(12, 22)은 플래시 메모리, PRAM, RRAM, FeRAM, MRAM 등을 포함할 수 있다.

상기 제1 및 제2 반도체 칩(12, 22)들은 메모리 회로의 종류에 따라서 모두 동일한 크기를 가질 수도 있고, 서로 다른 크기를 가질 수도 있다.

예를 들어, 상기 제1 반도체 칩(12)의 넓이는 상기 제2 반도체 칩(22)의 넓이와 동일하거나 또는 더 클 수 있으며, 동일한 방향을 기준으로 상기 제1 반도체 칩(12)의 크기는 상기 제2 반도체 칩(22)의 크기와 동일하거나 또는 더 클 수 있다.

또한, 상기 웨이퍼(10)와 상기 제2 반도체 칩(22)의 사이에는 언더필(underfill) 부재(26)가 더 포함될 수 있다. 상기 언더필 부재(26)는 상기 웨이퍼(10)와 상기 제2 반도체 칩(22)의 열팽창계수의 차이로 인한 접합 신뢰성이 낮아지는 것을 보강해주고, 상기 범프(24)를 외부 환경으로부터 보호하기 위한 것일 수 있다. 상기 언더필 부재(26)는 에폭시 수지와 같은 절연물질일 수 있다.

도 3 및 도 4를 함께 참조하면, 몰딩 공정을 수행하기 위하여 하부 금형(30b)이 상기 웨이퍼(10)의 하면에 배치되어 상기 웨이퍼(10)를 지지하며, 상부 금형(30a)은 상기 웨이퍼(10) 상면의 가장자리를 모두 감싸도록 배치된다.

상기 웨이퍼(10) 상에 몰딩 부재(40)를 디스펜싱(dispensing)한다. 상기 몰딩 부재(40)는 상기 웨이퍼(10) 상의 적어도 하나 이상의 지점에 디스펜싱 될 수 있다.

상기 몰딩 부재(40)는 상기 제2 반도체 칩(22)의 상부면이 노출되는 웨이퍼 레벨 패키지(도 5의 1 참조)를 형성할 수 있는 무게가 선택된다. 즉, 상기 웨이퍼 레벨 패키지(도 5의 1 참조)에서 상기 제2 반도체 칩(22)의 상부면이 그라인딩 공정 없이 노출될 수 있는 몰딩 부재(40)의 무게가 몰딩 공정을 수행하기 전에 선택된다.

상기 몰딩 부재(40)의 무게는 아래의 식을 이용하여 선택될 수 있다.

몰딩 부재(40)의 무게= [상기 웨이퍼(10)의 상면에서 상기 제2 반도체 칩(22)의 상부면까지의 높이(t1) * 상부 금형(30a)과 접하는 영역을 제외한 상기 웨이퍼(10)의 넓이(a)-상기 높이(t1)* 상기 제2 반도체 칩(22)들의 넓이]*상기 몰딩 부재(40)의 밀도

상기 계산된 몰딩 부재(40)의 무게를 이용하여, 몰딩 공정이 수행되므로, 상기 제2 반도체 칩(22)의 상부면이 노출되며, 따라서, 상기 제2 반도체 칩(22) 상에 형성되는 몰딩 부재를 제거하는 그라인딩(grinding) 공정을 생략할 수 있다. 따라서, 웨이퍼 레벨 패키지를 형성하는 공정 시간 및 공정 비용을 감소시킬 수 있다. 또한, 상기 그라인딩 공정으로 인하여, 몰딩 부재의 선택이 제한적이었으나, 상기 그라인드 공정이 생략되므로, 웨이퍼 레벨 패키지의 신뢰성을 높일 수 있는 몰딩 부재를 자유롭게 선택할 수 있다. 또한, 미리 계산된 소정의 무게를 갖는 몰딩 부재(40)를 사용하므로, 상기 몰딩 부재(40)와 상기 웨이퍼(10)의 열팽창 계수의 차이로 발생되는 스트레스가 전해지는 영역을 최소화할 수 있고, 이로 인하여, 상기 웨이퍼(10)의 휨(warpage) 현상을 최소화시킬 수 있다.

도 5를 참조하면, 하면에 릴리스 필름(release film, 60)이 부착된 플런저(plunger, 50)를 이용하여, 상기 몰딩 부재(40)를 압축한다.

상기 몰딩 부재(40)는 상기 플런저(50)에 의해서 압축되어, 상기 제2 반도체 칩(22)들 사이의 상기 웨이퍼(10) 상면에 배치된다.

따라서, 상기 웨이퍼(10) 상에 상기 제2 반도체 칩(22)이 실장되고, 상기 웨이퍼(10) 및 상기 제2 반도체 칩(22)이 최소 무게의 상기 몰딩 부재(40)에 의해서 구조적으로 지지되는 웨이퍼 레벨 패키지(1)를 형성할 수 있다.

또한, 상기 몰딩 부재(40)는 전술한바와 같이 소정의 무게가 선택되었으므로, 상기 제2 반도체 칩(22)의 상부면이 노출된 웨이퍼 레벨 패키지(1)를 형성할 수 있다.

상기 릴리스 필름(60)은 상기 제2 반도체 칩(22)과 상기 플런저(50) 사이에 배치되며, 상기 릴리스 필름(60)을 이용하여 상기 웨이퍼 레벨 패키지(1)를 상기 플런저(50)로부터 용이하게 탈형할 수 있으며, 상기 제2 반도체 칩(22)을 몰딩 공정에서 보호할 수 있다. 상기 릴리스 필름(60)의 두께는 50㎛ 내지 200㎛일 수 있다.

또한, 위에서는 상기 제1 반도체 칩(12)을 포함하는 웨이퍼(10) 상에 제2 반도체 칩(22)을 실장하는 것을 예를 들어, 설명하였으나 이에 한정되는 것은 아니며, 캐리어(carrier) 상에 상기 제2 반도체 칩(22)을 배치한 후, 동일한 방법에 의해서 웨이퍼 레벨 패키지를 형성할 수 있다.

또한, 미리 계산된 무게의 상기 몰딩 부재(40)를 사용하여 상기 웨이퍼 레벨 패키지(1)를 형성하더라도, 상기 몰딩 부재(40)는 공정마진 등의 이유로 상기 제2 반도체 칩(22)의 상부면의 높이(t1)를 기준으로 약 ±25 ㎛의 단차를 보일 수 있다.

도 6 및 도 7을 함께 참조하면, 상기 금형(30a, 30b)으로부터 상기 웨이퍼 레벨 패키지(1)를 분리한다.

다음으로, 상기 웨이퍼 레벨 패키지(1)에 다이싱 공정을 수행하여, 개개의 단위 웨이퍼 레벨 패키지(2)를 형성한다.

도 8은 본 발명의 일부 실시예에 따라 형성된 웨이퍼 레벨 패키지(3)를 개략적으로 도시하는 단면도이다. 도 8에 있어서, 도 1 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.

도 8의 웨이퍼 레벨 패키지(3)의 제2 반도체 칩(22a)은 도 6에 도시된 웨이퍼 레벨 패키지(1)의 제2 반도체 칩(22)과 달리, 복수의 반도체 칩(22-1, 22-2)이 서로 적층된 형태일 수 있다.

예를 들어, 상기 제2 반도체 칩(22a)은 상하로 적층된 반도체 칩(22-1, 22-2)을 포함하며, 상기 반도체 칩(22-1, 22-2)은 쓰루 실리콘 비아(23, through silicon via, TSV) 및 범프(34)를 통해 서로 전기적으로 연결된다. 또한, 상기 제2 반도체 칩(22a)은 범프(24)를 통해 제1 반도체 칩(12)과 전기적으로 연결될 수 있다.

도 1 내지 도 6을 참조하여 설명한 방법에 의하여, 상기 제2 반도체 칩(22a)의 최상면이 몰딩 부재(40)로부터 노출되어 있는 상기 웨이퍼 레벨 패키지(3)를 형성할 수 있다.

또한, 위에서는 상기 제2 반도체 칩(22a)을 두개의 반도체 칩(22-1, 22-2)이 서로 적층된 형태로 도시하였으나, 이에 한정되는 것은 아니며, 3개 이상의 반도체 칩이 서로 적층된 형태일 수 있다.

도 9는 본 발명의 일부 실시예에 따른, 웨이퍼 레벨 패키지를 형성하는 방법을 나타내는 순서도이다.

도 9를 참조하면, 웨이퍼 또는 캐리어의 상면으로부터, 상기 웨이퍼 또는 상기 캐리어 상면에 실장된 복수의 반도체 칩의 상부면의 높이(t1)를 측정한다(S200).

다음으로, 상부 금형과 접하는 영역을 제외한 몰딩 부재가 형성되는 상기 웨이퍼 또는 상기 캐리어의 넓이(a)를 측정한다(S201). 상기 높이(t1) 및 상기 넓이(a)의 측정 순서는 이에 한정되는 것은 아니며, 서로 바뀔 수 있다.

다음으로, 상기 높이(t1) 및 상기 넓이(a)를 곱하여, 반도체 칩의 상면이 노출된 웨이퍼 레벨 패키지에서 상기 몰딩 부재 및 상기 반도체 칩이 차지하는 제1 부피(v1)를 계산한다(S202).

다음으로, 상기 높이(t1) 및 상기 복수의 반도체 칩의 넓이를 곱하여, 제2 부피(v2)를 측정한다(S203). 상기 웨이퍼 또는 상기 캐리어와 상기 반도체 칩 사이에 언더필 수지가 포함되어 있는 경우, 보다 정확한 계산을 위하여 상기 반도체 칩의 영역을 벗어난 상기 언더필 부재의 제3 부피(v3)를 측정하여 상기 제2 부피(v2)의 측정에 고려할 수 있다. 그러나, 상기 언더필 부재의 제3 부피(v3)는 상기 제2 부피(v2)에 비하여 무시될 수 있을 정도로 작으므로, 상기 제3 부피(v3)에 대한 측정은 생략할 수 있다.

다음으로, 상기 제1 부피(v1)에서 상기 제2 부피(v2)를 차감하여, 상기 반도체 칩들 사이의 상기 웨이퍼 또는 상기 캐리어의 상면에 형성될 몰딩 부재의 부피(v)를 계산한다(S204).

다음으로, 상기 부피(v)에 상기 몰딩 부재의 밀도(ρ)를 곱하여, 상기 반도체 칩의 상부면을 노출시킬 수 있는 몰딩 부재의 무게(w)를 예측한다(S205).

다음으로, 상기 웨이퍼 또는 상기 캐리어 상에 상기 예측된 몰딩 부재의 무게(w)를 디스펜싱 하고, 플런저(plunger)로 압축 공정을 수행하여, 상기 반도체 칩의 상부면이 노출된 웨이퍼 레벨 패키지를 형성한다(S206).

본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 형성방법을 사용하여, 웨이퍼 레벨 패키지를 형성하므로, 몰딩 공정만으로 반도체 칩의 상부면이 노출되는 웨이퍼 레벨 패키지를 형성할 수 있다. 또한, 반도체 칩의 상부면을 노출시키는 그라인딩 공정을 생략할 수 있으므로, 몰딩 부재의 선택의 폭을 넓힐 수 있고, 공정 시간 및 공정 비용을 단축시킬 수 있다.

도 10은 전자 회로 기판을 개략적으로 도시한 블록 다이어그램이다.

도 10을 참조하면, 전자 회로 기판(8, electronic circuit board)이 제공될 수 있다. 상기 전자 회로 기판(8)은 회로 기판(81, circuit board) 상에 배치된 마이크로프로세서(82, microprocessor), 상기 마이크로프로세서(82)와 통신하는 주 기억 회로(83, main storage circuit) 및 부 기억 회로(84, supplementary storage circuit), 상기 마이크로프로세서(82)로 명령을 보내는 입력 신호 처리 회로(85, input signal processing circuit), 상기 마이크로프로세서(82)로부터 명령을 받는 출력 신호 처리 회로(86, output signal processing circuit) 및 다른 회로 기판들과 전기 신호를 주고 받는 통신 신호 처리 회로(87, communicating signal processing circuit)를 포함한다. 화살표들은 전기적 신호가 전달될 수 있는 경로를 의미하는 것으로 이해될 수 있다.

상기 마이크로프로세서(82)는 각종 전기 신호를 받아 처리 하고 처리 결과를 출력할 수 있으며, 상기 전자 회로 기판(8)의 다른 구성 요소들을 제어할 수 있다. 상기 마이크로프로세서(82)는 예를 들어, 중앙 처리 장치(CPU: central processing unit), 및/또는 주 제어 장치(MCU: main control unit) 등으로 이해될 수 있다. 상기 주 기억 회로(83)는 상기 마이크로프로세서(82)가 항상 또는 빈번하게 필요로 하는 데이터 또는 프로세싱 전후의 데이터를 임시로 저장할 수 있다. 상기 주 기억 회로(83)는 빠른 속의 응답이 필요하므로, 반도체 메모리로 구성될 수 있다. 보다 상세하게, 상기 주 기억 회로(83)는 캐시(cache)로 불리는 반도체 메모리일 수도 있고, SRAM, DRAM, RRAM 및 그 응용 반도체 메모리들, 예를 들어 Utilized RAM, Ferro-electric RAM, Fast cycle RAM, Phase changeable RAM(PRAM), Magnetic RAM(MRAM), 기타 다른 반도체 메모리로 구성될 수 있다. 부가하여, 상기 주 기억 회로는 휘발성/비휘발성과 관계가 없으며, 랜덤 억세스 메모리를 포함할 수 있다.

따라서, 상기 주 기억 회로(83)는 본 발명의 실시예에 따른 형성 방법을 이용하여 형성된 웨이퍼 레벨 패키지를 포함할 수 있다.

상기 부 기억 회로(84)는 대용량 기억 소자이고, 플래시 또는 상변화 메모리 등과 같은 비휘발성 반도체 메모리이거나 마그네틱 필드를 이용한 하드 디스크 드라이브일 수 있다. 또는 빛을 이용한 컴팩트 디스크 드라이브일 수 있다. 상기 부 기억 회로(84)는 상기 주 기억 회로(83)에 비하여, 빠른 속도를 원하지 않는 대신, 대용량의 데이터를 저장하고자 할 경우 사용될 수 있다.

상기 부 기억 회로(84)는 랜덤/비랜덤과 관계가 없으며, 비휘발성 기억 소자를 포함할 수 있다. 상기 부 기억 회로(84)는 반도체 모듈을 적어도 하나 이상 포함할 수 있다. 상기 입력 신호 처리 회로(85)는 외부의 명령을 전기적 신호로 바꾸거나, 외부로부터 전달된 전기적 신호를 상기 마이크로프로세서(82)로 전달할 수 있다. 상기 외부로부터 전달된 명령 또는 전기적 신호는 동작 명령일 수도 있고, 처리해야 할 전기 신호일 수도 있고, 저장해야 할 데이터일 수도 있다. 상기 입력 신호 처리 회로(85)는 예를 들어 키보드, 마우스, 터치 패드, 이미지 인식장치 또는 다양한 센서들로부터 전송되어 온 신호를 처리하는 단말기 신호 처리 회로(terminal signal processing circuit), 스캐너 또는 카메라의 영상 신호 입력을 처리하는 영상 신호 처리 회로(image signal processing circuit) 또는 여러 가지 센서 또는 입력 신호 인터페이스 등일 수 있다.

상기 출력 신호 처리 회로(86)는 상기 마이크로프로세서(82)에서 처리된 전기 신호를 외부로 전송하기 위한 구성 요소일 수 있다. 예를 들어, 출력 신호 처리 회로(86)는 그래픽 카드, 이미지 프로세서, 광학 변환기, 빔 패널 카드, 또는 다양한 기능의 인터페이스 회로 등일 수 있다. 상기 통신 회로(87)는 다른 전자 시스템 또는 다른 회로 기판과 전기적 신호를 상기 입력 신호 처리 회로(85) 또는 출력 신호 처리 회로(86)를 통하지 않고 직접적으로 주고 받기 위한 구성 요소이다. 예를 들어, 통신 회로(87)는 개인 컴퓨터 시스템의 모뎀, 랜 카드, 또는 다양한 인터페이스 회로 등일 수 있다.

도 11은 전자 시스템을 개략적으로 도시한 블록 다이어그램이다.

도 11을 참조하면, 전자 시스템(9)은, 제어부(91, control unit), 입력부(92, input unit), 출력부(93, output unit), 및 저장부(94, storage unit)를 포함하고, 통신부(95, communication unit) 및/또는 기타 동작부(96, operation unit)를 더 포함할 수 있다.

상기 제어부(91)는 상기 전자 시스템(9) 및 각 부분들을 총괄하여 제어할 수 있다. 상기 제어부(91)는 중앙 처리부 또는 중앙 제어부로 이해될 수 있으며, 도 10의 상기 전자 회로 기판(8)을 포함할 수 있다. 상기 입력부(92)는 상기 제어부(91)로 전기적 명령 신호를 보낼 수 있다.

상기 입력부(92)는 키보드, 키패드, 마우스, 터치 패드, 스캐너 같은 이미지 인식기, 또는 다양한 입력 센서들일 수 있다.

상기 출력부(93)는 상기 제어부(91)로부터 전기적 명령 신호를 받아 상기 전자 시스템(9)

이 처리한 결과를 출력할 수 있다. 상기 출력부(93)는 모니터, 프린터, 빔 조사기, 또는 다양한 기계적 장치일 수 있다.

상기 저장부(94)는 상기 제어부(91)가 처리할 전기적 신호 또는 처리한 전기적 신호를 임시적 또는 영구적으로 저장하기 위한 구성 요소일 수 있다. 상기 저장부(94)는 상기 제어부(91)와 물리적, 전기적으로 연결 또는 결합될 수 있다. 상기 저장부(94)는 반도체 메모리, 하드 디스크 같은 마그네틱 저장 장치, 컴팩트 디스크 같은 광학 저장 장치, 또는 기타 데이터 저장 기능을 갖는 서버일 수 있다. 상기 저장부(94)는 본 발명의 실시예에 따른 형성 방법을 이용하여 형성된 웨이퍼 레벨 패키지를 포함할 수 있다.

상기 통신부(95)는 상기 제어부(91)로부터 전기적 명령 신호를 받아 다른 전자 시스템으로 전기적 신호를 보내거나 받을 수 있다. 상기 통신부(95)는 모뎀, 랜카드 같은 유선 송수신 장치, 와이브로 인터페이스 같은 무선 송수신 장치, 또는 적외선 포트 등일 수 있다.

상기 동작부(96)는 상기 제어부(91)의 명령에 따라 물리적 또는 기계적인 동작을 할 수 있다. 예를 들어, 상기 동작부(96)는 플로터, 인디케이터, 업/다운 오퍼레이터 등, 기계적인 동작을 하는 구성 요소일 수 있다. 본 발명의 기술적 사상에 의한 전자 시스템은 컴퓨터, 네트웍 서버, 네트워킹 프린터 또는 스캐너, 무선 컨트롤러, 이동 통신용 단말기, 교환기, 또는 기타 프로그램된 동작을 하는 전자 제품일 수 있다.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

1, 3: 웨이퍼 레벨 패키지 10: 웨이퍼
12: 제1 반도체 칩 22, 22a: 제2 반도체 칩
23: 쓰루 실리콘 비아 24, 34: 범프
26: 언더필 부재 28: 패드
30a: 상부 금형 30b: 하부 금형
40: 몰딩 부재 22-1, 22-2: 반도체 칩
50: 플런저 60: 릴리스 필름