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半导体器件与具有半导体器件和印刷电路板的接触器组件

阅读：621发布：2020-05-08

专利汇可以提供半导体器件与具有半导体器件和印刷电路板的接触器组件专利检索，专利查询，专利分析的服务。并且本发明涉及一种半导体器件(2)，具有半导体芯片 (3)、壳体(5)和端子组件(10)，该端子组件具有至少两排(14、16)平面端子(12)，这些平面端子被布置在壳体(5)的下侧并且能够通过连接件与布置在印刷电路板上的触点组件的对应触点电连接，触点组件具有至少两排，其中触点组件的几何形状对应于端子组件(10)的几何形状，其中在端子组件(10)的第一排(14)的两个相邻的第一端子(14A)之间预设第一间距，并且在端子组件(10)的第二排(16)的两个相邻的第二端子(16A)之间预设第二间距，其中第二排(16)的第二端子(16A)与第一排(14)的第一端子(14A)交错地布置，并且本发明还涉及在这种半导体器件(2)和印刷电路板之间的对应的接触器组件。在此，至少在端子组件(10)的第一排(14)的两个相邻第一端子(14A)之间的第一间距对应于在对应的触点组件的两个触点之间的间隙(C、D)，在该间隙中能够以功能可靠的尺寸和间距布置至少两个导体路径(28)。，下面是半导体器件与具有半导体器件和印刷电路板的接触器组件专利的具体信息内容。

权利要求

1.一种半导体器件(2)，具有半导体芯片(3)、壳体(5)和端子组件(10)，所述端子组件具有至少两排(14、16)平面端子(12)，所述平面端子被布置在所述壳体(5)的下侧并且能够通过连接件(9)与布置在印刷电路板(7)上的触点组件(20)的对应的触点(22)电连接，所述触点组件具有至少两排(24、26)，其中所述触点组件(20)的几何形状对应于所述端子组件(10)的几何形状，其中在所述端子组件(10)的第一排(14)的两个相邻的第一端子(14A)之间被预设第一间距，并且在所述端子组件(10)的第二排(16)的两个相邻的第二端子(16A)之间被预设第二间距，其中所述第二排(16)的第二端子(16A)与所述第一排(14)的第一端子(14A)交错地布置，其特征在于，至少在所述端子组件(10)的第一排(14)的两个相邻的第一端子(14A)之间的第一间距对应于在对应的所述触点组件(20)的两个触点(22)之间的间隙(C、D)，在所述间隙中能够以功能可靠的尺寸和间距来布置至少两个导体路径(28)。
2.根据权利要求1所述的半导体器件(2)，其特征在于，在所述第一排(14)的两个相邻的第一端子(14A)之间的第一间距具有相同的值或不同的值。
3.根据权利要求1或2所述的半导体器件(2)，其特征在于，在所述第二排(16)的两个相邻的第二端子(16A)之间的第二间距具有相同的值或不同的值。
4.一种接触器组件(1)，具有半导体器件(2)和印刷电路板(7)，所述半导体器件包括半导体芯片(3)、壳体(5)和端子组件(10)，所述端子组件(10)具有布置在所述壳体(5)下侧的至少两排(14、16)平面端子(12)，所述印刷电路板(7)包括具有至少两排(24、26)触点(22)的触点组件(20)，其中所述触点组件(20)的几何形状对应于所述端子组件(10)的几何形状，并且所述端子组件(10)的端子(12)通过连接件(9)与所述触点组件(20)的对应的触点(22)电连接，其中所述端子组件(10)的端子(12)通过所述触点组件(20)的触点(22)并且通过所述印刷电路板(7)的导体路径(28)而被拆分，其中在所述端子组件(10)的第一排(14)的两个相邻的第一端子(14A)之间以及在所述触点组件(20)的第一排(23)的两个相邻的第一触点(24A)之间被预设第一间距，并且在所述端子组件(10)的第二排(16)的两个相邻的第二端子(16A)之间以及在所述触点组件(20)的第二排(26)的两个相邻的第二触点(26A)之间被预设第二间距，其中相应第二排(16、26)的第二端子(16A)和第二触点(26A)与相应第一排(14、24)的第一端子(14A)和第一触点(24A)交错地布置，其中所述第二排(26)的第二触点(26A)能够通过所述导体路径(28)被接触，所述导体路径分别被引导穿过所述第一排(24)的两个相邻的触点(24A)之间的间隙(B、C、D)，其特征在于，至少在所述端子组件(10)的第一排(14)的两个相邻的第一端子(14A)之间以及在所述触点组件(20)的第一排(24)的两个对应的相邻的第一触点(24A)之间的第一间距对应于在所述触点组件(20)的两个触点(22)之间的间隙(C、D)，在所述间隙中能够以功能可靠的尺寸和间距来布置至少两个导体路径(28)，所述至少两个导体路径分别接触第二排(26)的第二触点(26A)。
5.根据权利要求4所述的接触器组件(1)，其特征在于，在相应第一排(14、24)的两个相邻的第一端子(14A)之间以及两个相邻的第一触点(24A)之间的第一间距具有相同的值。
6.根据权利要求4所述的接触器组件(1)，其特征在于，在相应第一排(14、24)的两个相邻的第一端子(14A)之间以及两个相邻的第一触点(24A)之间的第一间距具有不同的值。
7.根据权利要求6所述的接触器组件(1)，其特征在于，在两个相邻的第一触点(24A)之间的第一间隙(A)代表最小触点间距(mpa)。
8.根据权利要求6或7所述的接触器组件(1)，其特征在于，在两个相邻的第一触点(24A)之间的第二间隙(B)中仅引导一个导体路径(28)。
9.根据权利要求6至8中任一项所述的接触器组件(1)，其特征在于，在两个相邻的第一触点(24A)之间的第三间隙(C)中引导两个导体路径(28)。
10.根据权利要求6至9中任一项所述的接触器组件(1)，其特征在于，在两个相邻的第一触点(24A)之间的第四间隙(D)中引导三个导体路径(28)。
11.根据权利要求4至10中任一项所述的接触器组件(1)，其特征在于，在相应第二排(16、26)的两个相邻的第二端子(16A)之间以及两个相邻的第二触点(26A)之间的第二间距具有相同的值或不同的值。
12.根据权利要求11所述的接触器组件(1)，其特征在于，相应第二排(16、26)的第二端子(16A)和第二触点(26A)对称地与相应第一排(14、24)的两个相邻的第一端子(14A)之间以及两个相邻的第一触点(24A)之间的对应间隙(B、C、D)的中心对齐。
13.根据权利要求4至12中任一项所述的接触器组件(1)，其特征在于，可根据公式VDK＝kk/(mpb+4*rv+2*kü+n*mlb+(n-1)*mla)计算在所述触点组件(20)的一个区段中的布线密度(VDK)，其中kk表示在所观察的区段中的触点数量，mpb表示最小的触点宽度，rv表示最大的抗蚀剂偏移，kü表示最小的边缘覆盖率，n表示在两个相邻的第一触点(26A)之间的间隙(B、C、D)中的导体路径数量，mlb表示最小的导体路径宽度，并且mla表示最小的导体路径间距。
14.根据权利要求13所述的接触器组件(1)，其特征在于，N为在1至3范围中的自然数。

说明书全文

半导体器件与具有半导体器件和印刷电路板的接触器组件

技术领域

[0001] 本发明涉及一种根据独立权利要求1的前序部分所述的半导体器件。本发明的内容对象还包括一种根据独立权利要求4前序部分所述的具有半导体器件和印刷电路板的接触器组件。

背景技术

[0002] 出于成本和性能原因，半导体器件(IC)越来越趋于小型化(摩尔定律)，其中单位面积的半导体器件的电连接数量越来越多。在半导体器件级上的提高的集成密度同时需要在半导体器件壳体(IC封装)中的集成密度的相应提高。其原因如在半导体器件本身中一样是成本和性能。在提高集成度的过程中，半导体器件壳体已经从具有外围端子(SOIC、QFP、QFN)的结构发展到具有多排平面端子的结构(多排QFN、FusionQuad)或所谓的区域阵列结构(BGA、LGA、WLP)。半导体器件壳体的集成密度的特征在于端子相互之间的距离(间距)。目前，对于外围结构和区域阵列结构而言，现有技术的最小间距为0.4mm。标准情况下，小型化始终与端子相互之间距离(间距)的减小相关联。

[0003] 四方扁平无引线封装(QFN封装)是集成电路或半导体器件的通用壳体结构形式。该术语涵盖了作为表面安装构件焊接在印刷电路板上的不同尺寸的壳体。作为重要特征并且与类似的四方扁平封装(QFP)相比，电气端子不是在侧向超出壳体的尺寸，而是例如以非镀锡的铜端子的形式平坦地集成在壳体的底部。结果，可减小印刷电路板上所需的空间，并且可实现更高的封装密度。

[0004] 集成度更高的和高度集成的半导体器件壳体的应用取决于其在合适的印刷电路板上的可加工性。印刷电路板技术分为具有机械钻孔和电镀过孔的较粗的标准技术，以及更精细的高密度互连技术(HDI技术)，其由于激光钻孔过孔的存在可允许印刷电路板上元件布线的距离更小。由于制造工艺更加复杂，HDI技术与标准技术相比会导致更高的成本。通常，高度集成的半导体器件壳体需要采用HDI技术的印刷电路板。

[0005] 从“Amkor的双排MLF壳体的表面安装组装的应用手册”2005年8月修订版A中已知一种半导体器件，其具有半导体芯片、壳体和带有至少两排平面端子的端子组件，这些端子布置在壳体的下侧并且可通过与布置在印刷电路板上的触点组件的相应触点的连接而与至少两排电连接。触点组件的几何形状对应于端子组件的几何形状，其中在端子组件第一排的两个相邻的第一端子之间设定第一间距，并且在端子组件第二排的两个相邻的第二端子之间设定第二间距。第二排的第二端子与第一排的第一端子相偏移地布置。在第一排的两个相邻的第一端子之间的第一间距和在第二排的两个相邻的第二端子之间的第二间距具有相同的值。对于该间距公开的可能的值为500μm或650μm。在端子组件第一排的两个相邻的第一端子之间的第一间距对应于在印刷电路板的相应触点组件的两个触点之间的间隙，其中可以功能可靠的尺寸和间距布置导体路径，该导体路径与第二排的第二触点相接触。

发明内容

[0006] 具有独立权利要求1所述特征的半导体器件以及具有权利要求4所述特征的具有半导体器件和印刷电路板的接触器组件具有以下优点：尽管具有高集成密度，但半导体器件的端子组件与低成本的标准印刷印刷电路板技术是兼容的。这通过以下方式实现，即，在端子组件的平面端子之间的间距被设计为使得可采用标准技术在印刷印刷电路板上进行布线。通过端子组件的这种灵活的结构同样可实现在触点组件的触点排之间的直通接触。

[0007] 通过增大端子组件第一排的至少两个相邻端子之间的第一间距，可在具有平面端子的多排端子组件(例如多排QFN)中实现小型化，其可进一步拆分成廉价的以标准技术制造的电路板。

[0008] 为了将这种多排端子组件拆分成以标准技术制造的印刷电路板的接触器组件，必须通过印刷电路板上的触点和导体路径拆分端子组件的所有端子。在根据本发明的半导体器件和根据本发明的接触器组件的实施方式中，与现有技术不同的是，可通过增大在端子组件第一排的两个相邻第一端子之间或在触点组件第一排的两个相邻第一触点之间的间距来实现小型化或布线密度的提高，这是因为可将端子组件第二排的两个相邻第二端子之间或触点组件第二排的两个相邻第二触点之间的第二间距减小到最小的接触距离，其中通过在第一排的相邻第一触点之间的间隙中引导的导体路径可接近第二排的更多数量的第二触点。

[0009] 本发明的实施方式提供了一种半导体器件，具有半导体芯片、壳体和端子组件，该端子组件具有至少两排平面端子，这些平面端子被布置在壳体的下侧并且能够通过连接件与布置在印刷电路板上的触点组件的对应触点电连接，该触点组件具有至少两排。触点组件的几何形状对应于端子组件的几何形状，其中在端子组件第一排的两个相邻的第一端子之间被预设第一间距，并且在端子组件第二排的两个相邻的第二端子之间被预设第二间距。第二排的第二端子与第一排的第一端子交错地布置。在此，至少在端子组件第一排的两个相邻的第一端子之间的第一间距对应于在对应的触点组件的两个触点之间的间隙，在该间隙中能够以功能可靠的尺寸和间距布置至少两个导体路径。

[0010] 此外，提出了一种具有半导体器件和印刷电路板的接触器组件，半导体器件包括半导体芯片、壳体和端子组件，端子组件具有布置在壳体底侧的至少两排平面端子，印刷电路板包括具有至少两排触点的触点组件。触点组件的几何形状对应于端子组件的几何形状，并且端子组件的端子通过连接件与触点组件的对应触点电连接。此外，端子组件的端子通过触点组件的触点并且通过印刷电路板的导体路径而被拆分。在端子组件第一排的两个相邻的第一端子之间以及在触点组件第一排的两个相邻的第一触点之间被预设第一间距，并且在端子组件第二排的两个相邻的第二端子之间以及在触点组件第二排的两个相邻的第二触点之间被预设第二间距。相应第二排的第二端子和第二触点与相应第一排的第一端子和第一触点交错地布置，其中第二排的第二触点能够通过导体路径被接触，这些导体路径分别被引导穿过第一排的两个相邻触点之间的间隙。在此，至少在端子组件第一排的两个相邻的第一端子之间以及在触点组件第一排的两个对应的相邻第一触点之间的第一间距对应于在触点组件的两个触点之间的间隙，在该间隙中能够以功能可靠的尺寸和间距布置至少两个导体路径，这些导体路径分别接触第二排的第二触点。

[0011] 在下文中，半导体器件可理解为在四方扁平无引线封装(QFN封装)中的集成电路或半导体芯片，其平面电触点布置在壳体的下侧。

[0012] 通过在从属权利要求中列出的措施和改进方案可有利地改进在独立权利要求1中说明的半导体器件和在独立权利要求4中说明的在半导体器件和印刷电路板之间的接触器组件。

[0013] 在接触器组件的有利设计方案中，在相应第一排的两个相邻的第一端子之间以及两个相邻的第一触点之间的第一间距可以具有相同的值。作为替代，在相应第一排的两个相邻的第一端子之间以及两个相邻的第一触点之间的第一间距可以具有不同的值。由此，端子组件和触点组件可灵活且容易地适配于不同的要求。由此，例如在相应第一排的两个相邻的第一端子或第一触点之间的间距可以都具有相同的值。作为替代，在两个相邻的第一端子或第一触点之间的间距可以变化。由此，例如在两个相邻的第一触点之间的第一间隙代表最小的触点间距，从而在第一间隙中不可引导任何导体路径，并且无法接近触点组件第二排的第二触点。这使得可利用常规技术实现约2.5 信号/mm的布线密度。在两个相邻的第一触点之间的第二间隙中仅可引导一个导体路径，从而可接近触点组件的第二排的第二触点。这使得可利用常规技术实现在3到3.33信号/mm之间的范围中的布线密度。作为具有所述至少一个第二间隙的实施方式的附加或替代，可以在两个相邻的第一触点之间的第三间隙中引导两个导体路径，从而可接近触点组件的第二排的两个第二触点。这使得可利用常规技术实现在3.25和3.75信号/mm之间的范围中的布线密度。作为具有所述至少一个第二间隙和/或第三间隙的实施方式的附加或替代，可在两个相邻的第一触点之间的第四间隙中引导三个导体路径，从而可接近触点组件的第二排的三个第二触点。这使得可利用常规技术实现约3.4信号/mm的布线密度。因此，以这种方式可实施以下接触器组件，其包括至少一个分别在数量上等于或不同于上述第一间隙和/或第二间隙和/或第三间隙和/或第四间隙的任何可考虑的组合。

[0014] 在接触器组件的另一有利的设计方案中，在相应第二排的两个相邻的第二端子之间以及在两个相邻的第二触点之间的间距可以具有相同的值或不同的值。优选地可在相应第二排的两个相邻的第二端子或第二触点之间分别选择最小的端子间距或触点间距，以便能够在相应的第二排中实施最大可能数量的第二端子或第二触点。作为替代，在两个相邻的第二端子或第二触点之间的间距可以改变，以便使相应的第二排适配于相应的第一排并且使得可接近第二端子或第二触点。为了便于接近第二端子或第二触点，可使相应第二排的第二端子和第二触点对准在相应第一排的两个相邻的第一端子之间以及在两个相邻的第一触点之间的对应间隙的中心。

[0015] 在接触器组件的另一有利的设计方案中，可根据公式VDK＝kk/(mpb+4*rv+2*kü+n*mlb+(n-1)*mla)计算在触点组件的一个区段中的布线密度VDK，其中kk表示在所观察的区段中的触点数量，mpb表示最小的触点宽度，rv表示最大的抗蚀剂偏移，kü表示最小的边缘覆盖率，n表示在两个相邻的第一触点之间的间隙中的导体路径数量，mlb表示最小的导体路径宽度并且mla表示最小的导体路径间距。利用常规技术可使得在两个相邻触点之间的导体路径的数量在1至3的范围中变化。附图说明

[0016] 本发明的实施例在附图中示出并且在以下说明中得以详细阐述。在附图中，相同的附图标记表示执行相同或相似功能的部件或元件。

[0017] 图1示出了根据本发明的半导体器件的实施例的示意性仰视图。

[0018] 图2示出了根据本发明的接触器组件的实施例的第一区段的示意性截面图，该接触器组件具有图1的半导体器件和印刷电路板。

[0019] 图3示出了图2的根据本发明的接触器组件的第二区段的示意性截面图。

[0020] 图4示出了图2和图3的根据本发明的接触器组件的第三区段的示意性截面图。

[0021] 图5示出了图2至图4的根据本发明的接触器组件的第四区段的示意性截面图。

[0022] 图6示出了一个印刷电路板的实施例的第三区段的示意性俯视图，其为图5的根据本发明的接触器组件的印刷电路板。

[0023] 图7示出了一个印刷电路板的实施例的第四区段的示意性俯视图，其为图5的根据本发明的接触器组件的印刷电路板。

[0024] 图8示出了半导体器件的不同端子组件的示意图。

具体实施方式

[0025] 从图1至图5可看出，根据本发明的半导体器件2的所示实施例包括半导体芯片3、壳体5和端子组件10，端子组件10具有至少两排14、16的平面端子12，这些平面端子被布置在壳体5的底侧并且通过连接件9与布置在印刷电路板7上的触点组件20的对应触点22电连接，该触点组件20具有至少两排24、26。触点组件20的几何形状对应于端子组件10的几何形状，其中在端子组件10的第一排14的两个相邻的第一端子14A之间被预设第一间距，并且在端子组件10的第二排16的两个相邻的第二端子16A之间被预设第二间距。另外，第二排16的第二端子16A与第一排14的第一端子14A交错地布置。在此，至少在端子组件10的第一排14的两个相邻第一端子14A之间的第一间距对应于在对应的触点组件20的两个触点22之间的间隙C、D，在该间隙中能够以功能可靠的尺寸和间距布置至少两个导体路径28。

[0026] 如从图1至图7进一步可见，所示实施例中的接触器组件1包括图1所示并如上所述的半导体器件2和印刷电路板7。印刷电路板7包括具有至少两排24、26的触点22的触点组件20，其中触点组件20的几何形状对应于端子组件10的几何形状，并且端子组件10的端子12通过连接件9(优选地通过焊接点)与触点组件20的对应触点22电连接。端子组件10的端子
12通过触点组件20的触点22和印刷电路板7的导体路径28被拆分，其中在端子组件10的第一排14的两个相邻的第一端子14A之间以及在触点组件20的第一排23的两个相邻的第一触点24A之间预设第一间距，并且在端子组件10的第二排16的两个相邻的第二端子16A之间以及在触点组件20的第二排26的两个相邻的第二触点26A之间预设第二间距。如图1、图6和图
7进一步所示，相应第二排16、26的第二端子16A和第二触点26A与相应第一排14、24的第一端子14A和第一触点24A交错地布置。另外，第二排26的第二触点26A可通过导体路径28被接触，导体路径28分别被引导穿过第一排24的两个相邻触点24A之间的间隙B、C、D。在此，至少在端子组件10的第一排14的两个相邻的第一端子14A之间以及在触点组件20的第一排24的两个相邻的对应第一触点24A之间的第一间距对应于在触点组件20的两个触点22之间的间隙C、D，在该间隙中能够以功能可靠的尺寸和间距布置至少两个导体路径28，这些导体路径分别接触第二排26的第二触点26A。

[0027] 如特别是从图1至图7中还可看出，所示实施例中的端子组件10和触点组件20分别具有多个区段10C、20C，在该区段处在端子组件10的第一排14的两个相邻的第一端子14A之间以及在触点组件20的第一排24的两个相邻的第一触点24A之间的第一间距分别对应于间隙C，其中在触点组件20的第一排24的两个第一触点24A之间能够以功能可靠的尺寸和间距引导两个导体路径28。在图1中，导体路径28以虚线表示。另外，在所示实施例中，端子组件10和触点组件20分别具有多个区段10D、20D，在该区段处在端子组件10的第一排14的两个相邻的第一端子14A之间以及在触点组件20的第一排24的两个相邻的第一触点24A之间的第一间距分别对应于间隙D，在该间隙D中能够在触点组件20的第一排24的两个第一触点
24A之间以功能可靠的尺寸和间距引导三个导体路径28。此外，在所示实施例中，端子组件
10和触点组件20分别具有多个区段10B、20B，在该区段处在端子组件10的第一排14的两个相邻的第一端子14A之间以及在触点组件20的第一排24的两个相邻的第一触点24A之间的第一间距分别对应于间隙B，在该间隙B中在触点组件20的第一排24的两个第一触点24A之间仅能够以功能可靠的尺寸和间距引导一个导体路径28。此外，在所示实施例中，端子组件
10和触点组件20分别具有多个区段10A、20A，在该区段处在端子组件10的第一排14的两个相邻的第一端子14A之间以及在触点组件20的第一排24的两个相邻的第一触点24A之间的第一间距对应于最小端子间距mta或最小触点间距mpa，从而在对应的触点组件20的两个触点22之间的间隙A中无法以功能可靠的尺寸和间距引导导体路径28。由此，在所示实施例中，端子组件10和触点组件20分别具有在端子组件第一排14的两个相邻第一端子14A之间以及在触点组件20的第一排24的两个相邻第一触点24A之间的第一间距的组合，其具有四个不同的值。在未示出的替代实施例中，端子组件10和触点组件20可具有其他数量的具有不同值的第一间距以及具有不同值的第一间距的其他组合。因此，端子组件10和触点组件
20在相应的第一排14、24中例如仅可以具有在两个相邻的第一端子14A或第一触点24A之间的第一间距的组合，其分别对应于间隙C或间隙D。另外，端子组件10和触点组件20在相应的第一排14、24中例如可以在两个相邻的第一端子14A或第一触点24A之间仅具有相同的对应于间隙C的第一间距或在两个相邻的第一端子14A或第一触点24A之间仅具有相同的对应于间隙D的第一间距。

[0028] 如图1进一步所示，在根据本发明的半导体器件2的所示实施例中，在端子组件10的第二排16的两个相邻的第二端子16A之间的第二间距具有相同的值。在此，在两个相邻的第二端子16A之间的第二间距对应于仍可实现半导体器件的可靠功能的最小端子间距mta。另外，在所示实施例中，布置在壳体5的拐角处的四个第一平面端子14A分别比端子组件10的第一排14的其他第一平面端子14A具有更大的面积。此外，端子组件10的第二排16的第二端子16A分别比端子组件10的第一排14的第一平面端子14A具有更大的面积。

[0029] 从图6和图7进一步可见，在所示实施例中，在触点组件20的第二排26的两个相邻的第二触点26A之间的第二间距与端子组件10类似地具有的相同值。在此，在两个相邻的第二触点26A之间的第二间距对应于仍可实现接触器组件1的可靠功能的最小触点间距mpa。

[0030] 从图2还可看出，所示的在两个相邻触点22之间的第一间隙A表示最小触点间距mpa，其在所示实施例中也对应于两个相邻端子12之间的最小端子间距mta。由于使用低成本的标准技术来制造印刷电路板7，因此对于最小端子间距mta或最小触点间距mpa从而对于第一间隙A得到的值为200μm。对于端子宽度tb和触点宽度pb分别假设的值为200μm。对于触点组件20的所示区段20A，可由触点宽度pb和最小触点间距mpa的总和来计算间距，从而得到400μm的值。由此利用所使用的标准技术得到2.5信号/mm的配线密度。

[0031] 如从图3至图5进一步可见，在所示的两个相邻触点22之间的间隙B、C、D中分别引导至少一个导体路径28。由此，间隙B、C、D的宽度Br或相应的端子间距ta或相应的触点间距pa可根据等式(1)计算：

[0032] Br＝ta＝pa＝(4*rv+2*kü+n*mlb+(n-1)*mla) (1)

[0033] 在此，rv表示最大的抗蚀剂偏移，kü表示最小的边缘覆盖率，n表示在两个相邻触点22之间的间隙中的导体路径数量，mlb表示最小的导体路径宽度，并且mla表示最小的导体路径间距。由此，间隙B、C、D由所使用的导体路径的导体路径宽度lb和取决于技术的为接触器组件1的可靠功能而遵守的多个间距组成。对于触点组件20的所示区段20B、20C、20D，可由触点宽度pb和间隙B、C、D的宽度Br之和计算相应的间距。在触点组件20的区段10B、10C、10D中的相应布线密度VDK可根据等式(2)计算：

[0034] VDK＝kk/(mpb+Br) (2)

[0035] 在此，kk表示在所考虑的区段10B、10C、10D中的触点数量，mpb表示最小触点宽度，Br表示在两个相邻触点22之间的间隙B、C、D的宽度。

[0036] 如从图3中进一步可见，在所示的两个相邻触点22之间的第二间隙B中仅引导一个导体路径28。因此，可根据等式(1)计算第二间隙B的宽度Br。所使用的标准技术具有125μm的最小导体路径宽度mlb、125μm的最小导体路径间距mla、50μm的最大抗蚀剂偏移和50μm的最小边缘覆盖率。因此，根据等式(1)，对于第二间隙B的宽度Br得到的值为425μm。对于触点组件20的所示区段20B，可由触点宽度pb和第二间隙B的宽度Br之和来计算间距，从而得到的值为625μm。由此，利用所使用的标准技术得到在3至3.33信号/mm的布线密度。

[0037] 由图4和图6进一步可见，在所示的两个相邻触点22之间的第三间隙C中引导了两个导体路径28。因此，可根据等式(1)计算第三间隙C的宽度Br。利用所使用的标准技术，对于第三间隙C的宽度Br根据等式(1)得到的值为675μm。对于触点组件20的所示区段20C，可以由触点宽度pb和第三间隙C的宽度Br之和来计算间距，从而得到的值为825μm。由此，利用所使用的标准技术得到在3.25和3.75信号/mm之间的布线密度。

[0038] 由图5和图7进一步可见，在所示的两个相邻触点22之间的第四间隙C中引导了三个导体路径28。因此，可以根据等式(1)计算第四间隙D的宽度Br。利用所使用的标准技术，对于第四间隙D的宽度Br根据等式(1)得到的值为925μm。对于触点组件20的所示区段20D，可由触点宽度pb和第四间隙D的宽度Br之和来计算间距，从而得到的值为1125μm。由此，利用所使用的标准技术得到3.4信号/mm的布线密度。通过使用标准技术，可以在两个相邻的触点22之间的间隙D中引导最多三个导体路径28，以进一步实现小型化。

[0039] 图8示出了半导体器件的不同端子组件的俯视图。在此，在第一部分或顶部部分中示出的从现有技术中已知的第一端子组件仅具有一排15个平面端子12。在此，在两个相邻端子12之间的间距或间隙A是相同的。在第二部分中示出的由现有技术已知的第二端子组件具有两排平面端子12。在此，在第一排或第二排的两个相邻端子12之间的间距或间隙B是相同的。在每个间隙B中都可引导导体路径。总体上，在所示第二部分中的第二端子组件具有19个端子12。这比第一端子组件多四个端子12。第三部分中示出的第三端子组件具有两排平面端子12。在此，在第一排和第二排的两个相邻端子12之间的间距或间隙A、C不同。在第二排的两个相邻端子12之间的间距或间隙A具有相同的间距A，其对应于最小端子间距。在第一排的两个相邻端子12之间的间距或间隙C也相同，但被设计得足够大以使得在间隙C中分别可引导两个导体路径。总体上，在所示第三部分20中的第三端子组件具有20个端子
12。这比第一端子组件多五个端子12，并且比第二端子组件多一个端子12。在第四部分中示出的第四端子组件具有两排平面端子12。在此，在第一排和第二排的两个相邻端子12之间的间距或间隙A、D不同。在第二排的两个相邻端子12之间的间距或间隙A具有相同的间距A，其对应于最小触点间距。在第一排的两个相邻端子12之间的间距或间隙D也相同，但被设计得足够大以使得在间隙C中分别可引导三个导体路径。总体上，在所示第四部分21中的第四端子组件具有21个端子12。这比第一端子组件多六个端子12，并且比第二端子组件多两个端子，并且比第三端子组件多一个端子12。在第五部分中示出的第五端子组件具有两排平面端子12。在此，在第一排和第二排的两个相邻端子12之间的间距或间隙A、C、D不同。在第二排的两个相邻端子12之间的间距或间隙A具有相同的间距A，其对应于最小触点间距。在第一排的两个相邻端子12之间的间距或间隙C、D具有不同的值。在此，其中分别可引导两个导体路径的间隙C与其中分别可引导三个导体路径的间隙D相交替。总体上，在所示第五部分20中的第五端子组件具有20个端子12。这比第一端子组件多五个端子12，并且比第二端子组件多一个端子。如图8进一步所示，各个第二排的端子12对称地与各个第一排的两个相邻端子12之间的对应间隙B、C、D的中心对齐。

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