칩 패키지 및 그 제조 방법{Chip package and manufacturing method therfor}

본 발명은 칩 패키지 및 그 제조 방법에 관한 것이다.

반도체 또는 광소자 패키지 기술은 고밀도화, 소형화, 고성능화의 요구에 부합하여 꾸준히 발전하여 왔지만, 반도체 제조 기술에 비하여 상대적으로 뒤쳐져 있는 상태이기 때문에 패키지 기술 개발로 고성능화, 소형화, 고밀도화에 대한 요구를 해결하려는 움직임이 최근 대두되고 있다.

반도체/광소자 패키지 관련하여 실리콘 칩이나 LED(Light Emitting Diode) 칩, 스마트 IC 칩 등이 와이어 본딩이나 LOC(Lead On Chip) 본딩 방식을 통해 기판 상에 본딩된다. LED 칩이나 스마트 IC 칩이 본딩되는 기판의 구성은 도 1에 도시된 바와 같다.

이러한 칩 패키지에서 발생되는 열은 금속 PCB를 통해 방열된다. 금속 PCB는 알루미늄 금속 기판 상에 수지층. 동박층, 솔더 레지스트(Soler regist) 층이 적층된 구조를 갖는다. 수지층은 전류가 흐르는 동박층과 그 하부의 금속 기판층과의 전기적 절연, 동박층과 하부의 금속 기판 층 사이에 열전달 패스를 형성하는 역할을 한다. 칩 패키지로부터 발생된 열은 금속 PCB의 1차적으로 동박층을 통해 1차 전도되고 이렇게 전도된 열이 수지층을 통해 하부의 금속 기판에 전달된다.

칩 패키지들이 어레이 형태로 금속 PCB 상에 실장되면, 금속 PCB 만으로는 방열 효과가 낮기 때문에 금속 PCB의 저면에 별도의 히트싱크를 장착하여 방열시킬 수 있다.

도 1은 종래 히트싱크와 접합된 금속 PCB의 구성을 나타낸 단면도이다.

도 1을 참조하면, 금속 PCB에서 LED 또는 반도체 칩(140)은 제1 접착층(130)에 의해 금속 회로 예컨대, 구리 회로(120)에 본딩되어 있다. 칩(140)은 LED 칩 이나 반도체 등이 될 수 있으며, 동작시 열을 발생시켜 칩 패키지의 열원이 된다. 구리 회로(120)는 절연층(110) 상에 적층되어 있으며, 절연층(110)은 예컨대, 알루미늄으로 된 금속 방열부(150) 상에 적층되어 있다. 금속 방열부(150)는 제2 접착층(160)을 통해 히트싱크(170)에 접합된다. 히트싱크(170)는 칩(140) 및 관련 구리 회로(120)로부터 발생된 열을 방출한다. 히트싱크(170)는 LED 칩 또는 반도체 칩(140)에서 발생한 열을 패키지 몸체의 바닥면을 거쳐 외부로 방출하는 경로를 형성한다.

종래의 이러한 금속(Metal core) PCB에 경우는 LED 또는 반도체 칩(140)에서 열이 발생되면, 열은 방열부(150)로 전달되어 최종적으로 히트싱크(170)로 전달되어 열이 소산된다. 그런데, 열원(LED chip or Semiconductor)으로부터 발생한 열이 절연층(Dielectric Layer)(110)에 갇혀 하부 금속 방열부(150)나 히트싱크(170)와 같은 냉각 소자(Cooling Device) 쪽으로 열 전달이 잘 되지 않는 문제점이 있었다.

또한, 도시하지 않았지만, 상부 구리 회로(120)는 하부 방열 부분인 금속 방열부(150)에 접착제(Adhesive)를 통해 접합되어 있는데, 이러한 접착제는 구리 회로(120)와 금속 방열부(150) 사이에서 열의 전달을 방해한다. 그에 따라, 접착제에 열 전도율이 높은 필러(Filer)를 넣어 열전도성을 높이지만 필러는 금속보다 전기 전도성과 열전도성이 낮아 방열 효과가 떨어진다.

따라서 본 발명의 목적은 상기한 선행기술의 제반 문제점을 감안하여 방열성이 우수한 칩 패키지 및 그 제조 방법을 제공하는 데 있다.

상기한 목적을 달성하기 위해 본 발명의 일 실시예에 따른 칩 패키지는 관통홀이 형성된 절연층; 상기 절연층의 일 면 상에 배치된 회로패턴층; 상기 절연층의 다른 면 상에 배치되며, 세라믹 소재로 형성된 방열부; 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩을 포함한다.

상기 칩은 상부 전극 및 하부 전극을 포함하는 수직형 LED 칩이며, 상기 하부 전극은 상기 방열부 상에서 상기 칩의 위치로부터 상기 하부 전극이 연결되는 상기 회로패턴층의 부분에 대응하는 방열부의 위치까지 연장된다.

상기 칩 패키지는 상기 하부 전극으로부터 상기 회로패턴층의 부분을 연결하는 접속부를 더 포함하며, 상기 접속부는 상기 하부 전극과 상기 회로패턴층의 부분 사이의 상기 절연층을 관통하여 상기 하부 전극과 상기 회로패턴층의 부분을 연결한다.

상기 칩은 상부 전극 및 하부 전극을 포함하는 수직형 LED 칩이며, 상기 하부 전극은 제1 전극층 및 제2 전극층을 포함한다.

상기 하부 전극은 와이어 본딩에 의해 상기 회로패턴층과 전기적으로 접속될 수 있다.

상기 세라믹 소재는 Al ₂ O ₃ , SIC, ZrO _2, AlN 및 ZnO를 포함할 수 있다.

상기 칩 패키지는 상기 절연층과 상기 방열부 사이에 개재하는 제1 접착층 및 상기 절연층과 상기 회로패턴층 사이에 개재하는 제2 접착층을 더 포함할 수 있다.

상기 칩은 열 전도성 페이스트를 이용하여 상기 방열부의 부분에 실장될 수 있다.

상기 칩 패키지는 상기 회로패턴층 상에 배치된 솔더 레지스트층을 더 포함할 수 있다.

또한, 본 발명에 다른 칩 패키지를 제조하는 방법은 절연층의 일 면 상에 회로패턴층을 형성하고, 상기 절연층에 관통홀을 형성하고, 상기 절연층의 다른 면 상에 방열부를 세라믹 플레이트로 형성하고, 상기 관통홀에 의해 노출된 방열부의 부분 상에 칩을 실장하는 것을 포함한다.

상기 칩 패키지 제조 방법은 상기 회로패턴층의 형성 이전에 상기 절연층의 양면에 각각 제1 접착층 및 제2 접착층을 형성하는 것을 더 포함한다.

상기 칩 패키지 제조 방법은 상기 회로패턴층을 표면 처리하여 도금층을 형성하는 것을 더 포함한다.

상기 칩 패키지 제조 방법은 상기 회로패턴층 상에 회로 보호를 위한 솔더 레지스트층을 형성하는 것을 더 포함한다.

상기 칩은 상부 전극 및 하부 전극을 포함하는 수직형 LED 칩이며,

상기 방열부를 형성하는 것은 상기 방열부 상에 상기 칩의 위치로부터 상기 하부 전극이 연결되는 상기 회로패턴층의 부분에 대응하는 방열부의 위치까지 연장되는 상기 칩의 하부 전극을 형성하는 것을 포함할 수 있다.

상기 칩 패키지 제조 방법은 상기 방열부를 형성한 후에, 상기 하부 전극으로부터 상기 회로패턴층 사이의 상기 절연층을 관통하도록 홀을 형성하고, 상기 홀을 솔더 페이스트로 충진하여 접속부를 형성하는 것을 더 포함한다.

상기 칩은 상부 전극 및 하부 전극을 포함하는 수직형 LED 칩이며,

상기 방열부를 형성하는 것은 상기 방열부 상에 스퍼터링 방법 또는 실크 프린트 방법에 의해 제1 전극층을 형성하고 상기 제1 전극층 상에 무선해 도금 방법에 의해 제2 전극층을 형성하여 상기 하부 전극을 형성하는 것을 포함한다.

본 발명에 따르면, 칩 패키지에서 열원이 되는 칩을 직접 열을 발산시키는 방열부(260) 상에 직접 실장되도록 함으로써 칩으로부터 발생되는 열을 효과적으로 소산하여 LED 칩 또는 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.

여기서 중요한 부분은 기존의 열원인 LED chip(Vertical / Lateral chip)의 종류에 상관없이 신뢰성이 우수한 PKG를 제작할 수 있다.

도 1은 종래 히트싱크와 접합된 금속 PCB의 구성을 나타낸 단면도이다.
도 2는 본 발명의 일 실시예에 따른 칩 패키지의 구성을 나타낸 단면도이다.
도 3은 도 2의 본 발명의 일 실시예에 따른 칩 패키지의 제조 공정을 나타낸 도면이다.
도 4는 본 발명의 다른 실시예에 따른 칩 패키지의 구성을 나타낸 도면이다.
도 5는 도 4의 본 발명의 다른 실시예에 따른 칩 패키지의 제조 공정을 나타낸 도면이다.
도 6은 실크 프린트 방법을 설명하기 위한 도면이다.
도 7는 본 발명의 또 다른 실시예에 따른 칩 패키지의 구성을 나타낸 단면도이다.
도 8은 도 7의 본 발명의 또 다른 실시예에 따른 칩 패키지의 제조 공정을 나타낸 도면이다.
도 9는 도 8의 하부 전극을 형성하는 방법을 나타낸 도면이다.

이하에서는 첨부한 도면을 참조하여 바람직한 실시형태에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.

도 2는 본 발명의 일 실시예에 따른 칩 패키지의 구성을 나타낸 단면도이다.

도 2를 참조하면, 칩 패키지는 관통홀이 형성된 절연층(210), 상기 절연층(210)의 일 면 상에 배치된 회로패턴층(232), 상기 절연층(210)의 다른 면 상에 배치된 방열부(260), 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩(270)을 포함한다. 칩(270)은 반도체 칩 또는 LED 칩이다. 본 실시예에서, 칩(270)은 예컨대, 수평형 LED 칩(Lateral chip)일 수 있다.

회로패턴층(232)은 와이어(280)의 접합이 용이하도록 표면처리되어 그 위에 도금층(240)이 형성되어 있으며, 도금층(240) 상에는 회로 보호를 위해 솔더 레지스트층(250)이 형성되어 있다.

회로패턴층(232)은 절연층(210)의 일 면 상에 제1 접착층(222)을 통해 접합되어 있고, 방열부(260)는 절연층(210)의 다른 면 상에 제2 접착층(224)을 통해 접합되어 있다. 다시 말해, 제1 접착층(222)은 상기 절연층과 상기 방열부 사이에 개재하며, 제2 접착층(224)은 상기 절연층과 상기 회로패턴층 사이에 개재한다.

칩(270)은 열 전도성이 높은 페이스트(274)를 통해 방열부(260)에 직접 접합되어 있다. 칩(270)은 열원(heat source)이기 때문에, 방열부(260)에 직접 접합되면, 칩(270)에서 발생되는 열이 어떠한 접착층이나 절연층을 통하지 않고 바로 방열부(260)에 전달되므로, 칩 패키지의 열 전도성이 높아진다. 열 전도성이 높은 페이스트는 은 페이스트(Silver paste), 열전도성 페이스트 또는 에폭시(Epoxy), 실리콘(Silicone), 우레탄(Urethane) 등을 포함할 수 있다.

방열부(260)는 장기적인 신뢰성 측면에서 금속보다는 세라믹 재료로 형성되는 것이 바람직하다. 구체적으로, 방열부(260)는 세라믹 플레이트(Ceramic Plate)로 형성될 수 있다. 세라믹의 열팽창 계수는 칩(270), 예컨대, LED 칩의 열 팽창계수와 유사하여, 열 충격에 대해 더 신뢰성 있는 어셈블리를 제공할 수 있다.

이와 같이, 열원(LED Chip or 반도체 Chip)(270)을 세라믹 소재(ceramic material)로 이루어진 방열부(260)와 은 페이스트(Silver paste)나 열전도성 페이스트를 이용하여 부착하여 방열 효과를 극대화시킬 수 있다.

도 3은 도 2의 본 발명의 일 실시예에 따른 칩 패키지의 제조 공정을 나타낸 도면이다.

도 3을 참조하면, 절연층(210)의 양면에 제1 및 제2 접착층(222,224)을 각각 생성한다(S1). 절연층(210)은 폴리이미드(polyimide), 에폭시(epoxy), PEN(polyethylene naphthalate), PET(polyethylene terephthalate, 이하 PET라 함) 등 중 하나로 형성될 수 있다. 절연층(210)은 필름 형태를 가질 수 있으며, 이 경우 롤 투 롤 공정으로 대량 생산이 가능하다.

이어서, 금속층(230)을 제1 접착층(222) 상에 라미네이트한다(S2). 금속층(230)은 구리(Cu)로 이루어지는 것이 바람직하다. 그런 다음, 여러 약품 처리를 통해 표현을 활성화시킨 후, 포토 레지스트를 도포하고 노광 및 현상 공정을 수행한다. 현상공정이 완료된 후, 에칭 공정을 통해 필요한 회로를 형성하고 포토레지스트를 박리함으로써 회로 패턴층(232)을 형성한다(S3).

회로 패턴층(232)의 일부 또는 전면은 와이어(280)의 접합이 용이하도록 표면처리되어 도금층(240)이 형성된다(S4). 다시 말해, 상기 회로 패턴층(232)의 상면의 일부 또는 전면은 금(Au), 은(Ag), 주석(Sn) 중 어느 하나의 재료가 도금되어 표면처리될 수 있다. 이 경우, 도금을 수행한 후 인쇄를 하는 방식(전도금 방식) 및 인쇄를 한 후 도금을 수행하는 방식(후도금 방식)중 어느 한 방식을 이용하여 회로 패턴층(232)에 대해 표면 처리가 수행된다.

이어서, 상기 회로 패턴층(232)을 덮는 솔더 레지스트층(250)이 형성하고, 열원(heat source)이 되는 칩의 실장 영역에 대응한 절연층(210) 부분을 펀칭(Punch) 공정을 통해 펀칭하여 관통홀(212)을 형성한다(S5). 이 경우, 상기 솔더 레지스트층(250)는 상기 와이어(280)가 접합되는 영역을 노출하고, 구동 소자들이 연결되기 위한 영역 등을 노출할 수 있다. 솔더 레지스트층(250)은 회로 패턴층(232)을 솔더링으로부터 보호한다. 또한, 펀칭 공정은 툴 펀칭 방식, 드릴(Drilling) 방식, 레이저(Laser) 방식 등을 이용하여 수행된다. 솔더 레지스트층(250)의 형성 공정과 절연층(210)에 대한 펀칭 공정은 동시에 또는 순차적으로 수행될 수 있다.

이렇게 하여 생성된 칩 패키지 부재를 도 3에서 도면부호 300으로 지시되어 있다. 정리하면, 칩 패키지 부재(300)는 관통홀이 형성된 절연층(210), 상기 절연층(210)의 일 면 상에 배치된 회로패턴층(232) 및 상기 회로패턴층(232) 상에 형성된 솔더 레지스트층(250)을 포함한다.

그런 다음, 제2 접착층(224)에 방열 재료로 이루어진 방열부(260)가 부착된다(S6). 방열 재료는 열 전도율이 높은 재료인 것이 바람직하며, 알루미늄(Al), 구리(Cu), 은(Ag)중 하나 또는 이들의 합금이 될 수 있다.

그리고 상기 펀칭 공정에 의해 절연층(210)의 펀칭된 부분, 즉 즉, 관통홀(212)에 의해 노출된 방열부(260) 부분 상에 열원이 되는 칩(270)을 은 페이스트(Silver paste) 또는 열 전도성 페이스트를 이용하여 실장한다. 즉, 칩(270)은 방열부(260) 상에 직접 실장된다.

이에 따라, 칩(270)으로부터 발생하는 열이 직접 방열부(260)을 통해 발산되어 방열을 극대화할 수 있다. 그리고, LED 또는 반도체 칩(270)이 회로 패턴층(232)과 와이어(280)을 통해 접속된다.

이와 같이, 본 발명은 칩 패키지에서 열원이 되는 칩을 직접 열을 발산시키며 세라믹 소재로 이루어진 방열부(260) 상에 직접 실장되도록 함으로써 칩으로부터 발생되는 열을 효과적으로 소산하여 LED 칩 또는 반도체 칩이 과열되어 오동작하거나, 손상되는 것을 방지할 수 있다.

전술한 실시예는 칩 패키지가 수평형 LED 칩을 포함하는 경우에 대응한다. 본 발명은 수직형 LED 칩에도 적용될 수 있다. 이하 칩 패키지가 수직형 LED 칩을 포함하는 경우를 설명한다.

도 4는 본 발명의 다른 실시예에 따른 칩 패키지의 구성을 나타낸 도면이다. 도 4(a)는 본 발명의 다른 실시예에 따른 칩 패키지를 위에서 바라본 상면도이고 도 4(b)는 본 발명의 다른 실시예에 따른 칩 패키지의 단면도이다.

도 4를 참조하면, 본 발명의 다른 실시예에 따른 칩 패키지는 관통홀이 형성된 절연층(210), 상기 절연층(210)의 일 면 상에 배치된 회로패턴층(232), 상기 절연층(210)의 다른 면 상에 배치된 방열부(260), 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩(271)을 포함한다. 본 실시예에서 칩(271)은 예컨대, 수직형 LED 칩(Vertical chip)이다. 수직형 LED 칩(Vertical chip)(271)은 수평형 LED 칩(Lateral chip)보다 많은 장점을 갖는다. 수직형 LED 칩은 박막 상하부에 전극의 양극과 음극을 배치함으로써, 수평형 LED 칩에 비해 휘도를 더욱 향상시킬 수 있다. 또한, 수직형 LED 칩은 수평형 LED 칩보다 광효율이 높아 고출력용으로 사용된다.

이러한 수직형 LED 칩(271)은 상부 전극(도시 생략) 및 하부 전극(282)을 포함한다. 상부 전극은 칩(171)의 상부에 형성되어 있으며, 회로패턴층(232)과는 와이어 본딩으로 전기적으로 연결된다.

하부 전극(282)은 방열부(260) 상에 실크 프린트(silk print) 기술을 이용하여 금속 페이트스로 전극 패턴을 형성함으로써 형성된다. 금속 페이스트는 금(Au), Ag(은), Ag/Pd 등을 포함한다.

하부 전극(282)은 수직형 LED 칩(271)의 하부에 형성된다. 하부 전극(282)은 방열부(260) 상의 절연층(210) 상에 형성된 회로패턴층(232)와 전기적으로 연결되어야 한다. 이를 위해 하부 전극(282)은 도 4(b)에 도시된 바와 같이, 수직형 LED 칩(271)의 위치로부터 하부 전극(282)이 연결되는 회로패턴층(232)의 부분에 대응하는 방열부(260)의 위치까지 연장된다. 그에 따라 하부 전극(282)의 일부는 방열부(260)와 회로패턴층(232) 사이에 위치할 수 있다.

하부 전극(282)과 회로패턴층(232)을 연결하도록 절연층(210)을 관통하여 홀(284)이 형성되고, 홀(284)은 솔더(solder) 페이스트로 충진된다. 그에 따라, 하부 전극(282)와 회로패턴층(232)을 전기적으로 연결하는 접속부(286)가 생성된다.

회로패턴층(232)은 와이어(280)의 접합이 용이하도록 표면처리되어 그 위에 도금층(240)이 형성되어 있으며, 도금층(240) 상에는 회로 보호를 위해 솔더 레지스트층(250)이 형성되어 있다.

회로패턴층(232)은 절연층(210)의 일 면 상에 제1 접착층(222)을 통해 접합되어 있고, 방열부(260)는 절연층(210)의 다른 면 상에 제2 접착층(224)을 통해 접합되어 있다.

칩(171)은 열원(heat source)이기 때문에, 방열부(260)에 하부 전극(282)를 통해 접합되면, 칩(271)에서 발생되는 열이 어떠한 접착층이나 절연층을 통하지 않고 바로 방열부(260)에 전달되므로, 칩 패키지의 열 전도성이 높아진다.

방열부(260)는 전술한 바와 같이, 세라믹 플레이트(Ceramic Plate)로 형성될 수 있다. 세라믹의 열팽창 계수는 칩(171), 예컨대, LED 칩의 열 팽창계수와 유사하여, 열 충격에 대해 더 신뢰성 있는 어셈블리를 제공할 수 있다.

이와 같이, 열원(LED Chip or 반도체 Chip)(271)을 세라믹 소재로 형성된 방열부(260)와 하부 전극(282)을 통해 접합되어 방열 효과를 극대화시킬 수 있다.

고출력용으로 적합한 수직형 LED 칩(271)에 금속 소재의 방열부 보다 방열성, 내열성, 장기신뢰성 등에서 많은 이점을 가지는 세라믹 소재의 방열부를(Substrate) 통해 고효율성 LED 패키지를 구현한다.

도 5는 도 4의 본 발명의 다른 실시예에 따른 칩 패키지의 제조 공정을 나타낸 도면이다.

도 5를 참조하면, 먼저 세라믹 소재로 이루어진 세라믹 플레이트(260)를 마련한다(단계 S21). 세라믹 플레이트(260)는 Al ₂ O ₃ , SIC, ZrO ₂ , AlN, ZnO 등을 포함할 수 있다.

이어서, 세라믹 플레이트(260) 상에 하부 전극(282)을 형성한다(단계 S22). 하부 전극(282)는 실크 프린트 방법을 이용하여 형성될 수 있다.

도 6은 실크 프린트 방법을 설명하기 위한 도면이다. 도 6을 참조하면, 세라믹 플레이트(260) 상에 하부 전극(282)의 패턴을 갖는 인쇄 제판을 위치시키고, 스쿼즈(20)을 이용하여 인쇄 제판 상에 은 페이스트(Silver paste)를 압착한다. 그에 따라, 세라믹 플레이트(260) 상에 하부 전극(282)가 형성된다.

하부 전극(282)은 수직형 LED 칩에 대응한 위치로부터 하부 전극(282)이 연결되는 회로패턴층(232)의 부분에 대응하는 방열부(260)의 위치까지 연장되도록 크기를 갖는다.

세라믹 플레이트(260) 상에 하부 전극(282)이 형성된 후 칩 패키지 부재(300)를 세라믹 플레이트(260) 상에 형성한다(단계 S23). 칩 패키지 부재(300)의 구성 및 제조 공정(도 3의 S10)은 도 3 및 도 4와 관련하여 여기에 기술되어 있으며, 그에 따라 그 상세한 설명은 생략한다. 칩 패키지 부재(300)는 관통홀이 형성된 절연층(210), 상기 절연층(210)의 일 면 상에 배치된 회로패턴층(232) 및 상기 회로패턴층(232) 상에 형성된 솔더 레지스트층(250)을 포함한다.

세라믹 플레이트(260) 상에 칩 패키지 부재(300)을 형성한 후 칩(271)의 하부 전극(282)과 회로패턴층(232)을 연결하도록 절연층(210)을 관통하여 홀(284)을 형성한다(S24). 그리고 칩(271)의 하부 전극(282)과 회로패턴층(232) 사이를 연결하는 홀(284)을 솔더 페이스트로 충전함으로써 하부 전극(282)과 회로패턴층(232) 사이를 연결하는 접속부(286)을 형성한다. 이와 동시에 또는 순차적으로, 칩(271)의 상부 전극(도시 생략)과 회로패턴층(232)을 와이어 본딩한다(S25).

도 7는 본 발명의 또 다른 실시예에 따른 칩 패키지의 구성을 나타낸 단면도이다. 도 7(a)는 본 발명의 또 다른 실시예에 따른 칩 패키지를 위에서 바라본 상면도이고 도 7(b)는 본 발명의 또 다른 실시예에 따른 칩 패키지의 단면도이다.

도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 칩 패키지는 관통홀이 형성된 절연층(210), 상기 절연층(210)의 일 면 상에 배치된 회로패턴층(232), 상기 절연층(210)의 다른 면 상에 배치된 방열부(260), 및 상기 관통홀에 의해 노출된 방열부의 부분 상에 실장되는 칩(272)을 포함한다. 본 실시예에서 칩(272)은 수직형 LED 칩(Vertical chip)이다.

수직형 LED 칩(272)은 상부 전극(도시 생략) 및 하부 전극(290)을 포함한다. 상부 전극은 칩(171)의 상부에 형성되어 있으며, 회로패턴층(232)과는 와이어 본딩으로 전기적으로 연결된다. 본 실시예는 도 4의 실시예와 다르게, 하부 전극(290)은 회로패턴층(232)과 와이어 본딩에 의해 전기적으로 연결된다. 그러므로, 하부 전극(290)는 도 4의 실시예와 다르게 하부 전극(290)은 관통홀에 의해 노출된 방열부의 부분 상에 형성된다.

하부 전극(290)은 제1 전극층(292) 및 제2 전극층(294)을 포함한다. 제1 전극층(292)은 금속을 방열부(260) 상에 금속을 미리 결정된 패턴을 갖도록 증착 또는 인쇄를 통해 형성된다. 증착되는 금속은 Au, Ag, Cu 등을 포함한다. 증착 또는 인쇄로 형성되는 제1 전극층(292)은 두께가 기존 칩 전극부의 두께보다 얇다. 제2 전극층(294)은 제1 전극층(292) 상에 무전해 도금으로 형성될 수 있다.

회로패턴층(232)은 와이어(280)의 접합이 용이하도록 표면처리되어 그 위에 도금층(240)이 형성되어 있으며, 도금층(240) 상에는 회로 보호를 위해 솔더 레지스트층(250)이 형성되어 있다.

회로패턴층(232)은 절연층(210)의 일 면 상에 제1 접착층(222)을 통해 접합되어 있고, 방열부(260)는 절연층(210)의 다른 면 상에 제2 접착층(224)을 통해 접합되어 있다.

칩(172)은 열원(heat source)이기 때문에, 방열부(260)에 하부 전극(282)를 통해 접합되면, 칩(272)에서 발생되는 열이 어떠한 접착층이나 절연층을 통하지 않고 바로 방열부(260)에 전달되므로, 칩 패키지의 열 전도성이 높아진다.

방열부(260)는 전술한 바와 같이, 세라믹 플레이트(Ceramic Plate)로 형성될 수 있다. 세라믹의 열팽창 계수는 칩(172), 예컨대, LED 칩의 열 팽창계수와 유사하여, 열 충격에 대해 더 신뢰성 있는 어셈블리를 제공할 수 있다.

이와 같이, 열원(LED Chip or 반도체 Chip)(272)을 세라믹 소재로 형성된 방열부(260)와 하부 전극(282)을 통해 접합되어 방열 효과를 극대화시킬 수 있다.

고출력용으로 적합한 수직형 LED 칩(272)에 금속 소재의 방열부 보다 방열성, 내열성, 장기신뢰성 등에서 많은 이점을 가지는 세라믹 소재의 방열부를(Substrate) 통해 고효율성 LED 패키지를 구현한다.

도 8은 도 7의 본 발명의 또 다른 실시예에 따른 칩 패키지의 제조 공정을 나타낸 도면이다.

도 8을 참조하면, 먼저 세라믹 소재로 이루어진 세라믹 플레이트(260)를 마련한 후, 세라믹 플레이트(260) 상에 실장될 LED 칩의 하부 전극의 제1 전극층(292)을 형성한다(단계 S31). 세라믹 플레이트(260)는 Al ₂ O ₃ , SIC, ZrO ₂ , AlN, ZnO 등을 포함할 수 있다.

여기에서, 제1 전극층(292)은 방열부(260) 상에 금속을 미리 결정된 패턴을 갖도록 스퍼터링 또는 인쇄를 통해 형성된다. 증착되는 금속은 Au, Ag, Cu 등을 포함한다. 스퍼터링 또는 인쇄로 형성되는 제1 전극층(292)은 두께가 기존 칩 전극부의 두께보다 얇다. 이어서, 제1 전극층(292) 상에 제2 전극층(294)을 무전해 도금으로 형성한다(S32). 그에 따라, 제1 전극층(292) 및 제2 전극층(294)을 포함하는 하부 전극(290)이 형성된다.

도 9는 도 8의 하부 전극을 형성하는 방법을 나타낸 도면이다.

도 9(a)는 스퍼터링 방법을 나타내고, 도 9(b)는 도 8의 하부 전극을 형성하는 공정을 나타낸다.

도 9(a)를 참조하면, 세라믹 플레이트(260) 상에 금속 타겟(30)을 위치시킨 후 증착 공정을 수행하면 제1 전극층(292)이 형성될 수 있다. 이 경우 세라믹 플레이트(260) 상에는 전극 패턴을 갖는 마스크(40)를 위치시켜 세라믹 플레이트(260) 상에 전극 패턴 대로 금속 증착이 이루어지도록 한다.

도 9(b)를 참조하면, 세라믹 플레이트(260) 상에 금속 페이스트를 이용하여 실크 스크린 방법에 따라 제1 전극층(292)를 형성한 후 무전해 도금으로 금속을 도금함으로써 제2 전극층(294)을 형성한다. 그에 따라 수직형 LED 칩(272)의 하부 전극(290)이 형성된다. 여기에서, 제1 전극층(292) 및 제2 전극층(294)이 형성된 금속은 Au, Ag, Cu를 포함할 수 있다.

도 8을 참조하면, 세라믹 플레이트(260) 상에 하부 전극(290)을 형성한 후 칩 패키지 부재(300)를 세라믹 플레이트(260) 상에 형성한다(단계 S33). 칩 패키지 부재(300)의 구성 및 제조 공정(도 3의 S10)은 도 3 및 도 4와 관련하여 여기에 기술되어 있으며, 그에 따라 그 상세한 설명은 생략한다. 칩 패키지 부재(300)는 관통홀이 형성된 절연층(210), 상기 절연층(210)의 일 면 상에 배치된 회로패턴층(232) 및 상기 회로패턴층(232) 상에 형성된 솔더 레지스트층(250)을 포함한다.

세라믹 플레이트(260) 상에 칩 패키지 부재(300)을 형성한 후 칩(272)과 회로패턴층(232)을 와이어 본딩한다(S34). 본 실시예에서는 도 4의 실시예와 다르게, 칩(272)의 하부 전극(290)은 회로패턴층(232)와 와이어 본딩으로 연결된다.

이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.

210: 절연층 232: 회로패턴층
250: 솔더 레지스트층 270, 271, 272: 칩
260: 방열부 280: 와이어