この発明は、半導体装置に関する。

モジュール型パワー半導体装置は、スイッチングなどの電力制御用に供するパワートランジスタやダイオード等の半導体チップを有する主回路と、主回路の動作を制御する制御半導体チップを有する制御回路とを１つの装置に組み込んで構成される。 このようなモジュール型パワー半導体装置は、主に、モータなどを制御するインバータなどに応用される。

図４は、従来のモジュール型パワー半導体装置の断面構造を示す断面図である。 図４に示すように、従来のモジュール型パワー半導体装置は、主回路１００ａと、主回路１００ａを制御する制御回路１００ｂとを同一の主回路基板１０１に実装した構成を備える。 主回路基板１０１は、熱伝導のよい金属板１０２の表面に絶縁層１０３を配置した絶縁基板である。 主回路基板１０１の絶縁層１０３上には、主回路配線パターン１０４が形成されている。

半導体チップ１０５，１０６には、主回路１００ａを構成する半導体素子が形成されている。 半導体チップ１０５，１０６の裏面は、はんだなどの接合材（不図示）を介して主回路基板１０１の主回路配線パターン１０４と接合している。 半導体チップ１０５，１０６には、それぞれＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）およびＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ：還流ダイオード）が形成される。

制御回路基板１０７は、おもて面に制御回路配線パターン１０８を形成した絶縁基板である。 制御回路基板１０７は、ビアホール構造を有する。 制御回路配線パターン１０８と制御回路基板１０７の裏面に形成された金属膜とは、ビアホールを介して互いに接続されている。 制御回路基板１０７の裏面は、主回路基板１０１の絶縁層１０３上の主回路配線パターン１０４が配置されていない領域に絶縁性接着材１１０によって接着されている。

制御半導体チップ１０９には、制御回路１００ｂを構成する制御半導体素子が形成されている。 制御半導体チップ１０９の裏面は、はんだなどの接合材（不図示）を介して制御回路基板１０７の制御回路配線パターン１０８と接合している。 半導体チップ１０５，１０６のおもて面にそれぞれ設けられた図示省略する電極（以下、おもて面電極とする）と、主回路配線パターン１０４および制御回路配線パターン１０８とは、ボンディングワイヤ１１１によって電気的に接続されている。

主回路基板１０１の周縁には、ケース１１２が接着されている。 ケース１１２の内側には、外部接続用の複数のリード端子（リードフレーム）１１３ａ，１１３ｂが設けられている。 電力用のリード端子１１３ａの一端はケース１１２の外部に露出され、他端は主回路１００ａの出力電極にはんだ付け等により接続されている。 制御用のリード端子１１３ｂの一端はケース１１２の外部に露出され、他端は制御回路１００ｂの入力電極にはんだ付け等により接続されている。 ケース１１２と主回路基板１０１との間には、封止樹脂１１４が充填されている。

このようなモジュール型パワー半導体装置は、主回路１００ａにおいて発生する損失熱を効率的に装置の外部に放熱する必要がある。 図４に示すモジュール型パワー半導体装置では、大電流が流れる半導体チップ１０５，１０６および主回路配線パターン１０４で発生する損失熱は、絶縁層１０３を介して金属板１０２へ伝わり、さらに金属板１０２に接合された外部の放熱機構へと伝導し放熱される。

一方、制御半導体チップ１０９は、半導体チップ１０５，１０６上の半導体素子に入力する制御信号を発生させる制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：集積回路）チップであり、微弱な電流しか流れない。 このため、制御半導体チップ１０９を実装した制御回路基板１０７は熱を放熱させるための特別な構成を必要としない。 そこで、主回路基板１０１の絶縁層１０３上に制御回路基板１０７を配置し、半導体チップ１０５，１０６上のパワー半導体素子のスイッチング時に発生するノイズが制御半導体チップ１０９上の制御半導体素子へ伝播されることを防止している。 ノイズ防止の効果は、制御回路基板１０７の厚さが厚いほど大きくなる。

このようなモジュール型パワー半導体装置として、樹脂ケースに金属絶縁基板、該金属絶縁基板にマウントした半導体チップ、制御回路部品、および外部導出端子を組み込み、半導体チップと制御回路部品、外部導出端子との間をワイヤボンディングして内部接続した半導体装置において、前記ケース内の中段位置に半導体チップの実装域を欠如して金属絶縁基板の上面域を覆う中仕切壁を設け、該中仕切壁の上面側に外部導出端子、制御回路部品、およびその配線導体を配置した装置が提案されている（例えば、下記特許文献１参照。）。

しかしながら、従来のモジュール型パワー半導体装置では、主回路基板１０１上に制御回路基板１０７を配置した構成であるため、制御回路基板１０７の厚さを厚くするほど、主回路基板１０１と制御回路基板１０７との主面間の段差も大きくなる。 このため、制御回路基板１０７を配置した主回路基板１０１上に、半導体チップ１０５，１０６の実装および制御半導体チップ１０９の実装に用いるはんだ印刷を行うことが困難となる。 したがって、半導体チップ１０５，１０６および制御半導体チップ１０９の実装を一括して行うことが難しいという問題がある。

また、従来のモジュール型パワー半導体装置では、ケース１１２とリード端子１１３ａ，１１３ｂとが個別の部品であるため、ケース１１２に主回路基板１０１および制御回路基板１０７を実装した後に、リード端子１１３ａ，１１３ｂをはんだ付けする必要がある。 さらに、リード端子１１３ａ，１１３ｂは、各リード端子１１３ａ，１１３ｂ列ごとにケース１１２内壁の凹凸に沿うように異なる所定ピッチで２回折り曲げる必要があり、曲げ精度が要求される。 このように、半導体チップ１０５，１０６、制御半導体チップ１０９およびリード端子１１３ａ，１１３ｂはそれぞれに合わせた別々の工程で実装されるため、製造工程数が多くなりコスト高になるという問題がある。

この発明は、上述した従来技術による問題点を解消するため、耐ノイズ性に優れた半導体装置を提供することを目的とする。 また、この発明は、上述した従来技術による問題点を解消するため、少ない製造工程数でかつ低コストで製造可能な構造を有する半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、複数の半導体素子と、複数の前記半導体素子のうち、他の前記半導体素子よりも大電流が流れる第１半導体素子が形成された第１半導体チップと、複数の前記半導体素子のうち、前記第１半導体素子を制御する第２半導体素子が形成された第２半導体チップと、前記第１半導体チップが接合された第１配線パターンを有する絶縁基板と、前記第２半導体チップが搭載された第２配線パターンを有する絶縁部材と、を備えることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁部材の前記第２配線パターンが形成された面は、前記絶縁基板の主面に垂直な方向に前記絶縁基板の前記第１配線パターンが形成された主面よりも高い位置にあり、前記絶縁基板の前記第１配線パターンが形成された主面と段差をなし、前記段差により、前記第２配線パターンと前記第１配線パターンとが前記絶縁基板の主面に垂直な方向に離れていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２配線パターンは、前記第２半導体素子の外部接続用のリード端子と一体化されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２配線パターンは、金属箔またはリードフレームで形成されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁部材は、前記第２半導体素子の外部接続用のリード端子と一体形成されたケースであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記絶縁部材は、前記絶縁基板および前記第２配線パターンと一体成型されたケースであることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、前記第２配線パターンは、前記ケースの内壁に形成されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、複数ある前記第２半導体素子の少なくとも１つの前記第２半導体素子は、前記第２配線パターン上に、裏面が電気的に導通可能な状態で搭載されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、複数ある前記第２半導体素子の少なくとも１つの前記第２半導体素子は、前記第２配線パターンの外側の前記絶縁部材上に搭載されていることを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、複数ある前記第２半導体素子の少なくとも１つの前記第２半導体素子は、前記第２配線パターン上に、裏面が電気的に絶縁された状態で搭載されていることを特徴とする。

上述した発明によれば、第１半導体チップを接合した第１配線パターンを絶縁基板に形成して主回路を構成し、かつ、第２半導体チップを搭載した第２配線パターンを絶縁基板以外の絶縁部材に形成して制御回路を構成することで、主回路と制御回路とを分離することができる。 これにより、第１半導体素子（パワー半導体素子）で発生するノイズが第２半導体素子へ伝播することを防止することができる。

また、上述した発明によれば、絶縁部材の第２配線パターンが形成された面と、絶縁基板の第１配線パターンが形成された主面とが段差をなすように絶縁部材と絶縁基板とを配置することにより、制御回路基板上の第２半導体チップは、主回路基板の主面に垂直な方向に、主回路基板上の第１半導体チップから離れて配置される。 このため、第１半導体素子で発生するノイズが第２半導体素子へと伝播されることをさらに抑制することができる。

また、上述した発明によれば、第２配線パターンが金属箔またはリードフレームで形成されているため、第２配線パターンとして制御回路基板を配する必要がなく、さらにはその第２配線パターンにはんだ印刷する必要がない。 すなわち、制御回路基板を配置した主回路基板上に第１配線パターンおよび第２配線パターンを配し、これらにはんだ印刷する場合に比べて、第１半導体チップおよび第２半導体チップの実装を容易に行うことができる。

また、上述した発明によれば、第２配線パターンを外部接続用のリード端子と一体化された１つの部材としているため、また、さらにリード端子がケースと一体成型された１つの部材としているため、組立工数を低減することができる。 これにより、生産性に優れたモジュール型半導体装置を製造することができる。 したがって、少ない製造工程数でかつ低コストで製造可能な構造を有する半導体装置を提供することができる。

また、上述した発明によれば、ケースを貫通して一体成型されたリード端子で外部接続用端子を構成することにより、リード端子列ごとにケース内壁の凹凸に沿うように異なる所定ピッチで折り曲げる必要がなくなる。 このため、リード端子の折り曲げ回数を低減することができ、リード端子の曲げ精度が向上する。 また、組立時のリード端子の取り扱いが容易となる。 したがって、少ない製造工程数でかつ低コストで製造可能な構造を有する半導体装置を提供することができる。

また、上述した発明によれば、第２配線パターンとの電気的な導通状態や絶縁状態を保つように、第２半導体チップの裏面を絶縁基板以外の絶縁部材に接合することで、異なる第２半導体素子が形成された複数の第２半導体チップを柔軟にケース内に搭載することができる。 これにより、ケースを変更することなく、同一の絶縁部材上に少ない工数で様々な第２半導体チップを搭載することができるため、ケースの汎用性を高めることができる。 したがって、半導体装置の低コスト化を実現することができる。

本発明にかかる半導体装置によれば、耐ノイズ性を向上させることができるという効果を奏する。 また、本発明にかかる半導体装置によれば、少ない製造工程数でかつ低コストで製造可能な構造とすることができるという効果を奏する。

実施の形態にかかるモジュール型パワー半導体装置の平面構造を示す平面図である。

図１のモジュール型パワー半導体装置の断面構造を模式的に示す断面図である。

図１のモジュール型パワー半導体装置に配置した３相インバータの構成を示す回路図である。

従来のモジュール型パワー半導体装置の断面構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。 なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態）
図１は、実施の形態にかかるモジュール型パワー半導体装置の平面構造を示す平面図である。 図２は、図１のモジュール型パワー半導体装置の断面構造を模式的に示す断面図である。 図１，２に示すように、実施の形態にかかるモジュール型パワー半導体装置は、例えばスイッチングなどへの電力制御用に供する主回路１０ａと、主回路１０ａを制御する制御回路１０ｂとを同一モジュール内（ケース１２内）に組み込んだ構成となっている。 符号１２−１，１２−２は、ケース１２を構成する底面部および側壁部である。

主回路１０ａは、半導体チップ（第１半導体チップ）ａ１〜ａ６，ｂ１〜ｂ６で構成される。 半導体チップａ１〜ａ６，ｂ１〜ｂ６の裏面は、主回路基板１の主回路配線パターン（第１配線パターン）４に接合される。 半導体チップａ１〜ａ６には、それぞれＩＧＢＴ（第１半導体素子）が形成される（以下ＩＧＢＴチップとする）。 半導体チップｂ１〜ｂ６には、それぞれＦＷＤ（第１半導体素子）が形成される（以下、ＦＷＤチップとする）。 ＦＷＤチップｂ１〜ｂ６上のＦＷＤは、ＩＧＢＴチップａ１〜ａ６上のＩＧＢＴにそれぞれ逆並列に接続される。

ＩＧＢＴチップａ１〜ａ６およびＦＷＤチップｂ１〜ｂ６によって、一般的な３相のインバータ回路が構成される。 インバータ回路のＵ、ＶおよびＷの各相において、上アーム部（ハイサイド側のアーム部）はＩＧＢＴチップａ１〜ａ３およびＦＷＤチップｂ１〜ｂ３で構成される。 下アーム部（ローサイド側のアーム部）はＩＧＢＴチップａ４〜ａ６およびＦＷＤチップｂ４〜ｂ６で構成される。

ＩＧＢＴチップａ１〜ａ６およびＦＷＤチップｂ１〜ｂ６には、太線径のボンディングワイヤを介して、主電流入力端子Ｐ，Ｎ（Ｕ），Ｎ（Ｖ），Ｎ（Ｗ）および主電流出力端子Ｕ，Ｖ，Ｗが所望の構成で接続される。 各端子の詳細な接続構成については後述する。 主電流入力端子Ｐ，Ｎ（Ｕ），Ｎ（Ｖ），Ｎ（Ｗ）および主電流出力端子Ｕ，Ｖ，Ｗは、例えば略矩形状のケース１２の一辺を構成する一方の側壁部１２−２側に並列に配置されてもよい。

一方、制御回路１０ｂは、制御半導体チップ（以下、制御ＩＣチップ（第２半導体チップ）とする）ｃ１〜ｃ４で構成される。 制御ＩＣチップｃ１〜ｃ４の裏面は、ケース１２上に形成された制御回路配線パターン（第２配線パターン）８ｂに接合されている。 制御ＩＣチップｃ１〜ｃ４には、それぞれＩＧＢＴチップａ１〜ａ６を制御するための制御半導体素子（第２半導体素子）が形成される。 制御ＩＣチップｃ１〜ｃ３は、それぞれハイサイド側のＩＧＢＴチップａ１〜ａ３のゲート（不図示）に接続されており、ＩＧＢＴチップａ１〜ａ３に入力する制御信号を発生させる。 制御ＩＣチップｃ４は、ローサイド側のＩＧＢＴチップａ４〜ａ６のゲート（不図示）に接続されており、ＩＧＢＴチップａ４〜ａ６に入力する制御信号を発生させる。

制御ＩＣチップｃ１〜ｃ４には、それぞれ細線径のボンディングワイヤを介して、制御信号入力端子ＶＢ（Ｕ），ＶＢ（Ｖ），ＶＢ（Ｗ），ＩＮ（ＬＵ），ＩＮ（ＬＶ），ＩＮ（ＬＷ）が所望の構成で接続される。 各端子の詳細な接続構成については後述する。 制御信号入力端子ＶＢ（Ｕ），ＶＢ（Ｖ），ＶＢ（Ｗ），ＩＮ（ＬＵ），ＩＮ（ＬＶ），ＩＮ（ＬＷ）は、例えばケース１２の他方の側壁部１２−２側に並列に配置されてもよい。 ＧＮＤはグランドである。

次に、実施の形態にかかるモジュール型パワー半導体装置の断面構成について詳細に説明する。 図１に示すモジュール型パワー半導体装置の１つのアーム部を構成するＩＧＢＴチップおよびＦＷＤチップと、このアーム部を制御する制御ＩＣチップとを横切る断面構造を図２に示す。 ケース１２は、主回路基板１の主面（主回路基板１の主回路配線パターン４が形成された面）に平行な底面部１２−１と、主回路基板１の主面に垂直な側壁部１２−２とを備える。 底面部１２−１と側壁部１２−２とは一方の端部どうしが連結され略Ｌ字状の断面形状をなす。

ケース１２の底面部１２−１の他端は、主回路基板１の周縁に接着されている。 ケース１２の底面部１２−１上には、例えば金属箔またはリードフレームからなる導体パターン８ａ，８ｂが形成されている。 ケース１２を貫通して一体にインサート成型された複数のリード端子（リードフレーム）１３ａ，１３ｂが設けられている。

リード端子１３ａ，１３ｂの一端は、それぞれケース１２の外部に露出され、外部接続用端子を構成する。 リード端子１３ａ，１３ｂの他端は、ケース１２内部に露出され、それぞれ導体パターン８ａ，８ｂに接続されている。 導体パターン８ａ，８ｂのうち、制御用のリード端子１３ｂと接続された導体パターン８ｂは、制御回路１０ｂの制御回路配線パターンである（以下、制御回路配線パターン８ｂ）とする。 制御回路配線パターン８ｂは、リードフレームで形成されている場合、制御用のリード端子１３ｂと一体化されていてもよい。

主回路基板１は、熱伝導のよい金属板２の表面に絶縁層３を配置した絶縁基板である。 主回路基板１の絶縁層３上には、主回路配線パターン４が形成されている。 半導体チップ５，６の裏面は、はんだなどの接合材（不図示）を介して主回路基板１の主回路配線パターン４と接合している。 半導体チップ５，６は、主回路１０ａを構成する。 半導体チップ５は図１のＩＧＢＴチップａ１〜ａ６に相当し、半導体チップ６は図１のＦＷＤチップｂ１〜ｂ６に相当する。

半導体チップ５，６の図示省略したおもて面電極は、太線径のボンディングワイヤ１１を介して導体パターン８ａに電気的に接続される。 電力用のリード端子１３ａは、図１のＩＧＢＴチップａ１〜ａ６の主電流入力端子Ｐ，Ｎ（Ｕ），Ｎ（Ｖ），Ｎ（Ｗ）、およびＩＧＢＴチップａ１〜ａ６の主電流出力端子Ｕ，Ｖ，Ｗに相当する。

制御半導体チップ９は、制御回路１０ｂを構成する。 制御半導体チップ９は、図１の制御ＩＣチップｃ１〜ｃ４に相当する。 すなわち、制御回路１０ｂの制御回路基板７は、ケース１２の底面部１２−１で構成される。 複数ある制御半導体チップ９の少なくとも１つの制御半導体チップ９は、制御回路配線パターン８ｂ上に、裏面が電気的に導通可能な状態で搭載されている。 具体的には、制御半導体チップ９を制御回路配線パターン８ｂ上に搭載する場合、制御半導体チップ９の裏面は、銀（Ａｇ）ペーストや接合はんだなどの接合材（不図示）を介してケース１２の底面部１２−１上の制御回路配線パターン８ｂと接合している。

また、複数ある制御半導体チップ９の少なくとも１つの制御半導体チップ９は、制御回路配線パターン８ｂの外側の、ケース１２の底面部１２−１（絶縁部材）上に搭載されていてもよい（不図示）。 また、複数ある制御半導体チップ９の少なくとも１つの制御半導体チップ９は、制御回路配線パターン８ｂ上に、裏面が電気的に絶縁された状態で搭載されていてもよい（不図示）。 具体的には、制御半導体チップ９を制御回路配線パターン８ｂ上に搭載する場合、例えば、絶縁性接着剤や絶縁部材を介して制御半導体チップ９の裏面と制御回路配線パターン８ｂと接合することにより、制御半導体チップ９の裏面と制御回路配線パターン８ｂとの電気的な絶縁性が得られる。

制御回路配線パターン８ｂとの電気的な導通状態を裏面で保つ制御半導体チップ９の一例として、例えば、縦型デバイスが形成されたＢＳＤ（Ｂｏｏｔ Ｓｔｒａｐ Ｄｉｏｄｅ：ブートストラップダイオード）チップなどが挙げられる。 図１は、すべての制御半導体チップ９（制御ＩＣチップｃ１〜ｃ４）を、裏面が電気的に導通可能な状態で制御回路配線パターン８ｂ上に搭載した場合の一例を示している。 一方、裏面が電気的に絶縁された状態で制御回路配線パターン８ｂ上に搭載される、または、絶縁部材上に搭載される制御半導体チップ９の一例として、例えば、横型デバイスが形成された半導体チップが挙げられる。

制御回路基板７の制御回路配線パターン８ｂが形成された面は、主回路基板１の主面に垂直な方向に、主回路基板１の主回路配線パターン４が形成された主面よりも高い位置にあり、主回路基板１の主回路配線パターン４が形成された主面と段差をなすことが好ましい。 以下、制御回路基板７の制御回路配線パターン８ｂが形成された面（主回路基板１の主面と平行な面）を、制御回路基板７の主面とする。 すなわち、制御回路基板７の主面は、主回路基板１の主面よりもケース１２内部側に突出していることが好ましい。

例えば、制御回路基板７の厚さ（底面部１２−１の主回路基板１の主面に直交する方向の厚さ）を主回路基板１の厚さより厚くすることにより、制御回路基板７の主面と主回路基板１の主面とで段差が形成されるようにしてもよい。 また、制御回路基板７の主面と主回路基板１の主面とで段差が形成されるように、制御回路基板７と主回路基板１とを配置してもよい。 この段差により、制御回路基板７上の制御半導体チップ９は、主回路基板１の主面に垂直な方向に、主回路基板１上の半導体チップ５，６から離れて配置される。 このため、半導体チップ５，６上のパワー半導体素子で発生するノイズが制御半導体チップ９上の制御半導体素子へと伝播されることを抑制することができる。

制御半導体チップ９の図示省略したおもて面電極は、他端が細線径のボンディングワイヤを介して半導体チップ５，６のおもて面電極および制御回路配線パターン８ｂに電気的に接続される。 制御用のリード端子１３ｂは、図１の制御ＩＣチップｃ１，ｃ２，ｃ３の制御信号入力端子ＶＢ（Ｕ），ＶＢ（Ｖ），ＶＢ（Ｗ）、および制御ＩＣチップｃ４の制御信号入力端子ＩＮ（ＬＵ），ＩＮ（ＬＶ），ＩＮ（ＬＷ）に相当する。 ケース１２と主回路基板１とに囲まれた領域には、封止樹脂１４が充填されている。

次に、図１のモジュール型パワー半導体装置に配置したインバータ回路の構成について詳細に説明する。 図３は、図１のモジュール型パワー半導体装置に配置した３相インバータの構成を示す回路図である。 図３に示すように、一般的な３相のインバータ回路では、Ｕ、ＶおよびＷの各相において、上アーム部２１，２２，２３と下アーム部２４，２５，２６とが直列に接続されており、それら上下アーム部の直列接続体が並列に接続されている。 各アーム部は、それぞれＩＧＢＴとＦＷＤとを逆向きに並列接続して構成される。

上アーム部２１，２２，２３のＩＧＢＴａ１，ａ２，ａ３のコレクタは、主電流入力端子Ｐに接続される。 下アーム部２４，２５，２６のＩＧＢＴａ４，ａ５，ａ６のエミッタは、それぞれ主電流入力端子Ｎ（Ｕ），Ｎ（Ｖ），Ｎ（Ｗ）に接続される。 上アーム部２１，２２，２３のＩＧＢＴａ１，ａ２，ａ３のエミッタと下アーム部２４，２５，２６のＩＧＢＴａ４，ａ５，ａ６のコレクタとの間には、それぞれ主電流出力端子Ｕ，Ｖ，Ｗが接続される。 主電流出力端子Ｕ，Ｖ，Ｗは、上アーム部２１，２２，２３のＩＧＢＴａ１，ａ２，ａ３の基準電位をエミッタ電位にするために、それぞれ制御ＩＣチップｃ１，ｃ２，ｃ３のＶ _S端子に接続される。 ＮＣは、常時閉路接点端子である。

制御ＩＣチップｃ１，ｃ２，ｃ３は、上アーム部２１，２２，２３のＩＧＢＴａ１，ａ２，ａ３を駆動するハイサイドゲートドライバである。 制御ＩＣチップｃ１，ｃ２，ｃ３の各ＩＮ端子は、それぞれ制御信号入力端子ＩＮ（ＨＵ），ＩＮ（ＨＶ），ＩＮ（ＨＷ）に接続され外部からの制御信号の入力を受ける。 制御ＩＣチップｃ１，ｃ２，ｃ３の各ＯＵＴ端子は、それぞれ上アーム部２１，２２，２３のＩＧＢＴａ１，ａ２，ａ３のゲートに接続される。

制御ＩＣチップｃ１，ｃ２，ｃ３のＯＵＴ端子は、それぞれＩＮ端子に入力された制御信号に対応する出力信号を、ＩＧＢＴａ１，ａ２，ａ３のゲート信号として出力する。 制御ＩＣチップｃ１〜ｃ３のＶ _B端子は、それぞれ制御ＩＣチップｃ１〜ｃ３を起動するためのハイサイド電源端子に接続される。 具体的には、制御ＩＣチップｃ１，ｃ２，ｃ３のＶ _B端子は、それぞれ制御信号入力端子ＶＢ（Ｕ），ＶＢ（Ｖ），ＶＢ（Ｗ）に直接接続される。

制御ＩＣチップｃ１〜ｃ３のＶｃｃ端子は、それぞれ制御ＩＣチップｃ１〜ｃ３を起動するためのローサイド電源端子に接続される。 具体的には、制御ＩＣチップｃ１〜ｃ３のＶｃｃ端子は、Ｖｃｃ（Ｈ）端子に接続される。 制御ＩＣチップｃ１〜ｃ３のＧＮＤ端子は、Ｖｃｃ（Ｈ）端子のよりも電位が低い共通電位点であるＣＯＭ端子に接続される。 制御ＩＣチップｃ１，ｃ２，ｃ３のＶ _B端子とＶｃｃ端子との間には、それぞれＢＳＤｄ１，ｄ２，ｄ３が接続される。 ＢＳＤｄ１，ｄ２，ｄ３は、ダイオードおよび抵抗が直列接続されてなる。

ＢＳＤｄ１，ｄ２，ｄ３を構成する各ダイオードのカソードは、それぞれ制御ＩＣチップｃ１，ｃ２，ｃ３のＶ _B端子に接続されている。 ＢＳＤｄ１，ｄ２，ｄ３を構成する各ダイオードのアノードは、それぞれ抵抗を介して制御ＩＣチップｃ１，ｃ２，ｃ３のＶｃｃ端子に接続されている。 ＢＳＤｄ１，ｄ２，ｄ３は、制御ＩＣチップｃ１，ｃ２，ｃ３に内蔵されたコンデンサを充電し、放電を防ぐ機能を有する。 ＢＳＤｄ１，ｄ２，ｄ３の抵抗は、ローサイドのＶｃｃ端子側からハイサイドのＶ _B端子側へ急激に電流が流れることを抑制する機能を有する。

制御ＩＣチップｃ４は、下アーム部２４，２５，２６のＩＧＢＴａ４，ａ５，ａ６を駆動するローサイドゲートドライバである。 制御ＩＣチップｃ４のＵ _IN端子、Ｖ _IN端子およびＷ _IN端子は、それぞれ制御信号入力端子ＩＮ（ＬＵ），ＩＮ（ＬＶ），ＩＮ（ＬＷ）に接続される。 制御ＩＣチップｃ４のＵ _OUT端子、Ｖ _OUT端子およびＷ _OUT端子は、それぞれ下アーム部２４，２５，２６のＩＧＢＴａ４，ａ５，ａ６のゲートに接続される。

制御ＩＣチップｃ４のＵ _OUT端子、Ｖ _OUT端子およびＷ _OUT端子は、それぞれＵ _IN端子、Ｖ _IN端子およびＷ _IN端子に入力された制御信号に対応する出力信号を、ＩＧＢＴａ４，ａ５，ａ６のゲート信号として出力する。 制御ＩＣチップｃ４のＶｃｃ端子は、制御ＩＣチップｃ４を起動するための電源端子Ｖｃｃ（Ｌ）に接続される。 制御ＩＣチップｃ４のＧＮＤ端子は、電源端子Ｖｃｃ（Ｌ）よりも電位が低い共通電位点であるＣＯＭ端子に接続される。 制御ＩＣチップｃ４のそれ以外の端子は、汎用入出力端子である。

このようなインバータの動作について、例えばＵ相を例に説明する。 制御ＩＣチップｃ４のＶｃｃ端子−ＧＮＤ端子間の電位差により、制御ＩＣチップｃ４が駆動される。 制御ＩＣチップｃ４は、ＩＮ（ＬＵ）端子からのオン信号を、下アーム部２４のＩＧＢＴａ４のゲート信号として出力する。 下アーム部２４のＩＧＢＴａ４は、ゲート信号の入力を受けてオン状態となる。

制御ＩＣチップｃ１のＶ _B端子−Ｖｓ端子間が低電位、すなわち下アーム部２４のＩＧＢＴａ４がオン状態のとき、制御ＩＣチップｃ１のＶｃｃ端子側からＶ _B端子側へ電流が流れ、インバータ回路の外部に配置された図示しないコンデンサが充電される。 そして、制御ＩＣチップｃ１のＶ _B端子−Ｖｓ端子間が所定の高電位になった場合、前述のコンデンサを充電するための電流の流れが阻止される。 制御ＩＣチップｃ１のＶ _B端子−Ｖｓ端子間の電圧とＶｃｃ端子−ＧＮＤ端子間の電圧との電位差が、制御ＩＣチップｃ１の駆動電圧となる。

制御ＩＣチップｃ１は、ＩＮ（ＨＵ）端子からのオン信号の入力を受けて、Ｖ _B端子と同電位の出力信号を上アーム部２１のＩＧＢＴａ１のゲート信号として出力する。 上アーム部２１のＩＧＢＴａ１は、制御ＩＣチップｃ１からのゲート信号の入力を受けてオン状態となる。 一方、制御ＩＣチップｃ１は、ＩＮ（ＨＵ）端子からのオフ信号の入力を受けて、Ｖ _S端子と同電位の出力信号を上アーム部２１のＩＧＢＴａ１のゲート信号として出力する。 上アーム部２１のＩＧＢＴａ１は、制御ＩＣチップｃ１からゲート信号の入力を受けてオフ状態となる。

Ｖ，Ｗ相においても、Ｕ相と同様の動作となる。 すなわち、Ｖ相においては、制御ＩＣチップｃ４は、ＩＮ（ＬＶ）端子からのオン信号を、下アーム部２５のＩＧＢＴａ５のゲート信号として出力し、下アーム部２５のＩＧＢＴａ５をオン状態にする。 これにより、制御ＩＣチップｃ２が起動される。 制御ＩＣチップｃ２は、ＩＮ（ＨＶ）端子からのオン・オフ信号を受けて、上アーム部２２のＩＧＢＴａ２のゲート信号を出力し、上アーム部２２のＩＧＢＴａ２をオン状態またはオフ状態にする。

Ｗ相においては、制御ＩＣチップｃ４は、ＩＮ（ＬＷ）端子からのオン信号を、下アーム部２６のＩＧＢＴａ６のゲート信号として出力し、下アーム部２６のＩＧＢＴａ６をオン状態にする。 これにより、制御ＩＣチップｃ３が起動される。 制御ＩＣチップｃ３は、ＩＮ（ＨＷ）端子からのオン・オフ信号を受けて、上アーム部２３のＩＧＢＴａ３のゲート信号を出力し、上アーム部２３のＩＧＢＴａ３をオン状態またはオフ状態にする。

以上、説明したように、実施の形態によれば、ＩＧＢＴチップなど（パワー半導体素子が形成された半導体チップ）を接合した主回路配線パターンを主回路基板に形成して主回路を構成し、かつ、制御ＩＣチップを搭載した制御回路配線パターンをケースの底面部に形成して制御回路を構成することで、主回路と制御回路とを分離することができる。 これにより、パワー半導体素子で発生するノイズが制御半導体素子へ伝播することを防止することができる。

また、実施の形態によれば、制御回路基板の主面と主回路基板の主面とが段差をなすように制御回路基板と主回路基板とを配置、または制御回路基板の厚さを厚くすることにより、制御回路基板上の制御ＩＣチップは、主回路基板の主面に垂直な方向に、主回路基板上の半導体チップから離れて配置される。 このため、パワー半導体素子で発生するノイズが制御半導体素子へと伝播されることをさらに抑制することができる。

また、実施の形態によれば、制御回路配線パターンが金属箔またはリードフレームで形成されているため、制御回路配線パターンとして制御回路基板を配する必要がなく、さらにはその、制御回路配線パターンにはんだ印刷する必要がない。 すなわち、制御回路基板を配置した主回路基板上に主回路配線パターンおよび制御回路配線パターンを配し、これらにはんだ印刷する場合に比べて、パワー半導体チップおよび制御半導体チップの実装を容易に行うことができる。

また、実施の形態によれば、制御回路配線パターンを外部接続用端子（リード端子）と一体化された１つの部材としているため、また、リード端子がケースと一体成型された１つの部材としているため、組立工数を低減することができる。 これにより、生産性に優れたモジュール型半導体装置を製造することができる。 したがって、少ない製造工程数でかつ低コストで製造可能な構造を有する半導体装置を提供することができる。

また、実施の形態によれば、ケースを貫通して一体成型されたリード端子で外部接続用端子を構成することにより、リード端子列ごとにケース内壁の凹凸に沿うように異なる所定ピッチで折り曲げる必要がなくなる。 このため、リード端子の折り曲げ回数を低減することができ、リード端子の曲げ精度が向上する。 また、組立時のリード端子の取り扱いが容易となる。 したがって、少ない製造工程数でかつ低コストで製造可能な構造を有する半導体装置を提供することができる。

また、実施の形態によれば、制御回路配線パターンとの電気的な導通状態や絶縁状態を保つように、制御半導体チップの裏面をケースの底面部に接合することで、異なる制御半導体素子が形成された複数の制御半導体チップを柔軟にケース内に搭載することができる。 これにより、ケースを変更することなく、同一の絶縁部材上に少ない工数で様々な制御半導体チップを搭載することができるため、ケースの汎用性を高めることができる。 したがって、半導体装置の低コスト化を実現することができる。

以上において本発明では、インバータを例に説明しているが、上述した実施の形態に限らず、熱を放熱させるための特別な構成を必要とする主回路基板と、熱を放熱させるための特別な構成を必要としない他の回路基板とを同一パッケージに実装するさまざまな構成の半導体装置に適用することが可能である。 また、本発明では、ケースの底面部に制御回路配線パターンを形成した場合を例に説明しているが、主回路基板の主面と平行な面を有する絶縁部材であれば、ケース以外の絶縁部材上に制御回路配線パターンを形成した構成としてもよい。

以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置に使用されるパワー半導体装置に有用である。

１ 主回路基板 ２ 金属板 ３ 絶縁層 ４ 主回路配線パターン ５，６ 半導体チップ ７ 制御回路基板 ８ａ 導体パターン ８ｂ 制御回路配線パターン ９ 制御半導体チップ １０ａ 主回路 １０ｂ 制御回路 １２ ケース １２−１ ケースの底面部 １２−２ ケースの側壁部 １３ａ 電力用のリード端子 １３ｂ 制御用のリード端子