一种存取存储器的字线驱动电路和静态随机存取存储器
阅读：1020发布：2020-06-10
专利汇可以提供一种存取存储器的字线驱动电路和静态随机存取存储器专利检索，专利查询，专利分析的服务。并且一种存取 存储器 的字线驱动 电路 和静态 随机存取存储器 ，包括： 反相器 模 块 ，所述反相器模块至少包括用于接收时钟 信号 的第一反相器和用于 输出信号 至字线的第二反相器；在所述存取存储器进入睡眠模式时，所述反相器模块中的每个反相器的输入电源均关闭，使得所述存取存储器的字线驱动电路进入睡眠模式时功耗降低。，下面是一种存取存储器的字线驱动电路和静态随机存取存储器专利的具体信息内容。
1.一种存取存储器的字线驱动电路，包括：
反相器模块，所述反相器模块至少包括用于接收时钟信号的第一反相器和用于输出信号至字线的第二反相器；
其特征在于，在所述存取存储器进入睡眠模式时，所述反相器模块中的每个反相器的输入电源均关闭。
2.如权利要求1所述的字线驱动电路，其特征在于，所述反相器模块中的除所述第二反相器之外的反相器的输入电源是基于外部电源在电源使能信号控制下产生。
3.如权利要求2所述的字线驱动电路，其特征在于，所述反相器模块中的除所述第二反相器之外的反相器的输入电源受晶体管开关控制产生，所述晶体管开关的源极用于接收所述输入电源，漏极与除所述第二反相器之外的反相器的输入端相连，栅极与所述电源使能信号相连。
4.如权利要求2所述的字线驱动电路，其特征在于，所述字线驱动电路还包括控制信号产生电路，用于基于电源使能信号和所述反相器模块中的除所述第二反相器之外的反相器的输入电源产生控制信号。
5.如权利要求4所述的字线驱动电路，其特征在于，在所述存取存储器进入睡眠模式时，且所述反相器模块中的除所述第二反相器之外的反相器的输入电源开始下降时，所述控制信号控制所述反相器模块中的所述第二反相器的输入电源关闭。
6.如权利要求4所述的字线驱动电路，其特征在于，在所述存取存储器退出睡眠模式时，所述控制信号控制所述反相器模块中的所述第二反相器的输入电源在所述反相器模块中除所述第二反相器之外的反相器的输入电源稳定输出后打开。
7.如权利要求4所述的字线驱动电路，其特征在于，所述字线驱动电路还包括下拉电路，所述下拉电路受所述控制信号控制，在所述存取存储器进入睡眠模式时，所述控制信号控制所述下拉电路下拉所述字线的电位至地信号。
8.如权利要求4所述的字线驱动电路，其特征在于，所述控制信号产生电路包括与门电路、补充电路、或非门电路和反相电路；
所述与门电路基于所述电源使能信号和除所述第二反相器外的反相器的输入电源产生与信号，所述与信号在所述电源使能信号和除所述第二反相器外的反相器的输入电源均为低时输出外部电源信号；
所述补充电路用于在所述与门电路无法输出外部电源信号时补充输出外部电源信号；
所述或非门电路基于所述与信号和当前迟延的电源使能信号生成所述控制信号的反相信号，所述当前迟延的电源使能信号为电源使能信号实际传送至当前字线的信号；
所述反相电路用于基于所述控制信号的反相信号生成所述控制信号。
9.如权利要求8所述的字线驱动电路，其特征在于，所述与门电路包括第一晶体管、第二晶体管、第三晶体管、和第四晶体管；
所述第一晶体管的栅极用于接收所述电源使能信号，所述第一晶体管的源极与所述外部电源的输出端相连，所述第一晶体管的漏极与所述第二晶体管的源极相连；
所述第二晶体管的栅极用于接收除所述第二反相器外的反相器的输入电源，所述第二晶体管的漏极与所述第三晶体管的漏极、所述补充电路的输出端、所述或非门的输入端相连；
所述第三晶体管的栅极用于接收除所述第二反相器外的反相器的输入电源，所述第三晶体管的源极与所述第四晶体管的漏极相连；以及
所述第四晶体管的栅极用于接收所述电源使能信号的反相信号，所述第四晶体管的源极与地相连。
10.一种静态随机存取存储器，包括外部电源、电源使能信号和若干字线模块，所述外部电源经由字线连接所述若干字线模块；其特征在于，每个字线模块包括：如权利要求1至9任一所述的字线驱动电路。
一种存取存储器的字线驱动电路和静态随机存取存储器
技术领域
背景技术
[0002] 静态随机存取存储器(Static Random-Access Memory，SRAM)是随机存取存储器的一种。这种存储器只要保持通电，里面储存的数据就可以恒常保持。
[0003] 静态随机存取存储器的结构包括字线(Word Line，WL)和位线(Bit Line，BL)。静态随机存取存储器中具有多个存储单元，多根字线、位线与这些存储单元相连，通过给字线和位线施加不同的信号，则可实现对不同位置存储单元的读取。每根字线都有一个相应的字线驱动电路。
[0004] 静态随机存取存储器的工作状态可以分为工作模式和睡眠模式，静态随机存取存储器进入工作模式时正常工作，进入睡眠模式时，不再需要字线上的驱动电路发生作用，因此睡眠模式下的字线驱动电路需要具有较低的功耗。但是，一般的字线驱动电路与芯片的外部电源相连，外部电源的较高电压使得字线驱动电路即使不再工作，其静态功耗也较大。
[0005] 所以，需要一种字线驱动电路，使得静态随机存取存储器进入睡眠模式时，整个字线驱动电路的功耗较低。
发明内容
[0006] 本发明实施例解决的问题是静态随机存取存储器进入睡眠模式时，如何降低整个字线驱动电路的功耗。
[0007] 为解决上述问题，本发明实施例提供一种存取存储器的字线驱动电路，包括：反相器模块，所述反相器模块至少包括用于接收时钟信号的第一反相器和用于输出信号至字线的第二反相器；在所述存取存储器进入睡眠模式时，所述反相器模块中的每个反相器的输入电源均关闭。
[0008] 在一些实施例中，所述反相器模块中的除所述第二反相器之外的反相器的输入电源是基于外部电源在电源使能信号控制下产生。
[0009] 在一些实施例中，所述反相器模块中的除所述第二反相器之外的反相器的输入电源受晶体管开关控制产生，所述晶体管开关的源极用于接收所述输入电源，漏极与除所述第二反相器之外的反相器的输入端相连，栅极与所述电源使能信号相连。
[0010] 在一些实施例中，所述字线驱动电路还包括控制信号产生电路，用于基于电源使能信号和所述反相器模块中的除所述第二反相器之外的反相器的输入电源产生控制信号。
[0011] 在一些实施例中，在所述存取存储器进入睡眠模式时，且所述反相器模块中的除所述第二反相器之外的反相器的输入电源开始下降时，所述控制信号控制所述反相器模块中的所述第二反相器的输入电源关闭。
[0012] 在一些实施例中，在所述存取存储器退出睡眠模式时，所述控制信号控制所述反相器模块中的所述第二反相器的输入电源在所述反相器模块中除所述第二反相器之外的反相器的输入电源稳定输出后打开。
[0013] 在一些实施例中，所述字线驱动电路还包括下拉电路，所述下拉电路受所述控制信号控制，在所述存取存储器进入睡眠模式时，所述控制信号控制所述下拉电路下拉所述字线的电位至地信号。
[0014] 在一些实施例中，所述控制信号产生电路包括与门电路、补充电路、或非门电路和反相电路；所述与门电路基于所述电源使能信号和除所述第二反相器外的反相器的输入电源产生与信号，所述与信号在所述电源使能信号和除所述第二反相器外的反相器的输入电源均为低时输出外部电源信号；所述补充电路用于在所述与门电路无法输出外部电源信号时补充输出外部电源信号；所述或非门电路基于所述与信号和当前迟延的电源使能信号生成所述控制信号的反相信号，所述当前迟延的电源使能信号为电源使能信号实际传送至当前字线的信号；所述反相电路用于基于所述控制信号的反相信号生成所述控制信号。
[0015] 在一些实施例中，所述与门电路包括第一晶体管、第二晶体管、第三晶体管、和第四晶体管；所述第一晶体管的栅极用于接收所述电源使能信号，所述第一晶体管的源极与所述外部电源的输出端相连，所述第一晶体管的漏极与所述第二晶体管的源极相连；所述第二晶体管的栅极用于接收除所述第二反相器外的反相器的输入电源，所述第二晶体管的漏极与所述第三晶体管的漏极、所述补充电路的输出端、所述或非门的输入端相连；所述第三晶体管的栅极用于接收除所述第二反相器外的反相器的输入电源，所述第三晶体管的源极与所述第四晶体管的漏极相连；所述第四晶体管的栅极用于接收所述电源使能信号的反相信号，所述第四晶体管的源极与地相连。
[0016] 本发明的实施例还提供一种静态随机存取存储器，包括外部电源、电源使能信号和若干字线模块，所述外部电源经由字线连接所述若干字线模块；每个字线模块包括上述任一所述的字线驱动电路。
[0017] 与现有技术相比，本发明实施例的技术方案具有以下优点：
[0018] 在静态随机存取存储器中的字线驱动电路进入睡眠模式时，静态随机存取存储器的字线驱动电路中的每个反相器的输入电源均关闭，字线驱动电路的功耗降低。
[0019] 进一步，字线驱动电路还包括控制信号产生电路，用于基于电源使能信号和反相器模块中的除所述第二反相器之外的反相器的输入电源产生控制信号，使得到达字线的电源使能信号为高电平且输入电源稳定时，反相器模块才会输出信号，避免模式切换过程中反相器的输出信号对字线输出产生影响。附图说明
[0020] 图1是一种静态随机存取存储器的字线驱动电路；
[0021] 图2是本发明一个实施例中的一种静态随机存取存储器的字线驱动电路；
[0022] 图3是图2中输入电源VDDP的一种产生方式的示意图；
[0023] 图4是图2中输入电源VDDR的一种产生方式的示意图；
[0024] 图5是图2中的字线驱动电路的时序图；
[0025] 图6是本发明一个实施例中的另一种静态随机存取存储器的字线驱动电路；
[0026] 图7是图6中控制信号的生成电路；
[0027] 图8是图6中的字线驱动电路模式切换时的一种时序图；
[0028] 图9是图6中的字线驱动电路模式切换时的另一种时序图；
[0029] 图10是图6中的字线驱动电路模式切换时的另一种时序图；
[0030] 图11是图6中的字线驱动电路模式切换时的另一种时序图；
[0031] 图12是图6中的字线驱动电路的仿真结果；
[0032] 图13是本发明一个实施例中一种静态随机存取存储器的部分模块示意图。
具体实施方式
[0033] 本发明所提供的实施例中的存取存储器的字线驱动电路，可以在存取存储器进入睡眠模式时，保持较低的功耗，进而降低整个存取存储器在睡眠模式下的功率损耗。本发明的实施例所提出的存取存储器的字线驱动电路可以使得睡眠模式时，外部电源停止对字线驱动电路中的反相器供电，进而使得反相器停止工作，降低睡眠模式下字线驱动电路的功率损耗。
[0034] 需要说明的是，存取存储器有多种，例如动态随机存取存储器、静态随机存取存储器(Static Random Access Memory，SRAM)等，为了便于描述，之后的实施例中将以静态随机存取存储器中的电路结构进行举例说明。
[0035] 图1是一种静态随机存取存储器的字线驱动电路10。如图1所述，图1中的字线驱动电路10包括第一反相器111、第二反相器112和第三反相器113。第一反相器111的输入端与字线时钟信号WLCLK相连，第三反相器113的输出端与字线WL相连。
[0036] 图1中的外部电源VDD在一个PMOS晶体管的控制下向第一反相器111和第三反相器113供电。图1中的PMOS晶体管的栅极与电源使能信号pg相连。如果电源使能信号pg为低电平，则PMOS晶体管开启，外部电源VDD开始输出，所输出的信号为输入电源VDDP，此时字线驱动电路10进入工作模式；如果电源使能信号pg为高电平，则PMOS晶体管关闭，外部电源VDD的输出被PMOS晶体管关闭，输入电源VDDP随之下降，此时字线驱动电路10进入睡眠模式。
[0037] 需要说明的是，可以根据实际需要，选择电源使能信号的作用方式，例如，可以选择电源使能信号为高电平时，字线驱动电路进入工作模式，电源使能信号为低电平时，字线驱动电路进入睡眠模式。可以理解，如果电源使能信号的控制方式不同，整个字线驱动电路的控制方式也会有相应的不同之处。在之后的描述中，所提到的电源使能信号的含义与此相同或相似，将不再赘述。为了便于理解，如无特殊说明，所提到的电源使能信号是指，电源使能信号为低电平时，字线驱动电路进入工作模式，电源使能信号为高电平时，驱动电路进入睡眠模式。
[0038] 如图1所示，字线驱动电路10进入睡眠模式时，输入电源VDDP下降至零，则第一反相器111和第三反相器113停止工作，此时字线驱动电路的10的功耗得以降低。
[0039] 但是，在睡眠模式时，为了避免字线WL上的噪声产生扰动，对静态随机存取存储器的存储数据产生影响，需要将字线WL上的信号维持在低电平。根据图1中的电路逻辑可知，如果维持字线WL为低电平，则第三反相器113的输出需要为低电平，第二反相器112的输出需要为高电平，同时，第一反相器111的输出需要为低电平，则其输入端所接的时钟信号WLCK需要维持在高电平。
[0040] 因为第二反相器112的输出需要为高电平，即第二反相器112需要维持在工作状态，所以第二反相器112的电源输入端直接与外部电源VDD相连。而且，为了输出高电平，第二反相器112的输入端为低电平。可以理解，静态随机存取存储器中的反相器由一个NMOS晶体管和一个PMOS晶体管组成，所以在前述情形下，第二反相器112中的NMOS晶体管的栅极信号为低电平，漏极信号为高电平，NMOS晶体管中产生漏电流，进而输出至字线WL，由于字线WL具有多个，导致漏电流的总和较大，从而增加字线驱动电路10的功耗。
[0041] 在本发明所提供的实施例中，在静态随机存取存储器进入睡眠模式时，反相器模块中的每个反相器的输入电源均关闭，因此反相器模块中的反相器均停止工作，可以在字线驱动电路进入睡眠模式时，进一步降低电路的功耗。
[0042] 为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明实施例的具体实施例做详细的说明。
[0043] 在本发明的一些实施例中，静态随机存取存储器的字线驱动电路，包括：反相器模块，反相器模块至少包括用于接收时钟信号的第一反相器和用于输出信号至字线的第二反相器；在静态随机存取存储器进入睡眠模式时，反相器模块中的每个反相器的输入电源均关闭。
[0044] 如图2所示，图2是本发明一个实施例中的一种静态随机存取存储器的字线驱动电路20，包括反相器模块21，反相器模21至少包括用于接收时钟信号WLCLK的第一反相器211和用于输出信号至字线WL的第二反相器212。当然，根据实际需要，反相器模块21中还可以设置其它的反相器，其中反相器的数量并不仅限于两个(其它反相器用图2中的省略号进行示意)。第一反相器211的输入电源为VDDP，第二反相器212的输入电源为VDDR，如果设置有其它反相器，其它反相器的输入电源为VDDP。在静态随机存取存储器进入睡眠模式时，反相器模块21中的每个反相器的输入电源均可以关闭，即VDDP和VDDR停止供电，这样睡眠模式下的每个反相器均停止工作，字线驱动电路20的功耗降低。而且，反向器模块21中全部反相器均停止工作，则时钟信号WLCLK不会影响到字线WL。
[0045] 图2中的字线驱动电路还包括下拉电路22，下拉电路22可以在字线驱动电路20进入睡眠模式时，将字线WL的电位维持于地信号，避免字线WL中噪声的产生，进而避免噪声对静态随机存取存储器中所存储数据的影响。字线驱动电路20进入工作模式时，下拉电路22停止下拉字线WL电位，避免影响字线WL信号的是正常输出。
[0046] 需要说明的是，前文所述的输入电源是指电源所发送的信号，这里的电源可以是反相器的电源，也可以是其它逻辑电路模块的电源，例如，静态随机存取存储器的外部电源可以视为一个电源。输入电源可以随电源的工作状态而变化，例如电源正常供电时，输入电源可以为一个高电平信号，电源停止供电时，输入电源可以为一个低电平信号。在之后实施例中所提到的输入电源的含义与此相同或类似，在之后的描述中不再赘述。
[0047] 在具体实施中，反相器模块中的除第二反相器之外的反相器的输入电源是基于外部电源在电源使能信号控制下产生。例如，电源使能信号可以通过一个二极管来控制外部电源的供电或断电，或者通过一个非门电路来控制外部电源的供电或断电。可以根据实际需要，选择合适的电路结构来实现电源使能信号对外部电源供电与否的控制。
[0048] 在具体实施中，反相器模块中的除第二反相器之外的反相器的输入电源受晶体管开关控制产生，晶体管开关的源极用于接收输入电源，漏极与除第二反相器之外的反相器的输入端相连，栅极与电源使能信号相连。
[0049] 例如，如图3所示，图3是图2中输入电源VDDP的一种产生方式的示意图，图2中反相器模块21中的除第二反相器212之外的反相器的输入电源VDDP是基于外部电源VDD在电源使能信号pg控制下产生。其中，电源使能信号pg与一个PMOS晶体管的栅极相连，外部电源VDD与该PMOS晶体管的源极相连，该PMOS晶体管的漏极所输出的信号即为输入电源VDDP。
[0050] 接下来，将对输入电源VDDP的产生方式进行详细说明。电源使能信号pg为低电平时，PMOS晶体管开启，外部电源VDD通过该PMOS晶体管的漏极输出输入电源VDDP，输入电源VDDP向反相器模块21中的除第二反相器212之外的反相器供电，这些反相器正常工作。当电源使能信号pg为高电平时，PMOS晶体管关闭，外部电源VDD与反相器之间的连接被关断，输入电源VDDP降至低电平，反相器模块21中的出第二反相器212之外的反相器停止工作。
[0051] 在本发明的一些实施例中，字线驱动电路还包括控制信号产生电路，用于基于电源使能信号和反相器模块中的除第二反相器之外的反相器的输入电源产生控制信号。
[0052] 例如，如图4所示，图4是图2中输入电源VDDR的一种产生方式的示意图。输入电源VDDP在控制信号产生电路(图4中未示出)产生的控制信号rctrl的控制下，通过一个PMOS晶体管产生输入电源VDDR。其中，PMOS晶体管的栅极与控制信号rctrl相连，PMOS晶体管的源极与输入电源VDDP相连，PMOS晶体管的漏极所输出的即为输入电源VDDR。可以理解，rctrl为高电平时，PMOS晶体管关闭，VDDP输出被PMOS晶体管截止；rctrl为低电平时，PMOS晶体管开启，输入电源VDDP经由PMOS晶体管的漏极生成输入电源VDDR，此时VDDR的电位与VDDP基本相同。
[0053] 接下来，将结合图2、图3、图4和图5对字线驱动电路20的工作方式进行说明，其时序图如图5所示，图5是图2中的字线驱动电路的时序图。
[0054] 在t1时刻，pg为低电平，rctrl为低电平。此时字线驱动电路20处于工作模式，通过如图3和图4所示的控制方式，输入电源VDDP和VDDR均为高电平，使得图2中的所有反相器正常工作。此时图2中的下拉电路22停止工作，避免影响字线WL的正常输出。
[0055] 在t2时刻，pg为低高电平，rctrl为高电平，此时字线驱动电路20开始从工作模式切换至睡眠模式。通过如图3和图4所示的控制方式，输入电源VDDP和VDDR将至低电平，使得图2中的反相器均停止工作，进而使得字线驱动电路20的功耗降低。此时图2中的下拉电路22开始工作，将字线WL的电位拉至地信号，避免电路中的噪声传至字线WL，进而避免噪声影响静态随机存取存储器中所存储的数据。
[0056] 在t3时刻，pg维持低电平，rctrl维持高电平，字线驱动电路20维持睡眠模式。此时图2中的下拉电路22继续维持字线WL电位至地信号。
[0057] 在t4时刻，pg升为高电平，rctrl降为低电平，字线驱动电路20从睡眠模式切换至工作模式。通过如图3和图4所示的控制方式，输入电源VDDP和VDDR升为高电平，使得图2中的所有反相器重新开始工作，图2中的下拉电路22停止工作。字线驱动电路20回复至正常工作状态。
[0058] 需要说明的是，在具体实施中，字线驱动电路中的下拉电路受控制信号控制，在静态随机存取存储器进入睡眠模式时，控制信号控制下拉电路下拉字线的电位至地信号。
[0059] 例如，字线驱动电路20中的下拉电路22可以由控制信号rctrl控制，即rctrl为高电平时，控制下拉电路22开始工作，rctrl为低电平时，控制下拉电路22停止工作。当然，也可以根据实际需要，选择其它的方式对下拉电路22进行控制，例如外部信号、时钟信号等。
[0060] 如上所述的字线驱动电路20，在睡眠模式时，其中的反相器全部停止工作，使得字线驱动电路20的功耗降低。其次，睡眠模式时，下拉电路22可以维持字线WL至地信号，所以不需要时钟信号WLCK持续输出高电平，字线驱动电路20的功耗进一步降低。再次，下拉电路22维持字线WL至地信号，避免了睡眠模式下电路噪声传导至字线WL，进而避免睡眠模式下静态随机存取存储器中的存储数据受到字线WL噪声的影响。最后，睡眠模式时，因为所有反相器均停止工作，时钟信号WLCK不会对字线WL的输出产生影响。
[0061] 在具体实施中，在静态随机存取存储器进入睡眠模式时，且反相器模块中的除第二反相器之外的反相器的输入电源开始下降时，控制信号控制反相器模块中的第二反相器的输入电源关闭。
[0062] 在具体实施中，在静态随机存取存储器退出睡眠模式时，控制信号控制反相器模块中的靠近字线的反相器的输入电源在反相器模块中除第二反相器之外的反相器的输入电源稳定输出后打开。需要说明的是，输入电源的稳定输出是指输入电源的电压值可以维持在一个稳定的数值。可以理解，实际应用中，上述电压值是会在误差允许范围内发生变化的。
[0063] 上述控制方式，确保到达字线的电源使能信号为高电平且输入电源稳定时，反相器模块才会输出信号，进而避免字线信号受到干扰，影响静态随机存取存储器中的存数数据。
[0064] 接下来，将结合图6和图7对控制信号的实现方式及控制原理进行说明。图6是本发明一个实施例中的另一种静态随机存取存储器的字线驱动电路30，图7是图6中控制信号rctrl的生成电路32。
[0065] 如图6所示，图6中的字线驱动电路30的反相器模块包括串联的第一反相器311、第二反相器312和第三反相器313。
[0066] 外部电源VDD与PMOS晶体管L1的源极相连，PMOS晶体管L1的栅极与电源使能型号pg相连，漏极与第一反相器311的电源输入端和第三反相器313的电源输入端相连。
[0067] 第一反相器311、第二反相器312和第三反相器313的电源输出端与地信号VSS相连。第一反相器311的输入端与时钟信号WLCLK相连。
[0068] 输入电源VDDP与PMOS晶体管L2的源极相连，PMOS晶体管L2的栅极与控制信号rctrl相连，PMOS晶体管L2的漏极输出输入电源VDDR。
[0069] 第二反相器312的输出端与字线WL间接有下拉电路，该下拉电路由NMOS晶体管L3控制，晶体管L3的栅极与控制信号rctrl相连，漏极与地信号VSS相连，源极与第三反相器312的输出端、字线WL相连。
[0070] 控制信号rctrl的产生方式可参见图7中控制信号rctrl的生成电路32。控制信号rctrl的生成电路32包括与门电路321和与门电路322、补充电路323、或非门电路324和反相器电路325。
[0071] 图7中，PMOS晶体管M1的栅极用于接收电源使能信号pg，晶体管M1的源极与外部电源VDD的输出端相连，晶体管M1的漏极与晶体管M2的源极相连。
[0072] PMOS晶体管M2的栅极用于接收输入电源VDDP，晶体管M2的漏极与NMOS晶体管M3的漏极、补充电路的输出端、或非门324的输入端相连。
[0073] 晶体管M3的栅极用于接收输入电源VDDP，晶体管M3的源极与NMOS晶体管M4的漏极相连。
[0074] 晶体管M4的栅极用于接收电源使能信号pg的反相信号pg_fb，晶体管M4的源极与地相连。
[0075] 晶体管M1与晶体管M2构成与门电路321，对电源使能信号pg和输入电源VDDP进行与运算。NMOS晶体管M3和NMOS晶体管M4构成与门电路322，对电源使能信号的反相信号pgb和输入电源VDDP进行与运算。
[0076] 外部电源VDD还与PMOS晶体管M5的源极相连，形成补充电路323。晶体管M5的栅极与电源使能信号的反相信号pgb相连，晶体管M5的漏极与晶体管M2的漏极、晶体管M3的源极相连。该补充电路用于电源使能信号pg为高电平时，输出高电平。
[0077] 或非门电路324包括一个或非门，该或非门的一个输入端与晶体管M5的漏极、晶体管M2的漏极和晶体管M3的源极相连。或非门的另一输入端与电源使能信号pg的延迟信号pg_fb相连。或非门的输出端与反相器电路325中的反相器的输入端相连。反相器电路325用于根据或非门的输出信号生成控制信号rctrl。
[0078] 晶体管M1和晶体管M2构成的与门电路321基于电源使能信号pg和输入电源VDDP产生与信号，该与信号在电源使能信号pg和输入电源VDDP均为低时输出外部电源VDD。
[0079] 接下来，将对字线驱动电路30的工作方式进行详细说明。
[0080] 字线驱动电路30正常工作时，其时序图与图5中的时序图相似，电源使能信号pg为低电平，产生输入电源VDDP，VDDP为高电平，控制信号rctrl为低电平。但是静态随机存取存储器中具有多个字线WL，所以电源使能信号pg传递至不同的字线WL时，信号的传递会产生一定延迟，所以此时实际到达字线WL的信号为具有延迟的电源使能信号pg_fb。电源使能信号pg的延迟会导致反相器的工作状态与输入电源的变化不能协同，即电源使能信号pg与输入电源VDDP的上升沿或者下降沿不能同时到达，因此使用控制信号rctrl来抑制电源使能信号pg延迟所产生的影响。
[0081] 需要说明的是，电源使能信号pg产生延迟的原因是，传递电源使能信号pg的导线会经过多个器件结构或多个膜层，因此到达字线时信号会产生一定的延迟，根据所经过的路径的不同，延迟的时间也不同。
[0082] 当字线驱动电路30从工作模式进入睡眠模式时，字线驱动电路30工作的时序图可以如图8所示，图8是图6中的字线驱动电路30模式切换时的一种时序图。时刻t11至时刻t12的过程，即字线驱动电路30从工作模式进入睡眠模式的过程，此时输入电源VDDP已经开始下降，但是电源使能信号pg还未到达字线WL，即pg_fb为低电平，则经由图7中的逻辑电路，控制信号rctrl为高电平，图6中的输入电源VDDR截止，则所有的反相器停止工作，下拉电路开始将字线WL的电平下拉至地信号。然后，在时刻t13，pg_fb升为高电平，字线驱动电路30进入睡眠模式。
[0083] 当字线驱动电路30从工作模式进入睡眠模式时，字线驱动电路30工作的时序图也可以如图9所示，图9是图6中的字线驱动电路30模式切换时的另一时序图。时刻t11至时刻t12的过程，即字线驱动电路30从工作模式进入睡眠模式的过程，此时电源使能信号pg已经到达字线WL，pg_fb为高电平，但是输入电源VDDP仍未降低至低电平，则经由图7中的逻辑电路，控制信号rctrl变为高电平，图6中的输入电源VDDR截止，下拉电路开始工作，将字线WL下拉至地信号。然后，在时刻t13，VDDP下降至低电平，VDDR截止，下拉电路开始将字线WL下拉至地信号，字线驱动电路30进入睡眠模式。
[0084] 当字线驱动电路从睡眠模式进入工作模式时，字线驱动电路30工作的时序图也可以如图10所示，图10是图6中的字线驱动电路30模式切换时的另一时序图。时刻t31至时刻t32的过程，即字线驱动电路30从睡眠模式进入工作模式的过程，此时电源使能信号pg还未到达字线WL，pg_fb为高电平，但是输入电源VDDP已上升至高电平，则经由图7中的逻辑电路，控制信号rctrl维持高电平，图6中的输入电源VDDR仍处于截止状态，下拉电路仍然维持字线WL至地信号。这样，在电源使能信号pg到达该字线WL前，第二反相器312在反相器模块与字线WL间产生隔断，避免字线WL过早输出。然后，在时刻t33，VDDP上升至高电平，VDDR正常输出，下拉电路停止工作，字线驱动电路30进入工作模式。
[0085] 当字线驱动电路从睡眠模式进入工作模式时，字线驱动电路30工作的时序图也可以如图11所以，图11是图6中的字线驱动电路30模式切换时的另一种时序图。时刻t31至时刻t32的过程，即字线驱动电路30从睡眠模式进入工作模式的过程，此时电源使能信号pg没有延迟，则pg_fb为低电平，但是输入电源VDDP还未完全升至高电平，则经由图7中的逻辑电路，控制信号rctrl维持高电平，图6中的输入电源VDDR仍处于截止状态，下拉电路维持字线WL至地信号。这样，在输入电源VDDP未完全升至高电平前，第二反相器312在反相器模块与字线WL间产生隔断，避免字线WL过早输出。然后，在时刻t33，VDDP上升至高电平，VDDR正常输出，下拉电路停止工作，字线驱动电路30进入工作模式。
[0086] 如上所述的字线驱动电路30，在睡眠模式时，其中的反相器全部停止工作，使得字线驱动电路20的功耗降低。其次，睡眠模式时，下拉电路可以维持字线WL至地信号，所以不需要时钟信号WLCK持续输出高电平，字线驱动电路30的功耗进一步降低。再次，下拉电路维持字线WL至地信号，避免了睡眠模式下电路噪声传导至字线WL，进而避免睡眠模式下静态随机存取存储器中的存储数据受到字线WL噪声的影响。最后，睡眠模式时，因为所有反相器均停止工作，时钟信号WLCK不会对字线WL的输出产生影响。
[0087] 进一步，控制信号rctrl用于确保到达字线的电源使能信号pg_fb为高电平且输入电源VDDP稳定时，反相器模块才会输出信号，进而避免字线WL的输出信号受到干扰，影响静态随机存取存储器中的存数数据。
[0088] 进一步，从睡眠模式进入工作模式时，输入电源VDDP的上升沿先于实际到达字线的电源使能信号pg_fb的上升沿到达时，输入电源VDDP是缓慢的由低变高的，当输入电源VDDP升高一定程度时，触发控制信号rctrl变为低电平，字线WL恢复到工作模式。如果pg_fb的上升沿先于VDDP的上升沿到达，那么pg_fb控制控制信号rctrl为低电平，字线WL恢复到工作模式。
[0089] 图12是图6中的字线驱动电路30的仿真结果。图12中横坐标表示时间，纵坐标表示电压值，图12所示的为各参量的电压随时间的变化关系。其中，v(pg)表示电源使能信号pg的电压值，v(pg_fb)表示具有延迟的电源使能信号，即实际到达字线的电源使能信号pg_fb的电压值，v(vddp)表示输入电源VDDP的电压值，v(rctrl)表示控制信号rctrl的电压值。如图12所示，字线驱动电路30从工作模式进入睡眠模式，即电源使能信号pg从低电平升至高电平后，输入电源VDDP开始下降，此时控制信号rctrl为高电平，控制图6中的下拉电路开始工作，并关闭电源输入电源VDDR。
[0090] 如图12所示，字线驱动电路30从睡眠模式进入工作模式，即电源使能信号pg从高电平降至低电平后，输入电源VDDP开始上升。在输入电源VDDP的上升沿完成前，控制信号rctrl仍维持在高电平，继续关闭输入电源VDDR，使得图6中的第二反相器312在反相器模块与字线WL间产生隔断，避免字线WL过早输出。
[0091] 从图12中的结果可以看到，控制信号rctrl避免了电源使能信号pg的延迟对字线WL输出的影响。
[0092] 在本发明的地一些实施例中，还提供一种静态随机存取存储器，包括外部电源、电源使能信号和若干字线模块，外部电源经由字线连接所述若干字线模块；每个字线模块包括上述任一实施例中的字线驱动电路。
[0093] 如图13所示，图13是本发明一个实施例中一种静态随机存取存储器40的部分模块示意图。图13中示出了静态随机存取存储器40中含有多个字线WL、多个位线BL和多个存储单元41、外部电源VDD、电源使能信号pg的部分，可以理解，其中还可以包括地址译码器、数据线、控制线等其它结构。该静态随机存取存储器40的每个字线WL上可以包括字线驱动电路42，字线驱动电路42可以为如上任一实施例中的字线驱动电路。外部电源VDD经由一个PMOS晶体管，在电源使能信号pg控制下生成输入电源VDDP，然后传送至各个字线驱动电路42，为各个字线驱动电路42提供电源。
[0094] 本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于以计算机可读存储介质中，存储介质可以包括：ROM、RAM、磁盘或光盘等。
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