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一种FPGA和MIPI电路中的时钟恢复电路

阅读：941发布：2020-05-11

专利汇可以提供一种FPGA和MIPI电路中的时钟恢复电路专利检索，专利查询，专利分析的服务。并且本实用新型公开了一种FPGA和MIPI 电路中的时钟恢复电路，包括：FPGA、移动产业处理器接口 MIPI和延迟锁相环DLL；其中，FPGA和MIPI之间进行数据信号传输；MIPI在第一时钟下工作；并将第一时钟发送给DLL；第一时钟经历传输过程中的第一延迟，形成第二时钟接入DLL；DLL对第二时钟进行延迟和锁相处理，得到第三时钟，并将第三时钟发送到FPGA；第三时钟经历传输过程中的第二延迟，形成第四时钟接入FPGA；FPGA在第四时钟下工作。采用DLL恢复出和第一时钟同相位的本地时钟，即第四时钟。使来自MIPI的远程数据在FPGA内部使用与MIPI中相同的时钟信号进行处理。(ESM)同样的发明创造已同日申请发明专利，下面是一种FPGA和MIPI电路中的时钟恢复电路专利的具体信息内容。

权利要求

1.一种FPGA和MIPI电路中的时钟恢复电路，其特征在于，包括：FPGA、移动产业处理器接口MIPI和延迟锁相环DLL；其中，
FPGA和MIPI之间进行数据信号传输；
MIPI在第一时钟下工作；并将所述第一时钟发送给DLL；所述第一时钟经历传输过程中的第一延迟，形成第二时钟接入DLL；
DLL对第二时钟进行延迟和锁相处理，得到第三时钟，并将所述第三时钟发送到FPGA；
所述第三时钟经历传输过程中的第二延迟，形成第四时钟接入FPGA；
FPGA在所述第四时钟下工作；
其中，DLL根据预先测得的第一延迟和第二延迟，对第二时钟进行相位调整，使第四时钟与第一时钟相位相同。
2.根据权利要求1所述的时钟恢复电路，其特征在于，使用工具软件测量所述第一延迟和第二延迟。
3.根据权利要求1所述的时钟恢复电路，其特征在于，FPGA在所述第四时钟下处理本地数据和来自MIPI的远程数据。

说明书全文

一种FPGA和MIPI电路中的时钟恢复电路

技术领域

[0001] 本实用新型涉及电路设计领域，尤其涉及一种FPGA和MIPI电路中的时钟恢复电路。

背景技术

[0002] 在FPGA和MIPI组成的电子电路中，由于来自MIPI的第一时钟传输到FPGA内部电路，有一定距离，第一时钟在本地会有一定的延时。来自MIPI的远程数据信号在FPGA本地必须在和远程原始的第一时钟同相位的时钟下才能工作。因此必须恢复出和第一时钟同相位的时钟。实用新型内容

[0003] 本实用新型的目的在于采用DLL恢复出和第一时钟同相位的本地时钟。

[0004] 为了达到上述目的，本实用新型公开了一种FPGA和MIPI电路中的时钟恢复电路，包括：FPGA、移动产业处理器接口MIPI和延迟锁相环DLL；其中，

[0005] FPGA和MIPI之间进行数据信号传输；

[0006] MIPI在第一时钟下工作；并将第一时钟发送给DLL；第一时钟经历传输过程中的第一延迟，形成第二时钟接入DLL；

[0007] DLL对第二时钟进行延迟和锁相处理，得到第三时钟，并将第三时钟发送到FPGA；第三时钟经历传输过程中的第二延迟，形成第四时钟接入FPGA；

[0008] FPGA在第四时钟下工作；

[0009] 其中，DLL根据预先测得的第一延迟和第二延迟，对第二时钟进行相位调整，使第四时钟与第一时钟相位相同。

[0010] 在一个实例中，使用工具软件测量第一延迟和第二延迟。

[0011] 在一个实例中，FPGA在第四时钟下处理本地数据和来自MIPI的远程数据。

[0012] 本实用新型的有点在于：采用DLL恢复出和第一时钟同相位的本地时钟，即第四时钟。使来自MIPI的远程数据在FPGA内部使用与MIPI中相同的时钟信号进行处理。附图说明

[0013] 图1为本实用新型实施例的一种FPGA和MIPI电路中的时钟恢复电路框图；

[0014] 图2为本实用新型实施例的一种FPGA和MIPI电路中的时钟恢复电路信号传输示意图。

具体实施方式

[0015] 为使本实用新型实施例的目的、技术方案和优点更加清楚，下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

[0016] 图1为本实用新型实施例的一种FPGA和MIPI电路中的时钟恢复电路框图，如图1 所示。时钟恢复电路包括：FPGA、移动产业处理器接口MIPI和延迟锁相环DLL。

[0017] FPGA和MIPI之间进行数据信号传输；MIPI在第一时钟下工作；并将第一时钟发送给DLL；第一时钟经历传输过程中的第一延迟，形成第二时钟接入DLL；DLL对第二时钟进行延迟和锁相处理，得到第三时钟，并将第三时钟发送到FPGA；第三时钟经历传输过程中的第二延迟，形成第四时钟接入FPGA；FPGA在第四时钟下工作；其中， DLL根据预先测得的第一延迟和第二延迟，对第二时钟进行相位调整，使第四时钟与第一时钟相位相同。

[0018] 在一个实例中，使用工具软件测量第一延迟和第二延迟。

[0019] 在一个实例中，FPGA在第四时钟下处理本地数据和来自MIPI的远程数据。

[0020] 在一个具体实施例中，如图2所示。

[0021] FPGA在第四时钟FPGA_CLK下，向MIPI发送数据和/或指令信号tx_cmd。

[0022] MIPI在第一时钟MIPI_CLK下，通过内部寄存器cmd_reg接收tx_cmd。并在MIPI_CLK 下，向FPGA发送信号cmd_ack作为接收tx_cmd的回应。

[0023] FPGA在FPGA_CLK下，通过内部寄存器ack_reg接收cmd_ack。

[0024] 为了保证上述包括发送信号tx_cmd和应答信号cmd_ack的电路能正确的工作，需要MIPI_CLK和FPGA_CLK是同步时钟。

[0025] 因此，采用DLL恢复出和MIPI_CLK同相位的FPGA_CLK。

[0026] 通过工具软件测量MIPI_CLK从发送方MIPI到达接收方DLL存在的第一延迟和发送方DLL到接收方FPGA发送时钟信号时存在的第二延迟。

[0027] DLL根据测得的第一延迟和第二延迟，对经历了第一延迟的MIPI_CLK进行相位调整，得到第三时钟。第三时钟满足在经历第二延迟后可以得到与MIPI_CLK相位相同的 FPGA_CLK。

[0028] FPGA接收到FPGA_CLK，并在FPGA_CLK下工作。使得MIPI和FPGA在相同相位的时种下工作。

[0029] 本实用新型提供了一种FPGA和MIPI电路中的时钟恢复电路，采用DLL恢复出和第一时钟同相位的本地时钟，即第四时钟。使来自MIPI的远程数据在FPGA内部使用与MIPI 中相同的时钟信号进行处理。

[0030] 以上的具体实施方式，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上仅为本实用新型的具体实施方式而已，并不用于限定本实用新型的保护范围，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

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