全数字锁相环及其控制方法
阅读：428发布：2020-05-25
专利汇可以提供全数字锁相环及其控制方法专利检索，专利查询，专利分析的服务。并且一种全数字 锁 相环(DPLL) 电路 ，包括数字‑时间转换器(DTC)，其被配置成根据延迟控制 信号 来延迟参考 时钟信号 而生成延迟的参考时钟信号；以及耦合到DTC的输出的时间‑数字转换器(TDC)。TDC被配置成根据延迟的参考时钟信号对转变信号的值进行 采样 ，并且生成指示延迟的时钟信号与输入时钟信号之间的 相位 差的 输出信号 。一种控制DPLL的方法，包括：根据延迟 控制信号 来延迟参考时钟信号，根据延迟的参考时钟信号对转变信号的值进行采样，生成指示延迟的时钟信号与输入时钟信号之间的 相位差 的输出信号，以及根据输出信号来生成数字控制 振荡器 (DCO)时钟信号。，下面是全数字锁相环及其控制方法专利的具体信息内容。
1.一种数字锁相环(DPLL)电路，包括：
数字-时间转换器(DTC)，被配置成通过根据延迟控制信号来延迟参考时钟信号而生成延迟的参考时钟信号；和
时间-数字转换器(TDC)，耦合到所述DTC的输出，所述TDC被配置成根据所述延迟的参考时钟信号对转变信号的值进行采样，并且被配置成生成指示所述延迟的参考时钟信号和输入时钟信号之间的相位差的输出信号，所述转变信号在逻辑高值和逻辑低值之间转变。
2.根据权利要求1所述的电路，还包括：
控制器，包括Δ-Σ调制器，所述控制器被配置成根据来自所述Δ-Σ调制器的输出序列来生成所述延迟控制信号和分频器控制信号；和
分频器，被配置成根据所述分频器控制信号对所述DPLL的输出时钟信号的频率进行分频，以输出所述输入时钟信号，
其中所述DTC生成所述延迟的参考时钟信号，所述延迟的参考时钟信号包括与所述输入时钟信号中的第二相位误差基本上相同的第一相位误差，所述第一相位误差和所述第二相位误差与所述Δ-Σ调制器的量化误差相关联。
3.根据权利要求1所述的电路，其中所述TDC包括：
斜率生成电路，被配置成根据所述输入时钟信号来生成所述转变信号；和模数转换器(ADC)，被配置成在与所述延迟的参考时钟信号的边沿相对应的时间对所述转变信号的值进行采样，以从所述TDC生成所述输出信号。
4.根据权利要求3所述的电路，其中所述斜率生成电路包括：
第一缓冲器，被配置成根据所述输入时钟信号来提供电流；
电阻器，具有被耦合到所述第一缓冲器的输出以接收所述电流的第一端、以及被耦合到第一输出节点以传送所述接收的电流的第二端；和
第一电容器，具有被耦合到所述第一输出节点以接收所述传送的电流的第一端、以及被耦合到接地的第二端，所述第一电容器被充电以在所述第一输出节点处生成所述转变信号，以及
其中所述ADC包括：
开关元件，被配置成响应于所述延迟的参考时钟信号将所述第一输出节点耦合到第二输出节点；和
第二电容器，具有被耦合到所述第二输出节点的第一端、以及被耦合到所述接地的第二端。
5.根据权利要求1所述的电路，其中所述TDC包括：
缓冲器，被配置成根据所述延迟的参考时钟信号来提供电流；
电阻器，具有被耦合到所述缓冲器的输出以接收所述电流的第一端；
电容器，具有第一端和第二端，所述第一端被耦合到输出节点，所述第二端被耦合到接地；和
开关元件，被配置成响应于所述延迟的参考时钟信号将所述电阻器的第二端耦合到所述电容器的所述第一端，以使流过所述电阻器的电流对所述电容器充电，以在所述输出节点处生成所述转变信号。
6.根据权利要求1所述的电路，其中所述DTC包括：
第一晶体管；
第二晶体管，具有被耦合到接地的源极；
第一电阻器，具有被耦合到所述第一晶体管的漏极的第一端、以及被耦合到所述第二晶体管的漏极的第二端；
第一电容器组，被耦合到所述第一电阻器的所述第一端并且被配置成根据所述延迟控制信号来调整第一电容值；和
电容器，具有被耦合到所述第一电阻器的所述第一端的第一端、以及被耦合到所述接地的第二端。
7.根据权利要求6所述的电路，其中所述DTC还包括：
第三晶体管；
第四晶体管，具有被耦合到所述接地的源极；
第二电阻器，具有被耦合到所述第三晶体管的漏极的第一端、以及被耦合到所述第四晶体管的漏极的第二端；和
第二电容器组，被耦合到所述第二电阻器的所述第一端并且被配置成根据所述延迟控制信号的互补版本来调整第二电容值。
8.根据权利要求1所述的电路，还包括：
环路滤波器，被配置成从所述TDC去除所述输出信号的高频分量，
其中所述环路滤波器包括比例路径和积分路径，所述比例路径和所述积分路径并行操作。
9.根据权利要求8所述的电路，还包括：
数字控制振荡器(DCO)，被配置成根据所述环路滤波器的输出信号来生成DCO时钟信号；
控制器，包括Δ-Σ调制器，所述控制器被配置成根据来自所述Δ-Σ调制器的输出序列来生成所述延迟控制信号和分频器控制信号；和
分频器，被配置成根据所述分频器控制信号对所述DCO时钟信号的频率进行分频，以生成分频时钟信号，所述分频时钟信号与所述输入时钟信号相对应。
10.根据权利要求9所述的电路，其中所述控制器还包括：
累加器，被配置成累加所述Δ-Σ调制器的量化误差；
增益校正电路，被配置成根据来自所述TDC的所述输出信号和所述量化误差来生成增益校正因子；和
乘法器，被配置成将所述量化误差的累加值与所述增益校正因子相乘以生成所述延迟控制信号。
11.根据权利要求1所述的电路，还包括：
数字控制振荡器(DCO)，被配置成根据来自所述TDC的所述输出信号来生成DCO时钟信号，所述DCO时钟信号是所述输入时钟信号并且具有高于所述延迟的参考时钟信号的频率的频率，所述输入时钟信号包括与所述转变信号相对应的部分；和
控制器，包括Δ-Σ调制器，所述控制器被配置成根据来自所述Δ-Σ调制器的输出序列来生成所述延迟控制信号。
12.根据权利要求11所述的电路，还包括：
频率调整器，被配置成测量所述参考时钟信号的频率和所述DCO时钟信号的频率，并且将所述DCO时钟的所述频率调整为基本上等于目标频率。
13.根据权利要求11所述的电路，其中所述控制器还包括：
累加器，被配置成累加所述Δ-Σ调制器的量化误差；
增益校正电路，被配置成根据来自所述TDC的输出信号和所述量化误差来生成增益校正因子；和
乘法器，被配置成将所述量化误差的累加值与所述增益校正因子相乘以生成所述延迟控制信号。
14.一种控制数字锁相环(DPLL)的方法，包括：
根据延迟控制信号来延迟参考时钟信号；
根据所述延迟的参考时钟信号对转变信号的值进行采样，并且生成指示所述延迟的时钟信号与输入时钟信号之间的相位差的输出信号，所述转变信号在逻辑高值和逻辑低值之间转变；和
根据所述输出信号来生成数字控制振荡器(DCO)时钟信号。
15.根据权利要求14所述的方法，还包括：
根据来自Δ-Σ调制器的输出序列来生成所述延迟控制信号和分频器控制信号；
根据所述分频器控制信号对所述DCO时钟信号的频率进行分频以输出所述输入时钟信号；和
抵消所述延迟的参考时钟信号中的第一相位误差和所述输入时钟信号中的第二相位误差，以基本上去除由于所述Δ-Σ调制器的量化误差而引起的所述DCO时钟信号中的相位误差，所述第一相位误差和所述第二相位误差与所述Δ-Σ调制器的所述量化误差相关联。
16.根据权利要求14所述的方法，还包括：
根据所述输入时钟信号来生成所述转变信号，
其中对所述转变信号的值进行采样包括：在与所述延迟的参考时钟信号的边沿相对应的时间进行采样。
17.根据权利要求16所述的方法，还包括：
使电流流过电阻器以对第一电容器进行充电，以根据所述输入时钟信号来生成所述转变信号；和
将所述第一电容器的第一端耦合到第二电容器的一端以响应于所述延迟的参考时钟信号对所述转变信号的值进行采样，所述第一电容器的第二端被连接到接地。
18.根据权利要求16所述的方法，还包括：
根据所述输入时钟信号向电阻器提供电流；和
将所述电阻器耦合到电容器的第一端以响应于所述延迟的参考时钟信号对所述转变信号的值进行采样，所述电容器的第二端被耦合到接地。
19.根据权利要求14所述的方法，其中所述DCO时钟信号是所述输入时钟信号，并且具有高于所述延迟的参考时钟信号的频率的频率，所述输入时钟信号包括与所述转变信号相对应的部分，所述方法还包括：
根据来自Δ-Σ调制器的输出序列来生成所述延迟控制信号。
20.根据权利要求19所述的方法，还包括：
测量所述参考时钟信号的频率和所述DCO时钟信号的所述频率；和
根据测量的所述参考时钟信号的频率和测量的所述DCO时钟信号的频率，将所述DCO时钟信号的所述频率调整为基本上等于目标频率。
全数字锁相环及其控制方法
[0001] 相关申请的交叉引用
[0002] 本公开要求于2016年1月18日提交的美国临时申请第62/279,922号的权益，其全部内容通过引用并入本文。
背景技术
[0003] 本文中所提供的背景技术描述是为了一般地呈现本公开的上下文的目的。当前命名的发明人的工作、在该背景技术部分中描述的工作的程度以及在提交时可能不另外作为现有技术限定的描述的方面既不明确地也不隐含地被纳入相对于本公开的现有技术。
[0004] 全数字锁相环(ADPLL)是具有数字相位检测器、数字环路(loop)滤波器和数字控制振荡器的PLL。考虑到小的电路面积、可测试性和可编程性，ADPLL具有优于模拟PLL的有益方面。常规ADPLL包括时间-数字转换器(TDC)、分频器和数字控制振荡器(DCO)。当DCO生成输出时钟信号时，分频器将输出时钟信号除以预先确定的分频因子，并且TDC测量经分频的时钟信号与参考时钟信号之间的相位差。TDC的有限分辨率导致量化误差，并且因此增加了ADPLL的整体相位噪声。
发明内容
[0005] 在实施例中，数字锁相环(DPLL)电路包括数字-时间转换器(DTC)，其被配置成根据延迟控制信号通过延迟参考时钟信号来生成延迟的参考时钟信号；以及耦合到DTC的输出的时间-数字转换器(TDC)。TDC被配置成根据延迟的参考时钟信号对转变(transition)信号的值进行采样，并且生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号。转变信号在逻辑高值和逻辑低值之间转变。
[0006] 在实施例中，DPLL电路还包括控制器，该控制器包括Δ-Σ调制器，该控制器被配置成根据来自Δ-Σ调制器的输出序列来生成延迟控制信号和分频器控制信号；以及分频器，该分频器被配置成根据分频器控制信号来对DPLL的输出时钟信号的频率进行分频，以输出输入时钟信号。DTC生成延迟的参考时钟信号，其包括与输入时钟信号中的第二相位误差基本上相同的第一相位误差，第一相位误差和第二相位误差与Δ-Σ调制器的量化误差相关联。
[0007] 在实施例中，TDC包括斜率(slope)生成电路，其被配置成根据输入时钟信号生成转变信号；以及模数转换器(ADC)，其被配置成在与延迟的参考时钟信号的边沿相对应的时间对转变信号的值进行采样以生成来自TDC的输出信号。
[0008] 在实施例中，斜率生成电路包括第一缓冲器，其被配置成根据输入时钟信号来提供电流；电阻器，其具有耦合到第一缓冲器的输出以接收电流的第一端、以及耦合到第一输出节点以传送所接收的电流的第二端；以及第一电容器，其具有耦合到第一输出节点以接收所传送的电流的第一端、以及耦合到接地的第二端，该第一电容器被充电以在第一输出节点处生成转变信号。ADC包括被配置成响应于延迟的参考时钟信号而将第一输出节点耦合到第二输出节点的开关元件、以及具有耦合到第二输出节点的第一端和耦合到接地的第二端的第二电容器。
[0009] 在实施例中，TDC包括被配置成根据延迟的参考时钟信号来提供电流的缓冲器；具有耦合到缓冲器的输出以接收电流的第一端的电阻器；具有第一端和第二端的电容器，第一端耦合到输出节点，第二端耦合到接地；以及开关元件，其被配置成响应于延迟的参考时钟而将电阻器的第二端耦合到电容器的第一端，以使流过电阻器的电流对电容器进行充电，以在输出节点处生成转变信号。
[0010] 在实施例中，DTC包括第一晶体管、具有耦合到接地的源极的第二晶体管、具有耦合到第一晶体管的漏极的第一端和耦合到第二晶体管的漏极的第二端的第一电阻器、耦合到第一电阻器的第一端并且被配置成根据延迟控制信号来调整第一电容值的第一电容器组、以及具有耦合到第一电阻器的第一端的第一端和耦合到接地的第二端的电容器。
[0011] 在实施例中，DTC还包括第三晶体管、具有耦合到接地的源极的第四晶体管、具有耦合到第三晶体管的漏极的第一端和耦合到第四晶体管的漏极的第二端的第二电阻器、以及耦合到第二电阻器的第一端并且被配置成根据延迟控制信号的互补版本来调整第二电容值的第二电容器组。
[0012] 在实施例中，DPLL电路还包括环路滤波器，其被配置成从TDC去除输出信号的高频分量。环路滤波器包括比例路径(path)和积分路径，比例路径和积分路径并行操作。
[0013] 在实施例中，DPLL电路还包括被配置成根据环路滤波器的输出信号来生成DCO时钟信号的数字控制振荡器(DCO)；包括Δ-Σ调制器的控制器，该控制器被配置成根据来自Δ-Σ调制器的输出序列来生成延迟控制信号和分频器控制信号；以及分频器，其被配置成根据分频器控制信号对DCO时钟信号的频率进行分频以生成分频时钟信号，分频时钟信号与输入时钟信号相对应。
[0014] 在实施例中，控制器还包括累加器，其被配置成累加Δ-Σ调制器的量化误差；增益校正电路，其被配置成根据来自TDC的输出信号和量化误差来生成增益校正因子；以及乘法器，被配置成将量化误差的累加值与增益校正因子相乘以生成延迟控制信号。
[0015] 在实施例中，DPLL电路还包括数字控制振荡器(DCO)，其被配置成根据来自TDC的输出信号来生成DCO时钟信号，DCO时钟信号是输入时钟信号并且具有高于延迟的参考时钟信号的频率的频率，输入时钟信号包括与转变信号相对应的部分，并且控制器包括Δ-Σ调制器，该控制器被配置成根据来自Δ-Σ调制器的输出序列来生成延迟控制信号。
[0016] 在实施例中，DPLL电路还包括频率调整器，其被配置成测量参考时钟信号的频率和DCO时钟信号的频率，并且将DCO时钟的频率调整为基本上等于目标频率。
[0017] 在实施例中，控制器还包括累加器，其被配置成累加Δ-Σ调制器的量化误差；增益校正电路，其被配置成根据来自TDC的输出信号和量化误差来生成增益校正因子；以及乘法器，其被配置成将量化误差的累加值与增益校正因子相乘以生成延迟控制信号。
[0018] 在实施例中，一种控制数字锁相环(DPLL)的方法，包括：根据延迟控制信号来延迟参考时钟信号，根据延迟的参考时钟信号对转变信号的值进行采样，并且生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号，该转变信号在逻辑高值与逻辑低值之间转变。该方法还包括根据输出信号来生成数字控制振荡器(DCO)时钟信号。
[0019] 在实施例中，该方法还包括：根据来自Δ-Σ调制器的输出序列来生成延迟控制信号和分频器控制信号，根据分频器控制信号对DCO时钟信号的频率进行分频以输出输入时钟信号，以及抵消延迟的参考时钟信号中的第一相位误差和输入时钟信号中的第二相位误差以基本上去除由于Δ-Σ调制器的量化误差而引起的DCO时钟信号中的相位误差，第一相位误差和第二相位误差与Δ-Σ调制器的量化误差相关联。
[0020] 在实施例中，该方法还包括：根据输入时钟信号来生成转变信号。对转变信号的值进行采样包括：在与延迟的参考时钟信号的边沿相对应的时间进行采样。
[0021] 在实施例中，该方法还包括：使电流流过电阻器以对第一电容器充电以根据输入时钟信号来生成转变信号，并且将第一电容器的第一端耦合到第二电容器的一端以响应于延迟的参考时钟信号对转变信号的值进行采样，第一电容器的第二端连接到接地。
[0022] 在实施例中，该方法还包括：根据输入时钟信号向电阻器提供电流，并且将电阻器耦合到电容器的第一端以响应于延迟的参考时钟信号对转变信号的值进行采样，电容器的第二端耦合到接地。
[0023] 在实施例中，DCO时钟信号是输入时钟信号，并且具有高于延迟的参考时钟信号的频率的频率，并且输入时钟信号包括与转变信号相对应的部分。该方法还包括：根据来自Δ-Σ调制器的输出序列来生成延迟控制信号。
[0024] 在实施例中，该方法还包括：测量参考时钟信号的频率和DCO时钟信号的频率，并且根据所测量的参考时钟信号的频率和所测量的DCO时钟信号的频率将DCO时钟信号的频率调整为基本上等于目标频率。附图说明
[0025] 图1是根据实施例的ADPLL的框图。
[0026] 图2是根据实施例的图1的ADPLL的控制器的框图。
[0027] 图3是根据实施例的图1的ADPLL的DTC的电路图。
[0028] 图4图示了根据实施例的图3的DTC的操作。
[0029] 图5A是根据实施例的包括采样电路的图1的ADPLL的TDC的电路图。
[0030] 图5B是根据另一实施例的包括采样电路的图1的ADPLL的TDC的电路图。
[0031] 图6图示了根据实施例的图5A或图5B的TDC的操作。
[0032] 图7图示了根据实施例的图1的ADPLL的反馈回路的线性化模型。
[0033] 图8是根据实施例的图1的ADPLL的TDC的斜率生成电路的电路图。
[0034] 图9是根据另一实施例的ADPLL的框图。
[0035] 图10是图示了根据实施例的由图1的ADPLL或图9的ADPLL执行的过程的流程图。
具体实施方式
[0036] 图1是根据实施例的ADPLL电路1-100的框图。图1的ADPLL1-100包括参考振荡器1-110、数字-时间转换器(DTC)1-120、时间-数字转换器(TDC)1-130、数字处理器1-140、数字控制振荡器(DCO)1-150、分频器1-160和控制器1-170。
[0037] 参考振荡器1-110生成参考时钟信号CKREF。DTC 1-120根据数字延迟控制信号DCTR来延迟参考时钟信号CKREF，并且将延迟的参考时钟信号CKREFD输出到反馈回路1-180。
[0038] 包括TDC 1-130、数字处理器1-140、DCO 1-150和分频器1-160的反馈环路1-180生成具有频率fCKDIV的分频时钟信号CKDIV和具有频率fCKDCO的DCO时钟信号CKDCO。DCO时钟信号CKDCO的频率fCKDCO由等式1代表：
[0039] fCKDCO＝fCKDIV*(Nint+Kfrac) 等式1
[0040] 在等式1中，Nint和Kfrac分别是分频器1-160的目标分频因子的整数值和分数值。
[0041] 分频器1-160对DCO时钟信号CKDCO进行分频以生成分频时钟信号CKDIV。在实施例中，分频器1-160是具有多个分频因子的多模分频器。例如，当分频器1-160具有第一分频因子和第二分频因子时，分频器1-160根据分频器控制信号DIV分别在预先确定的时间间隔的第一部分和第二部分期间选择第一分频因子和第二分频因子。分频器1-160在时间间隔的第一部分期间通过第一分频因子和在时间间隔的第二部分期间通过第二分频因子对DCO时钟信号CKDCO的频率进行分频。通过使用分频器控制信号DIV来控制第一部分和第二部分的相对持续时间，在时间间隔上使用第一分频因子和第二分频因子产生的分频基本上等于目标分频因子，目标分频因子介于第一分频因子和第二分频因子之间。
[0042] 控制器1-170根据分频时钟信号CKDIV和目标分频因子来生成分频器控制信号DIV和数字延迟控制信号DCTR。在实施例中，控制器1-170包括Δ-Σ调制器1-230，并且控制器1-170使用来自Δ-Σ调制器1-230的输出序列来生成数字延迟控制信号DCTR和分频器控制信号DIV，如将在下文参考图2更详细地描述的。在本实施例中，分频器1-160使用分频器控制信号DIV来生成分频时钟信号CKDIV，结果，Δ-Σ调制器1-230的量化误差在分频时钟信号CKDIV中引入相位误差。如果分频时钟信号CKDIV中的相位误差未被去除，则相位误差通过TDC 1-130、数字处理器1-140和DCO 1-150传播，并且可能导致DCO时钟信号CKDCO中的相位误差。
[0043] 为了基本上去除分频时钟信号CKDIV中的相位误差，DTC 1-120延迟参考时钟信号CKREF与数字延迟控制信号DCTR相对应的时间，并且输出延迟的参考时钟信号CKREFD。具体地，延迟的参考时钟信号CKREFD包括与由Δ-Σ调制器1-230的量化误差产生的分频时钟信号CKDIV中的相位误差基本相同的相位误差，导致取消延迟的参考时钟信号CKREFD中的相位误差和分频时钟信号CKDIV中的相位误差。结果，基本上去除了由Δ-Σ调制器1-230的量化误差产生的ADPLL 1-100的DCO输出时钟CKDCO的相位误差分量。另外，延迟的时钟信号CKREFD和分频时钟信号CKDIV之间的时间的相位差变得比参考时钟信号CKREF和分频时钟信号CKDIV之间的时间的相位差更短，例如，小于25ps或10ps。
[0044] TDC 1-130接收延迟的时钟信号CKREFD和分频时钟信号(或输入时钟信号)CKDIV，并且生成数字输出信号TDCOUT。数字输出信号TDCOUT与延迟的时钟信号CKREFD和分频时钟信号CKDIV之间的相位差相对应。在实施例中，TDC 1-130包括斜率生成电路(SGEN)1-131和模数转换器(ADC)1-133。SGEN 1-131生成在预先确定的时间间隔期间在逻辑低值和逻辑高值之间变化的模拟信号(或转变信号)，并且将模拟信号提供给ADC 1-133。ADC 1-133在与延迟的参考时钟信号CKREFD的边沿相对应的时间对来自SGEN 1-131的模拟信号的值进行采样，并且将采样的值转换为数字输出信号TDCOUT。
[0045] 因为延迟的时钟信号CKREFD和分频时钟信号CKDIV之间的相位差短，所以用于对相位差进行采样的SGEN 1-131的时间间隔也短，例如，小于25ps或10ps。因为SGEN 1-131的模拟信号在这样短的时间间隔内在给定范围内改变其值，所以SGEN 1-131的模拟信号以陡峭的斜率而改变。
[0046] 例如，在实施例中，模拟信号在等于100ps的时间间隔内从0V增加到1V，斜率等于10GV/s。因为TDC 1-130的时间分辨率是时间间隔与ADC 1-133的若干个位的比率，所以短时间间隔导致TDC1-130的精细分辨率。例如，当ADC 1-133是具有1V范围的8位ADC时，TDC
1-130的时间分辨率基本上等于400fs。TDC 1-130的这种精细分辨率减少了由于TDC 1-130的量化误差导致的噪声分量，并且因此减少了与ADPLL 1-100的输出时钟信号相对应的DCO输出时钟信号CKDCO中的整体相位噪声。
1-130的时间分辨率基本上等于400fs。TDC 1-130的这种精细分辨率减少了由于TDC 1-130的量化误差导致的噪声分量，并且因此减少了与ADPLL 1-100的输出时钟信号相对应的DCO输出时钟信号CKDCO中的整体相位噪声。
[0047] 数字处理器1-140去除数字输出信号TDCOUT的高频分量，并且将振荡器调谐信号OTS输出到DCO 1-150。在实施例中，数字处理器1-140包括积分路径，其使得数字输出信号TDCOUT的平均值在锁定状态下为零，并且因此TDC 1-130的响应保持基本上线性，如下文参考图6更详细地所描述的。
[0048] DCO 1-150对振荡器调谐信号OTS执行数字到频率转换以生成DCO时钟信号CKDCO。DCO时钟信号CKDCO是具有频率fCKDCO的周期性波形，其是振荡器转向信号OTS的函数。
[0049] 图2是根据实施例的适于用作图1的控制器1-170的控制器2-170的框图。图2的控制器2-170包括Δ-Σ调制器2-230、加法器220、减法器225、累加器(或第一累加器)215、增益校准电路(或增益校正电路)210和乘法器(或第一乘法器)205。
[0050] Δ-Σ调制器2-230接收分频器(例如，图1的分频器1-160)的目标分频因子的分数值Kfrac和分频时钟信号CKDIV(例如，图1的分频时钟信号CKDIV)。基于所接收的分数值Kfrac和分频时钟信号CKDIV，Δ-Σ调制器2-230生成序列SEQ，使得序列SEQ的平均值基本上等于分数值Kfrac。在实施例中，Δ-Σ调制器2-230是生成二进制序列的二阶多级噪声整形(MASH)调制器。在另一实施例中，Δ-Σ调制器2-230是一阶MASH调制器或三阶MASH调制器。
[0051] 加法器220将目标分频因子的整数值Nint与序列SEQ的值相加，以便向分频器提供分频器控制信号DIV。分频器选择与分频器控制信号DIV的值对应的多个分频因子中的一个分频因子，并且通过所选择的分频因子对来自DCO(图1的DCO 1-150)的输出时钟信号(例如，图1的DCO时钟信号CKDCO)的频率进行分频以输出分频时钟信号CKDIV。
[0052] 减法器225从序列SEQ的值中减去分数值Kfrac，以便向累加器215和增益校准电路210提供量化误差信号QE。量化误差信号QE的值指示在与分数值Kfrac近似时由序列SEQ引起的瞬时误差。
[0053] 量化误差信号QE的值以与分频时钟信号CKDIV的频率相对应的速率更新，并且数字延迟控制信号DCTR的值指示DTC(例如，图1的DTC 1-120))的延迟时间，该延迟时间与参考时钟信号(例如，图1的参考时钟信号CKREF)的相位延迟相对应。因此，频域中的量化误差信号QE的值被转换为相位域中的值，然后将所转换的值缩放到数字延迟控制信号DCTR的对应的值。
[0054] 为了将频域中的量化误差信号QE的值转换为相位域中的累加的量化误差信号QEACC的值，累加器215累加量化误差信号QE的值以输出累加的量化误差信号QEACC。为了将累加的量化误差信号QEACC的值缩放到数字延迟控制信号DCTR的对应值，乘法器205将累加的量化误差信号QEACC的值与增益校正因子GC相乘。在实施例中，增益校正因子GC具有与输出时钟信号的周期(例如，图1的DCO时钟信号CKDCO)与DTC时间分辨率的比率相对应的值，该DTC时间分辨率是数字延迟控制信号DCTR的每个最低有效位(LSB)的增量时间延迟的量。
[0055] 增益校准电路210从TDC(例如，图1的TDC 1-130)接收输出信号TDCOUT并且生成增益校正因子GC。增益校正校准210基于最小均方(LMS)算法通过使TDC的输出信号TDCOUT与量化误差信号QE中的噪声之间的相关性最小化来执行DTC增益校准。
[0056] 在实施例中，增益校准电路210包括微分器235、符号提取器245、第二乘法器240、增益级250和第二累加器255。微分器235生成输出信号TDCOUT的微分值，并且符号提取器245提取量化误差信号QE的对应值的符号。第二乘法器240将微分值与提取的符号相乘，增益级250根据增益值对乘法值进行缩放，并且第二累加器255累加缩放值以输出增益校正因子GC。增益校准电路210操作使得当DTC的增益误差(其随时间、温度和过程中的至少一项而变化)在输出信号TDCOUT中引起纹波时，增益校正因子GC的值朝向基本上去除输出信号TDCOUT中的纹波的最佳DTC增益值而收敛。
[0057] 图3是根据实施例的适合用作图1的DTC 1-120的DTC 3-120的电路图。图3中所示的DTC 3-120包括第一缓冲器305、第一延迟控制电路380、第二延迟控制电路385、第二缓冲器307和解码器335。
[0058] 第一缓冲器305从振荡器(例如，图1的参考振荡器1-110)接收参考时钟信号CKREF，并且用作第一延迟控制电路380和第二延迟控制电路385的输入缓冲器。也就是说，第一缓冲器305驱动分别装载有第一电容器组325和第二电容器组375的第一延迟控制电路380和第二延迟控制电路385。
[0059] 第一延迟控制电路380包括第一p沟道金属氧化物半导体(PMOS)晶体管310、第一电阻器315、第一n沟道金属氧化物半导体(NMOS)晶体管320、第一电容器组325和电容器330。第一PMOS晶体管310的栅极和第一NMOS晶体管320的栅极连接到第一缓冲器305的输出。第一PMOS晶体管310的源极连接到电源电压VDD，第一NMOS晶体管320的源极连接到接地。第一电阻器315的第一端和第二端分别连接到第一PMOS晶体管310的漏极和第一NMOS晶体管320的漏极。
[0060] 第一电阻器315的第一端连接到包括在第一电容器组325中的多个电容器的第一端。第一电容器组325具有根据电容控制信号CAP的值而变化的电容值，如下文参考图4更详细地所描述的。第一电容器组325中的多个电容器中的每个电容器与开关元件串联连接。开关元件具有分别连接到电容器和接地的第一导电端子和第二导电端子，并且具有连接到解码器335的输出的控制端子。
[0061] 在实施例中，第一电容器组325包括1023个电容器及其对应的开关元件。在实施例中，电容控制信号CAP包括用于包括在第一电容器组325中的每个电容器的信号。
[0062] 解码器335接收数字延迟控制信号DCTR并且生成电容控制信号CAP。在实施例中，电容控制信号CAP包括分别施加到第一电容器组325中的开关元件的多个控制端子的多个信号。
[0063] 电容器330具有连接到第一电容器组325中的多个电容器的第一端的第一端和连接到接地的第二端。在实施例中，电容器330具有基本上恒定的电容值，例如，2pF。
[0064] 第二缓冲器307包括第二PMOS晶体管345、第二NMOS晶体管350和输出缓冲器340。第二PMOS晶体管345的栅极和第二NMOS晶体管350的栅极连接到电容器330的第一端。第二PMOS晶体管345的源极连接到电源电压VDD，第二NMOS晶体管350的源极连接到接地。输出缓冲器340的输入连接到第二PMOS晶体管345的漏极和第二NMOS晶体管350的漏极。输出缓冲器340将延迟的参考时钟信号CKREFD传送到TDC(例如，图1的TDC 1-130)。
[0065] 第二延迟控制电路385包括第三PMOS晶体管355、第二电阻器360和第三NMOS晶体管365。第三PMOS晶体管355的栅极和第三NMOS晶体管365的栅极连接到第一缓冲器305的输出。第三PMOS晶体管355的源极连接到电源电压VDD，第三NMOS晶体管365的源极连接到接地。第二电阻器360的第一端和第二端分别连接在第三PMOS晶体管355的漏极和第三NMOS晶体管365的漏极之间。
[0066] 第二电阻器360的第一端连接到包括在第二电容器组375中的多个电容器的第一端。第二电容器组375具有根据使用多个逆变器370产生的电容控制信号CAP的互补信号CAPB的值而变化的电容值。在实施例中，多个逆变器370包括M个逆变器，其中，M等于第二电容器组375中的电容器的数目。在实施例中，第二电容器组375中的电容器的数目等于第一电容器组325中的电容器的数目。
[0067] 第二电容器组375中的多个电容器中的每个电容器串联连接到开关元件。开关元件具有分别连接到电容器和接地的第一导电端子和第二导电端子，并且具有连接到多个逆变器370的逆变器的输出的控制端子。
[0068] 下文将参照图4对DTC 3-120输出延迟的参考时钟信号CKREFD的操作进行详细描述。
[0069] 在第一时间t1之前，参考时钟信号CKREF具有第一逻辑值(例如，逻辑低值)，并且第一PMOS晶体管310导通(turn on)以将电源电压VDD耦合到第一电容器组325中的电容器的第一端。结果，第一电容器组325中的所有电容器被充电，使得电容器的第一端分别具有基本上等于电源电压VDD的电压VCAP。
[0070] 在第一时间t1，参考时钟信号CKREF从第一逻辑值(例如，逻辑低值)转变到第二逻辑值(例如，逻辑高值)。因此，第一NMOS晶体管320导通以将第一电容器组325中的电容器的第一端耦合到接地。电容控制信号CAP被施加到第一电容器组325，并且因此接通与电容控制信号CAP的值相对应的若干个开关元件。第一电容器组325中导通的开关元件(其分别串联连接到对应的串联电容器的第二端)将电容器的第二端耦合到接地。因此，第一电容器组325中的耦合的电容器被放电，使得耦合的电容器的第一端处的电压VCAP指数地减小。第一电容器组325中的其余电容器(即，具有未导通的相应开关元件的第一电容器组325中的电容器)浮动，使得它们各自的电容不影响电压VCAP的减小速率，并且剩余电容器的第一端处的电压保持基本上等于电压VCAP。
[0071] 在第一时间t1和第二时间t2之间的延迟间隔DT期间，电压VCAP根据RC时间常数而减小，直到其达到预先确定的阈值电压VTH(例如，电源电压VDD的50％)。当阈值电压VTH等于0.5*VDD时，延迟间隔DT由等式1代表：
[0072] DT＝R*(CCB+CCON)*ln2＝R*(CLSB*DCTR[N-1：0]+CCON)*ln2 等式1[0073] 在等式1中，R是第一电阻器315的电阻值，CCB是第一电容器组325的总电容值，CCON是电容器330的电容值，CLSB是电容器330中的每个电容器的电容值，并且DCTR[N-1：0]是数字延迟控制信号DCTR的N位值，其中，第一电容器组325中导通的开关元件的数目等于DCTR[N-1：0]。
[0074] 如等式1所示，延迟间隔DT线性地随着数字延迟控制信号DCTR的值DCTR[N-1：0]而变化。在实施例中，使用二进制/温度划分来控制第一电容器组325中的一些电容器，以便于耦合到受控电容器的控制线的布线，同时减少第一电容器组325中的电容器之间的失配误差，从而根据数字延迟控制信号DCTR的值DCTR[N-1：0]来改善延迟间隔DT的线性特点。
[0075] 在第二时间t2，包括第二PMOS晶体管345和第二NMOS晶体管350的第二缓冲器307用作比较器以跳转具有尖锐转变的延迟的参考时钟信号CDREFD。该跳转时间t2发生在第二缓冲器307的传播延迟之后，其在某种程度上取决于输入斜率形状(即，电压VCAP的轮廓(profile)形状)，并且因此取决于RC时间常数。由于RC时间常数随数字延迟控制信号DCTR的值DCTR[N-1：0]而变化，所以值DCTR[N-1：0]的改变导致第二缓冲器307的传播延迟的变化。传播延迟的这种变化降低了DTC 3-120的线性度。
[0076] 然而，由于具有恒定电容值Ccon的电容器330的存在，所以与当电容器330在第一延迟控制电路380中被省略时相比较，值DCTR[N-1：0]的改变会导致减少RC时间常数的变化。因此，第二缓冲器307的传播延迟的变化也被减少。在实施例中，当第一电容器组325的总电容值CCB在2pF到3pF的范围内时，电容器330的电容值Ccon基本上等于2pF。
[0077] 而且，取决于数字延迟控制信号DCTR的值DCTR[N-1：0]的在第一时间t1处出现的电源电压VDD的纹波引起了第二缓冲器307的传播延迟的附加变化。为了减少附加变化，第二延迟控制电路385包括第二电容器组375。第二电容器组375具有与第一电容器组325基本相同的配置，同时接收电容控制信号CAP的互补信号CAPB。结果，具有各自导通的开关元件的第一电容器组325和第二电容器组372中的电容器的组合总数是恒定的，而与电容控制信号CAP的值无关。这将在DTC 3-120中充电的总电容量保持在恒定值，其减少了电源电压VDD的纹波对数字延迟控制信号DCTR的值DCTR[N-1：0]的依赖性。
[0078] 图5A是根据实施例的适于用作图1的TDC 1-130的TDC 5-130a的电路图。在图5A中看到的TDC 5-130a包括斜率生成电路5-131和ADC 5-133a。
[0079] 斜率生成电路5-131从分频器(例如，图1的分频器1-160)接收分频时钟信号CKDIV(例如，图1的分频时钟信号CKDIV)，并且输出第一节点N1处的电压VOUT(或转变信号)。斜率生成电路5-131包括第一缓冲器510、电阻器515和第一电容器520。电阻器515的第一端连接到第一缓冲器510的输出，并且电阻器515的第二端连接到第一电容器520的第一端。第一电容器520的第一端在第一节点N1处连接到第二缓冲器545的输入，并且第一电容器520的第二端连接到接地。
[0080] 第二缓冲器545接收电压VOUT并且生成跟踪电压VOUT到ADC5-133a的模拟信号。在实施例中，第二缓冲器545是单位增益缓冲器，并且操作以将第一电容器520的电容与ADC 5-133a的输入电容相隔离。
[0081] ADC 5-133a从第二缓冲器545接收模拟信号，并且将模拟信号转换为数字信号。ADC 5-133a包括采样-保持(S/H)电路505。
[0082] S/H电路505包括第一开关元件535、第二电容器530和第二开关元件540。第一开关元件535的第一端连接到第二缓冲器545的输出，并且第一开关元件535的第二端在第二节点N2处连接到第二电容器530的第一端。第二电容器530的第二端连接到第二开关元件540的第一端。第二开关元件540的第二端连接到接地。
[0083] 下文参考图6对斜率生成电路5-131和S/H电路505的操作进行详细描述。
[0084] 在第一时间t1，分频时钟信号CKDIV从第一逻辑值(例如，逻辑低值)转变到第二逻辑值(例如，逻辑高值)。第一缓冲器510提供电流以对第一电容器520充电，并且因此第一节点N1处的电压VOUT根据斜率生成电路5-131的RC时间常数开始增加，其与电阻器515的电阻值和第一电容器520的电容值成比例。
[0085] 在第一时间t1并且直到第二时间t2为止，第一开关元件535和第二开关元件540导通。结果，第二缓冲器545对第二电容器530充电，使得第二节点N2上的电压等于第一节点N1处的电压VOUT。
[0086] 在第二时间t2，延迟的参考时钟信号CKREFD从第一逻辑值转变到第二逻辑值。响应于延迟的参考时钟信号CKREFD，在实施例中，第一开关元件535截止(turn off)，以将电压VOUT的采样电平保持在第二节点N2上。在实施例中，第一开关元件535截止，而第二开关元件540保持导通。ADC 5-133a的其余部分将第二节点N2上的电压VOUT的保持电平转换为对应的数字值。
[0087] 在第三时间t3，第一节点N1处的电压VOUT变为饱和。电压VOUT保持基本上恒定，直到分频时钟信号CKDIV从第二逻辑值转变到第一逻辑值为止。
[0088] 图5B是根据另一实施例的适于用作图1的TDC 1-130的TDC5-130b的电路图。在图5B的TDC 5-130b中，使用图5A的TDC 5-130a中的不同电容器执行的斜率生成相反地使用还用于执行TDC 5-130b的ADC 5-133b的采样和保持操作的第三电容器555来执行。
[0089] 再次参考图6，在第一时间t1，分频时钟信号CKDIV从第一逻辑值转变为第二逻辑值。响应于分频时钟信号CKDIV，第三开关元件560和第四开关元件565导通，并且第三缓冲器551供应电流以对第三电容器555充电，并且增加连接到第三电容器555的第一端的第三节点N3处的电压VOUT。第三节点N3处的电压VOUT根据RC时间常数而增加，该RC时间常数与电阻器550的电阻值和第三电容器555的电容值成比例。
[0090] 在第二时间t2，在实施例中，延迟的参考时钟信号CKREFD从第一逻辑值转变到第二逻辑值，并且第三开关元件560和第四开关元件565响应于延迟的参考时钟信号CKREFD而截止。在另一实施例中，第三开关元件560截止，而第四开关元件565保持导通。因此，TDC 5-130b在第二时间t2对电压VOUT进行采样和保持。TDC 5-130b的剩余部分(未示出)将电压VOUT的采样电平转换为对应的数字值。
[0091] TDC 5-130b与图5A的TDC 5-130a不同之处在于在TDC 5-130b的部分中省略第一电容器520和第二缓冲器545。因此，与TDC 5-130a相比较，TDC 5-130b的功耗减少。另外，因为TDC 5-130b包括比TDC5-130a更少的电路元件，所以TDC 5-130b比TDC 5-130a制造起来更简单。
[0092] 参照图6，在第一时间t1和第三时间t3之间的转变间隔TI期间，电压VOUT以高斜率而增加。在实施例中，斜率在10GV/s至50GV/s的范围内。例如，饱和电压VOUT为1.05V，转变间隔TI为100ps。因为电压VOUT具有这样高的斜率，所以TDC 5-130a和TDC 5-130b均具有比基于其它拓扑(例如，基于包括多个逆变器的延迟链)的常规TDC更精细的分辨率。TDC 5-130a和TDC 5-130b的更精细的分辨率减少了TDC量化噪声，从而导致包括TDC 5-130a或TDC 5-130b的ADPLL(例如，图1的ADPLL 1-100)的性能提高。
[0093] 尽管由斜率生成而产生的电压VOUT指数地增加，但是在转变间隔TI的中间范围LR中的电压VOUT的轮廓基本上是线性的。例如，在实施例中，当转变间隔TI为100ps时，在从40ps到60ps的线性范围LR中，电压VOUT的实际轮廓与近似实际轮廓的线性轮廓之间的差的幅度小于0.1％的电压VOUT的饱和电平(例如，1.05V)。当包括TDC 5-130a或TDC 5-130b的ADPLL操作以达到与转变间隔TI的中点相对应的锁定状态LS时，第二时间t2处的采样电压位于转变间隔TI的线性范围LR内，如将下文参考图7更详细地所描述的。
[0094] 图7图示了适于用作图1的反馈回路1-180的反馈回路7-180的线性化模型。在线性化模型中，输入和输出变量指示相位，而不是图1所示的实际输入和输出变量的时间波形。
[0095] 图7中所示的反馈回路7-180包括TDC 7-130、数字处理器7-140、DCO 7-150和分频器7-160。TDC 7-130接收延迟的参考时钟信号(例如，图1的延迟的参考时钟信号CKREFD)的相位φREFD和分频的时钟信号(例如，图1的分频时钟信号CKDIV)的相位φDIV。TDC 7-130计算作为延迟的参考时钟信号的相位φREFD和分频时钟信号的相位φDIV之间的差的相位误差φEIN，并且将输出相位误差φEOUT提供给数字处理器7-140。
[0096] 数字处理器7-140包括具有比例路径705、积分路径710和加法器731的环路滤波器。比例路径705包括比例缓冲器721，并且积分路径710包括积分缓冲器725和积分器715。比例路径705和积分路径710并行操作，以向加法器731提供第一输入信号和第二输入信号。
[0097] 反馈回路7-180的输入到误差(input-to-error)的传递函数由等式2代表：
[0098]
[0099] 在等式2中，Kd是TDC 7-130的增益值，KP是环路滤波器7-140的比例系数，KI是环路滤波器7-140的积分系数。
[0100] 当在PLL锁相开始时在分频参考时钟信号(例如，图1的分频时钟信号CKDIV)上发生频率阶跃(step)dF时，在相域中的该阶跃响应的拉普拉斯域表示由等式3代表。
[0101]
[0102] 因此，相位误差φEIN的稳定状态值由等式4代表。
[0103]
[0104] 因为环路滤波器7-140使相位误差φEIN的稳定状态值为零，所以延迟的参考时钟信号的相位φREFD与分频时钟信号的相位φDIV之间的差平均为零。因为在稳定状态下相位误差φEIN为零，所以延迟的参考时钟信号和分频时钟信号之间的频率误差也平均变为零。也就是说，在稳定状态下，包括反馈回路7-180的ADPLL达到锁定状态LS。
[0105] 返回参考图5A和图6，在锁定状态LS下，输入到TDC 5-130a的相位误差φEIN为零，因此与ADC 5-133的输出值相对应的输出相位误差φEOUT为零。ADC 5-133的零输出值与转变间隔TI的中点相对应，因此锁定状态LS与转变间隔TI的中点相对应。当由于残余量化噪声或其它噪声源而在延迟的参考时钟信号CKREFD和分频时钟信号CKDIV之间出现相位误差φEIN，并且ADPLL操作以恢复锁定状态LS时，在与相位误差φEIN相对应的第二时间t2处采样的电压将位于包括转变间隔TI的中点的线性范围LR内。结果，TDC 5-130a的响应保持基本上线性，并且线性范围LR之外的电压VOUT的指数行为不显着影响ADPLL的性能。
[0106] 返回参考图7，在实施例中，数字处理器7-140包括耦合到TDC7-130的输出和环路滤波器7-140的输入的加法器(未示出)。这样的加法器接收偏移值，并且将该偏移值与TDC 7-130的输出信号(例如，图1的输出信号TDCOUT)的值相加，使得处于锁定状态LS的输出信号的值更接近于转变间隔TI的中点。
[0107] 图8是根据实施例的适于用作图1的斜率生成电路1-131的斜率生成电路8-131的电路图。
[0108] 图8所示的斜率生成电路8-131向使用差分电压输入的ADC提供差分电压信号VOUT和VOUTB。斜率生成电路8-131包括缓冲器825、第一PMOS晶体管835、第一NMOS晶体管840、第一电阻器845、第一电容器850、逆变器830、第二PMOS晶体管855、第二NMOS晶体管860、第二电阻器865和第二电容器870。
[0109] 在实施例中，第一PMOS晶体管835、第一NMOS晶体管840、第一电阻器845和第一电容器850分别与第二PMOS晶体管855、第二NMOS晶体管860、第二电阻器865和第二电容器870基本上相同。
[0110] 缓冲器825接收分频时钟信号CKDIV，并且将时钟信号CK提供给第一PMOS晶体管835的栅极和第一NMOS晶体管835的栅极。逆变器830接收分频时钟信号CKDIV，并且将互补时钟信号CKB提供给第二PMOS晶体管855的栅极和第二NMOS晶体管860的栅极。时钟信号CK和互补时钟信号CKB被对准，使得时钟信号CK和CKB之间的偏斜(skew)低于电压信号VOUT的转变间隔(例如，图6的转变间隔TI)的预先确定的百分比。在实施例中，时钟信号CK和CKB之间的偏斜等于或小于转变间隔的2％。
[0111] 例如，当分频时钟信号具有逻辑高值时，互补时钟信号CKB具有逻辑低值，以导通第二PMOS晶体管855并且截止第二NMOS晶体管860，因此电压VOUTB增加以根据由第二电阻器865的电阻值和第二电容器870的电容值确定的RC时间常数来对第二电容器870充电。第二PMOS晶体管855和第二NMOS晶体管860操作作为开关元件，并且因此第二PMOS晶体管855和第二NMOS晶体管860不引入任何显著的闪烁噪声。
[0112] 在实施例中，第一电容器850和第二电容器870的电荷存储功能替代地由ADC的相应采样和保持电路中的电容器以类似于图5B所示的方式来执行。
[0113] 图9是根据另一实施例的ADPLL 9-100的框图。ADPLL 9-100包括参考振荡器9-110、DTC 9-120、TDC 9-130、数字处理器9-140、DCO 9-150、控制器9-170、频率调整器915和加法器917。
[0114] ADPLL 9-100与图1的ADPLL 1-100不同之处在于省略了ADPLL 1-100的分频器1-160和斜率生成电路1-131。因此，TDC 9-130的ADC 9-133在与延迟的参考时钟信号CKREFD的边沿相对应的时间处对DCO时钟信号CKDCO进行采样。因为DCO时钟信号CKDCO具有高于延迟的参考时钟信号CKREFD的频率的频率，所以ADPLL9-100执行子采样操作。
[0115] 控制器9-170和DTC 9-120的操作分别类似于如上文参考图1所描述的ADPLL 1-100的控制器1-170和DTC 1-120的操作，因此，为了简洁起见，在本文中将省略对操作的详细描述。控制器9-170包括Δ-Σ调制器9-230，并且Δ-Σ调制器9-230的输出序列用于实现分数-N子采样操作。
[0116] 然而，当包括DTC 9-120、TDC 9-130、数字处理器9-140、DCO9-150和控制器9-170的PLL控制环路950执行子采样操作并且达到锁定状态时，包括在延迟的参考时钟信号CKREFD的单个周期中的DCO时钟信号CKDCO的周期数可以是任何整数值。DCO时钟信号CKDCO的周期数期望地等于倍频因子的整数值，以实现DCO时钟信号CKDCO的目标频率，其中，目标频率是倍频因子和延迟的参考时钟信号CKREFD的频率fCKREFD的乘积值。当DCO时钟信号CKDCO的周期数与用于实现目标频率的倍频因子的整数值不同时，处于锁定状态下的DCO时钟信号CKDCO的频率fCKDCO可以与目标频率不同。
[0117] 为了实现DCO时钟信号CKDCO的目标频率，ADPLL 9-100还包括控制DCO 9-150的频率调整器915。在实施例中，频率调整器915测量DCO时钟信号CKDCO的频率fCKDCO和参考时钟信号CKREF的频率fCKREF，其基本上等于延迟的参考时钟信号CKREFD的频率fCKREFD。根据所测量的频率fCKREF和fCKDCO，频率调整器915生成输出信号以控制DCO 9-150，以使包括在延迟的参考时钟信号CKREFD的单个周期中的DCO时钟信号CKDCO的周期数等于倍频因子的整数值。加法器917组合来自频率调整器915的输出信号和来自数字处理器9-140的输出信号，以将组合的信号作为振荡器调谐信号OTS提供给DCO 9-150。
[0118] 图10是图示了根据实施例的由ADPLL(例如，图1的ADPLL1-100或图9的ADPLL 9-100)执行的过程1000的流程图。ADPLL包括数字-时间转换器(DTC)和时间-数字转换器(TDC)。
[0119] 在S1010处，DTC根据延迟控制信号来延迟参考时钟信号。在实施例中，延迟的参考时钟信号补偿由Δ-Σ调制器的量化误差产生的分频时钟信号中的第一相位误差，使得分频时钟信号中的第一相位误差基本上由Δ-Σ调制器的量化误差产生的延迟的参考时钟信号中的第二相位误差来抵消。
[0120] 在S1050处，TDC根据延迟的参考时钟信号对输入信号(或转变信号)的值进行采样，并且生成指示延迟的时钟信号与输入时钟信号之间的相位差的输出信号。输入信号具有大于预先确定的值的转变斜率，因此提高了TDC的时间分辨率。
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