技术领域
[0001] 本
发明涉及数字
锁相环领域，更具体地，涉及一种用于低噪声
全数字锁相环的线性数字时间转换器。
背景技术
[0002] 需要高
分辨率、高线性、低噪声和低功率的数字时间转换器(digital-to-time converter，DTC)来基于二进制检相器(binary phase detector，BPD)实施高性能的小数N全数字锁相环(all digital phase locked loop，ADPLL)。积分非线性(integral-non-linearity，INL)方面的线性规范在用于无线应用的ADPLL中很难满足，因为ADPLL的输出杂波等级取决于INL。此外，噪声规范非常严格，因为DTC噪声被增加到参考噪声中并且有助于ADPLL的输出
相位噪声。
[0003] DTC，通常还称为延迟线，是在其输入处接收时钟
信号和数字控制字并在其输出处生成其输入
时钟信号的延迟副本的
电子电路。DTC的基本元件是可变延迟元件。如果延迟调谐是线性的，则可以实现高线性DTC，并且仅两个点就足以进行校准。在D.Tasca、M.Zanuso、G.Marzin、S.Levantino、C.Samori和A.L.Lacaita在IEEE J.固态电路杂志(IEEE J.Solid-State Circuits)第46卷第12期第2745-2758页(2011年12月)发表的“具有bang-bang检相器和4.5mW功率的集成560fsrms的抖动的2.9至4.0GHz小数N数字PLL(A 2.9-to-4.0GHz fractional-N digital PLL with bang-bang phase detector and 560fsrms integrated jitter at 4.5mW power)”中所见的大部分现有DTC使用一种粗糙/精细架构来实施。虽然这简化了构造，但是粗糙/精细架构本身容易发生线性问题和非单调行为，特别是在精细与粗糙控制之间进行转换时，并且经常需要复杂校准来对齐精细和粗糙部件。
[0004] 其它延迟线，例如在M.Zanuso、S.Levantino、C.Samori和A.L.Lacaita在IEEE J.固态电路杂志(IEEE J.Solid-State Circuits)第46卷第3期第627-638页(2011年3月)发表的“具有相位插值分路器和数字杂波消除的宽带3.6GHz数字ΔΣ小数N PLL(A wideband 3.6GHz digitalΔΣfractional-N PLL with phase interpolation divider and digital spur cancellation)”中所见的延迟线，使用包括数字逆变器的延迟级来实施，其中所需延迟由输出处的复用器选择。但是，这些延迟线遇到的标准问题是逆变器、高
电流消耗和加性噪声之间的匹配性差。
[0005] 另一种延时线利用对电容器充电的电流源所产生的
电压斜坡，其中比较器在电容器的电压达到
阈值电压电平时进行标记。可变延迟可以由以下项产生：
[0006] —
开关电容器，如图1所描绘，在N.Pavlovic和J.Bergervoet在2011年2月的IEEE国际固态电路会议(IEEE International Solid-State Circuits Conference)(ISSCC)第54-56、20-24页发表的“基于数字时间转换器的5.3GHz小数N全数字PLL(A 5.3GHz digital-to-time-converter-based fractional-N all-digital PLL)”中所见；
[0007] —开关电流源，如图2所描绘，在R.B.Staszewski、K.Waheed、S.Vemulapalli、F.Dulger、J.Wallberg、Chih-Ming Hung和O.Eliezer在2011年2月的IEEE国际固态电路会议(IEEE International Solid-State Circuits Conference)(ISSCC)第52-54、20-24页发现的“用于
移动电话的65nm无杂波全数字PLL(Spur-free all-digital PLL in 65nm for mobile phones)”中所见；以及
[0008] —开关电容器和开关电流源的组合，如图3所描绘。
[0009] 这三种可能性都产生斜度可变的电压斜坡。然而，当可变斜度斜坡在阈值比较器的输入处时，比较器的固有非线性行为会使线性大大降低，如图4所描绘，在M.Daga和D.Auvergne在1999年1月的IEEE固态电路杂志(IEEE Journal of Solid-State Circuits)中发现的“亚微米CMOS逻辑的综合延迟宏建模(A comprehensive delay macro modeling for sub-micrometer CMOS logics)”中所见。
[0010] 基于斜度恒定的斜坡电压的方案减小了与这一可变斜度相关的积分非线性(integral non linearity，INL)误差。如图5所描绘，电容器阵列
数模转换器(Capacitor Array Digital to Analog Converter，CDAC)与电容器C1并联(图5a)或与电容器C2并联(图5b)，该CDAC具有2m-1个电容器用于分辨率为m位的输入码。但是在这两种配置中，电压值对数字输入码都不呈非线性关系。
[0011] 在图5a中，在第一相，CDAC通过开关T3将电容值Cx＝x*CLSB增加到电容器C1。在第二相，表示为充电相，则通过开关T1将电容器C1和Cx连接到电源VDD，使得电荷Q满足以下关系式：Q(x)＝VDD*(C1+x*CLSB)。在第三相，表示为共享相，关闭开关T1，通过开关T2将电容器C1和Cx连接到具有零初始电荷的电容器C2。从而得到以下方程式：
[0012]
[0013] 但是，其中电压值Vc(x)与数字输入码x呈非线性关系。
[0014] 在图5b中，在第一相，CDAC通过开关T5将电容值Cx＝x*CLSB增加到电容器C2。在第二相，表示为充电相，则通过开关T1将电容器C1连接到电源VDD，使得电荷Q满足以下关系式：Q＝VDD*(C1)。在第三相，表示为共享相，关闭开关T1，通过开关T2将容器C1连接到具有零初始电荷的电容器C2和Cx。从而得到以下方程式：
[0015]
[0016] 其中电压值Vc(x)与数字输入码x仍然呈非线性关系。
[0017] 假设图5的CDAC的分辨率为m位，则其由n＝2m-1个均等电容器构成。在代码x处，连接总值为x*CLSB的x个电容器，而总值为(n-x)*CLSB的剩余n-x个电容器一直连接到浮动
节点，从而始终不与其它电容器(C1、C2)相连。
[0018] 作为使用CDAC架构来设置电压Vc(x)的替代，存在使用复杂电流控制
数模转换器(digital-to-analog converter，DAC)的方案，但是需要大面积和高功耗。此外，这种DAC具有输出噪声，该输出噪声对于ADPLL应用来说通常太高。
发明内容
[0019] 因此，本发明的目的是提供一种用于产生模拟
输出电压的装置和方法，所述模拟输出电压根据x位数字输入而呈线性变化；以及一种用于可调节地产生时间延迟的装置和方法，所述时间延迟开始于所述产生的模拟输出电压，所述两种装置具有简单、紧凑的设计以及低噪声、节能的配置。
[0020] 该目的由独立
权利要求的特征来实现。更多的实施形式在
从属权利要求、描述内容和
附图中显而易见。
[0021] 根据第一方面，本发明涉及一种用于从数字
输入信号x产生模拟输出电压的装置。所述装置包括：连接到第一节点的第一电容器；连接到第二节点(N2)的第二电容器(C2)；以及具有n个基本电容器的电容器阵列，所述基本电容器来自电容器阵列数模转换器。所述n个基本电容器可以与所述第一电容器(C1)和所述第二电容器(C2)并联。在充电相，所述电容器阵列中的具有x个基本电容器的第一阵列与所述第一电容器(C1)并联，所述电容器阵列中的具有n-x个基本电容器的第二阵列与所述第二电容器(C2)并联，其中x是所述数字输入信号。在电荷共享相，所述电容器阵列中的所述n个基本电容器与所述第一电容器(C1)和所述第二电容器(C2)并联。
[0022] 根据所述第一方面，在所述装置的第一实施方式中，所述具有x个基本电容器的第一阵列连接到第一
端子，所述具有n-x个电容器的第二阵列连接到第二端子。所述装置还包括用于根据开关顺序进行操作的多个开关元件，其中所述开关顺序包括：
[0023] —在第一相，通过所述第一端子到所述第一节点的连接将所述具有x个电容器的第一阵列与所述第一电容器并联，通过所述第二端子到所述第二节点的连接将所述具有n-x个电容器的第二阵列与所述第二电容器并联；
[0024] —在所述第一相之后的第二相，对与所述第一电容器并联的所述具有x个电容器的第一阵列和与所述第二电容器并联的所述具有n-x个电容器的第二阵列分别进行充电；以及
[0025] —在所述第二相之后的第三相，中断所述充电步骤，并将与所述第一电容器并联的所述具有x个电容器的第一阵列和与所述第二电容器并联的所述具有n-x个电容器的第二阵列并联，以便获得通过所述第二电容器的所述模拟输出电压。
[0026] 因此，所述装置可以产生根据与x位数字输入对应的数字输入码x而呈线性变化的模拟输出电压。
[0027] 根据所述第一或第二方面，在所述装置的第二实施方式中，在所述第二相，将与所述第一电容器并联的所述具有x个电容器的第一阵列充电到第一参考电压电平，将与所述第二电容器并联的所述具有n-x个电容器的第二阵列充电到第二参考电压电平。所述第二参考电压可为例如地面。
[0028] 因此，所述参考电压电平可以具有任意值，使得所述装置可以在模拟域和数字域两者中使用。作为所述数字域中的一个示例，所述第一参考电压可以是
电源电压，例如VDD，所述第二参考电压可以是接地电压。作为所述数字域中的另一个示例，所述第一参考电压可以是接地电压，所述第二参考电压可以是电源电压，例如VDD。
[0029] 根据所述第一方面的所述第二实施方式，在所述装置的第三实施方式中，所述多个开关元件包括连接于所述第一参考电压与所述第一节点之间的第一开关元件、连接于所述第一节点与所述第二节点之间的第二开关元件、连接于所述第一节点与所述第一端子之间的第三开关元件、连接于所述第二参考电压与所述第二节点之间的第四开关元件、连接于所述第二节点与所述第二端子之间的第五开关元件。
[0030] 因此，所述第一、第二和第三相可以通过所述第一至第五开关元件进行控制。
[0031] 根据所述第一方面的所述第三实施方式，在所述装置的第四实施方式中，在所述第一相，所述第三和第五开关元件处于导电状态，所述第二和第四开关元件处于非导电状态；而在所述第二相，所述第一、第三、第四和第五开关元件处于导电状态，所述第二开关元件处于非导电状态；在所述第三相，所述第二、第三和第五开关元件处于导电状态，所述第一和第四开关元件处于非导电状态。
[0032] 因此，可以清楚地确定所述开关元件在所述开关顺序中的状态。应注意，在所述第一相，所述第一开关元件可以处于非导电状态或导电状态。但是，所述第一开关元件在所述第一相处于所述导电状态有利地支持在所述第二相对所述具有x个电容器的第一阵列和所述第一电容器更快地充电。
[0033] 根据所述第一方面的所述第一实施方式，在所述装置的第五实施方式中，所述多个开关元件可以包括在开关模式下操作的各个晶体管。
[0034] 因此，所述装置可以仅由电容器和晶体管组成。这样，所述装置具有简单、紧凑的设计以及低噪声、节能的配置。
[0035] 上述目的还根据第二方面解决。
[0036] 根据所述第二方面，本发明涉及一种用于在充电相可调节地产生时间延迟的装置，所述装置包括：根据所述第一方面或其任一实施方式的装置；恒流源，用于在所述第三相之后的第四相中对始于与所述模拟输出电压对应的初始电压值的所述第二电容器进行充电，以便产生具有恒定斜度的电压斜坡；以及比较器，用于输入通过所述第二电容器的所述电压并产生所述时间延迟，所述时间延迟与通过所述第二电容器的所述电压所用的充电时间对应，以从所述初始电压值开始达到所述比较器的阈值电压。
[0037] 因此，所述充电是线性的，可以产生斜度恒定的、始于根据数字输入码x而呈线性变化的初始电压值的电压斜坡，这支持根据所述数字输入码x来调节所述时间延迟。此外，所述装置展示出简单、紧凑的设计，同时具有低噪声、节能的配置。
[0038] 根据所述第二方面，在所述装置的第一实施方式中，所述初始电压值根据与所述x位数字输入对应的x进行设置，以便低于所述比较器的所述阈值电压。
[0039] 因此，只要所述电压斜坡向上越过所述比较器的所述阈值，就可以在所述比较器的输出处产生输出边缘。
[0040] 根据所述第二方面或所述第二方面的所述第一实施方式，在所述装置的第二实施方式中，所述对所述第二电容器进行充电的步骤包括：将所述第二电容器从所述第一电容器、所述具有x个电容器的第一阵列和所述具有n-x个电容器的第二阵列断连，以及通过第六开关元件将所述第二电容器连接到所述恒流源。
[0041] 因此，可以通过所述第六开关元件来控制所述电流充电相，所述恒流源的电流可以完全流经所述第二电容器。
[0042] 上述目的还根据第三方面解决。
[0043] 根据所述第三方面，本发明涉及一种用于在电流放电相可调节地产生时间延迟的装置，所述装置包括：根据所述第一方面或其任一实施方式的装置；恒流源，用于在所述第三相之后的第四相中对始于与所述模拟输出电压对应的初始电压值的所述第二电容器进行放电，以便产生具有恒定斜度的电压斜坡；以及比较器，用于输入通过所述第二电容器的所述电压并产生所述时间延迟，所述时间延迟与通过所述第二电容器的所述电压所用的放电时间对应，以从所述初始电压值开始达到所述比较器的阈值电压。
[0044] 因此，所述电流放电可以是线性的，可以产生斜度恒定的、始于根据数字输入码x而呈线性变化的初始电压值的电压斜坡，这支持根据所述数字输入码x来调节所述时间延迟。此外，所述装置展示出简单、紧凑的设计，同时具有低噪声、节能的配置。
[0045] 根据所述第三方面，在所述装置的第一实施方式中，所述初始电压值根据与所述x位数字输入对应的x进行设置，以便高于所述比较器的所述阈值电压。
[0046] 因此，只要所述电压斜坡向下越过所述比较器的所述阈值，就可以在所述比较器的输出处产生输出边缘。
[0047] 根据所述第三方面或所述第三方面的所述第一实施方式，在所述装置的第二实施方式中，所述对所述第二电容器进行电流放电的步骤包括：将所述第二电容器从所述第一电容器、所述具有x个电容器的第一阵列和所述具有n-x个电容器的第二阵列断连，以及通过第六开关元件将所述第二电容器连接到所述恒流源。
[0048] 因此，可以通过所述第六开关元件来控制所述电流放电相，所述恒流源的电流可以完全流经所述第二电容器。
[0049] 根据所述第二方面的所述第二实施方式或所述第三方面的所述第二实施方式，在所述装置的第三实施方式中，所述第六开关元件在所述第一、第二和第三相处于非导电状态，在所述第四相处于导电状态，所述第二、第四和第五开关元件在所述第四相处于非导电状态。
[0050] 因此，可以清楚地确定所述第六开关元件在所述开关顺序中的状态。
[0051] 根据所述第三方面的所述第三实施方式，在所述装置的第四实施方式中，所述第六开关元件包括在所述开关模式下操作的晶体管。
[0052] 因此，所述装置可以具有简单、紧凑的设计以及低噪声、节能的配置。
[0053] 根据所述第二方面或所述第三方面，在所述装置的第五实施方式中，所述比较器是CMOS逆变器或模拟比较器。
[0054] 因此，所述比较器可以具有简单、紧凑的设计。
[0055] 上述目的还根据第四方面解决。
[0056] 根据所述第四方面，本发明涉及一种线性数字时间转换器，其包括根据所述第二或第三方面的装置。
[0057] 上述目的还根据第五方面解决。
[0058] 根据所述第五方面，本发明涉及一种数字锁相环，其包括根据所述第二、第三或第四方面的装置。
[0059] 上述目的还根据第六方面解决。
[0060] 根据所述第六方面，本发明涉及一种用于通过控制一种装置从数字输入信号x产生模拟输出电压的方法，所述装置包括：连接到第一节点的第一电容器、连接到第二节点的第二电容器、具有n个基本电容器的电容器阵列，所述基本电容器来自电容器阵列数模转换器(capacitor array digital-to-analog converter，CDAC)，所述n个基本电容器可以与所述第一电容器和所述第二电容器并联。所述方法包括：在充电相，将所述电容器阵列中的具有x个基本电容器的第一阵列与所述第一电容器并联，将所述电容器阵列中的具有n-x个基本电容器的第二阵列与所述第二电容器并联。x是所述数字输入信号。在电荷共享相，将所述电容器阵列中的所述n个基本电容器与所述第一电容器和所述第二电容器并联。
[0061] 根据所述第六方面，在所述方法的第一实施方式中，所述具有x个基本电容器的第一阵列连接到第一端子，所述具有n-x个基本电容器的第二阵列连接到第二端子，所述装置还包括用于根据开关顺序进行操作的多个开关元件。所述方法还包括：
[0062] —在所述开关顺序的第一相，通过所述第一端子到所述第一节点的连接将所述具有x个电容器的第一阵列与所述第一电容器并联，通过所述第二端子到所述第二节点的连接将所述具有n-x个电容器的第二阵列与所述第二电容器并联；
[0063] —在所述开关顺序的所述第一相之后的第二相，对与所述第一电容器并联的所述具有x个电容器的第一阵列和与所述第二电容器并联的所述具有n-x个电容器的第二阵列分别进行充电；以及
[0064] —在所述开关顺序的所述第二相之后的第三相，中断所述充电步骤，并将与所述第一电容器并联的所述具有x个电容器的第一阵列和与所述第二电容器并联的所述具有n-x个电容器的第二阵列并联，以便获得通过所述第二电容器的电压，通过所述第二电容器的所述电压是所述模拟输出电压。
[0065] 上述目的还根据第七方面解决。
[0066] 根据所述第七方面，本发明涉及一种用于在充电相可调节地产生时间延迟的方法，所述方法包括：应用根据所述第六方面的方法的所述步骤；在所述第三相之后的第四相，对始于与所述模拟输出电压对应的初始电压值的所述第二电容器进行充电，以便产生具有恒定斜度的电压斜坡；以及输入通过所述第二电容器的所述电压并产生所述时间延迟，所述时间延迟与所述第二电容器所用的电流充电时间对应，以从所述初始电压值开始达到所述比较器的阈值电压，所述初始电压值根据与所述x位数字输入对应的x进行设置，以便低于所述比较器的所述阈值电压。
[0067] 根据所述第七方面，在所述方法的第一实施方式中，所述电流充电步骤包括：将所述第二电容器从所述第一电容器、所述具有x个电容器的第一阵列和所述具有n-x个电容器的第二阵列断连，以及在所述断连步骤后，通过第六开关元件将所述第二电容器连接到恒流源。
[0068] 上述目的还根据第八方面解决。
[0069] 根据所述第八方面，本发明涉及一种用于在电流放电相可调节地产生时间延迟的方法，所述方法包括：应用根据所述第六方面的方法的所述步骤；在所述第三相之后的第四相，对始于与所述模拟输出电压对应的初始电压值的所述第二电容器进行电流放电，以便产生具有恒定斜度的电压斜坡；以及输入通过所述第二电容器的所述电压并产生所述时间延迟，所述时间延迟与所述第二电容器所用的电流放电时间对应，以从所述初始电压值开始达到所述比较器的阈值电压，所述初始电压值根据与所述x位数字输入对应的x进行设置，以便高于所述比较器的所述阈值电压。
[0070] 根据所述第八方面，在所述方法的第一实施方式中，所述电流放电步骤包括：将所述第二电容器从所述第一电容器、所述具有x个电容器的第一阵列和所述具有n-x个电容器的第二阵列断连，以及在所述断连步骤后，通过第六开关元件将所述第二电容器连接到恒流源。
[0071] 上述目的还根据第九方面解决。
[0072] 根据第九方面，本发明涉及一种包括程序代码的
计算机程序，当所述计算机程序在计算机上运行时，用于执行根据所述第六、第七和第八方面中的任一者和/或它们各自的实施形式中的任一者的方法。
[0073] 因此，可以通过一种自动且可重复的方式来执行所述方法。
[0074] 所述计算机程序可以由任一上述装置执行。所述装置可以可编程地安排以执行所述计算机程序。
[0075] 本发明的
实施例可在
硬件、
软件或它们的任意组合中实施。
[0076] 还应理解，本发明的优选实施例也可以是附属权利要求或具有相应
独立权利要求的上述实施例的任意组合。
[0077] 本发明的这些方面和其它方面从下文描述的实施例显而易见并且参考它们进行解释。
附图说明
[0078] 在本发明的以下详述部分中，将结合附图所示的示例性实施例来更详细地解释本发明，其中：
[0079] 图1所示为一种传统延迟线电路，该传统延迟线电路的可变延迟由开关电容器产生，对应的可变斜度电压斜坡始于等于零的初始电压值；
[0080] 图2所示为一种传统延迟线电路，该传统延迟线电路的可变延迟由开关电流源产生，对应的可变斜度电压斜坡始于等于零的初始电压值；
[0081] 图3所示为一种传统延迟线电路，该传统延迟线电路的可变延迟由开关电容器和开关电流源的组合产生，对应的可变斜度电压斜坡始于等于零的初始电压值；
[0082] 图4所示为接收斜度可变的斜坡的阈值比较器的非线性行为；
[0083] 图5所示为一种传统电压发生器电路，其包括连接于如图5a所示的电压发生器电路输入处和如图5b所示的电压发生器电路输出处的电容器阵列数模转换器(capacitor array digital-to-analog converter，CDAC)；
[0084] 图6所示为通过恒流源对电容器进行充电以及通过比较器进行阈值比较而进行的恒定斜度电压斜坡的产生；
[0085] 图7a所示为根据本发明第一实施例的电压发生器电路；
[0086] 图7b所示为根据本发明一实施例的电压发生器电路的细节；
[0087] 图8所示为根据本发明第二实施例的电压发生器电路；
[0088] 图9所示为根据本发明第三实施例的数字时间转换器电路；
[0089] 图10所示为根据本发明第四实施例的数字时间转换器电路。
[0090] 相同的参考标记用于相同的或至少功能等同的特征。
具体实施方式
[0091] 本发明基于以下观察：基于CDAC电容器阵列的传统方案仍然不支持在数字输入码中呈线性的电压。如下文描述的本发明提供了一种能够产生电容器上的初始电压值的装置，该初始电压值与输入数字码呈线性关系。这使用传统CDAC将不可能实现，因为输入-输出关系不呈线性关系，如背景技术部分中的方程式4和5所示。下文描述的新CDAC与一种恒定斜度技术一起实施，支持产生非常线性的延迟。
[0092] 为了避免与这种可变斜度相关的INL误差，使用一种恒定斜度方法，在该方法中，斜坡保持一个恒定斜度。在该方法中，用于产生模拟输出电压的装置，或电压发生器电路，通过使用对始于初始值(Vc)的电容器进行充电的恒流源来产生电压斜坡，该初始值根据数字码x进行设置。电压发生器电路产生电压，该电压在时间上是恒定的并且随着输入码x而呈线性变化。输入码x是代表一个数字的数字控制字。恒流源产生电容器上的从初始值Vc开始的恒定斜度电压斜坡，该初始值由电压发生器设置，如下文将详细描述的。初始值Vc对数字码x呈线性关系。
[0093] 电压发生器电路可在例如DTC中使用，该DTC利用产生的电压来设置电容器中的初始电压值(线性地取决于输入数字码)、恒流源以及具有阈值电压(Vth)的比较器。
[0094] 为了产生具有受控斜度(S＝ΔV/Δt)的电压斜坡，使用电流(I)来对电容器进行充电，如图6所示，其中斜度(S)满足以下方程式：
[0095] S＝I/C (1)
[0096] 该电压斜坡从零电压到阈值电压(Vth)的延迟时间(td)满足以下方程式：
[0097] td＝Vth/S (2)
[0098] 因此，延迟功能包含两个不同动作，即斜坡产生和阈值比较。斜坡产生是产生斜度受控的斜坡，而阈值比较定义了判定阈值(Vth)并在所述阈值已达到时立即产生输出边缘。恒定斜坡技术的最大技术挑战在于，根据数字输入码x，即Vc(x)，以非常线性的方式产生初始值(Vc)。
[0099] 出于一般化的目的，电压斜坡可以始于非零的初始值Vc(x)。在这种情况下，对应的延迟时间td(x)满足以下方程式：
[0100] td(x)＝(-Vc(x)+Vth)/S (3)
[0101] 为了产生初始值Vc作为数字输入码x的函数，其中对于m位分辨率，x的范围是从0到n＝2m-1，使用电容器阵列，例如电容器阵列数模转换器(capacitor array digital-to-analog converter，CDAC)。相应地，将与数字输入码x呈线性关系的电荷Q(m位)充入电容器C。电容器阵列包括2m-1个基本均等电容器CLSB并且可以进行控制，使得电容器阵列的输出电容值是数字控制码的线性函数：CCDAC(x)＝x*CLSB。根据众所周知的电容器关系式Q＝CV，电压V是其电荷Q的线性函数。
[0102] 根据本发明一项实施例的电压发生器电路用于从数字输入信号x产生模拟输出电压(Vc)。该数字输入信号可以是输入到包括电压发生器电路的DTC设备的数字控制字。电压发生器电路包括连接到第一节点N1的第一电容器C1。第一节点N1可转而通过开关连接到参考电压源Vref,1。电压发生器电路还包括连接到第二节点N2的第二电容器C2，以及具有n＝m2-1个基本电容器CLSB的电容器阵列。这n个基本电容器可与第一电容器C1或第二电容器C2并联。根据本发明，在充电相，电容器阵列中的具有x个基本电容器的第一阵列与第一电容器C1并联，补充的n-x个基本电容器(形成第二阵列)与第二电容器C2并联。如上文所述，对于m位的分辨率，x是0到2m-1之间的与输入数字控制字x对应的值。因此，在充电相之后，在电容器C1中和电容器阵列中的x个基本电容器CLSB中累积的电荷是Qch＝Vref，1·(C1+xCLSB)。
在该相中，将电容器阵列中的剩余n-x个基本电容器连接到第二参考电压，例如连接到地面。
[0103] 在电荷共享相，电容器阵列中的n个基本电容器与第一电容器(C1)和第二电容器(C2)并联。这种配置支持产生与数字输入信号有线性关系的恒定电压。换言之，所产生的恒定电压与数字输入信号线性相关。
[0104] 上述电压发生器电路结合恒流源和阈值比较器实现了一种基于恒定斜度斜坡技术的DTC。这种架构仅基于电容器，开关功率和噪声会非常低，因为不使用任何有源设备并且避免了电流控制DAC(高功率、高噪声、高占地面积)等复杂架构。在使用恒定斜度斜坡技术时，线性性能非常好。此外，当前的工艺技术支持针对电容式DAC阵列的元件的很好匹配。因此，上述架构的制造很容易且成本有效。
[0105] 图7a所示为根据本发明一实施例的电压发生器电路100。该电压发生器电路包括：具有n个电容器(每个电容器的电容值等于CLSB)的电容器阵列，这n个电容器来自电容器阵列数模转换器(capacitor array digital-to-analog converter，CDAC)等电容器阵列；第一电容器(C1)；第二电容器(C2)；以及多个开关元件(T1-T5)。电容器阵列以及第一和第二电容器通过开关元件连接到包括第一和第二节点N1和N2的主线路并且在相互间连接。
[0106] 具有n个电容器(Cn，其中Cn＝n*CLSB)的电容器阵列被分为具有x个基本电容器(Cx，其中Cx＝x*CLSB)的第一阵列和具有n-x个基本电容器(Cn-x，其中Cn-x＝(n-x)*CLSB)的第二阵列，具有x个电容器(Cx)的第一阵列连接到第一端子(E1)，具有n-x个电容器(Cn-x)的第二阵列连接到第二端子(E2)。第一电容器(C1)连接到第一节点(N1)，而第二电容器(C2)连接到第二节点(N2)。此外，多个开关元件(T1-T5)包括第一、第二、第三、第四和第五开关元件(T1、T2、T3、T4、T5)，用于根据包括第一、第二、第三和第四相的开关顺序进行操作。
[0107] 电容器阵列中的基本电容器的拆分可改变并基于输入
数字信号进行设置。该拆分在图7a中通过开关T2示意性地表示。电容器阵列的可能内部结构的详细图解在图7b中示出。应当清楚，每个基本电容器Ci(其中Ci是通用基本电容器，其索引i的范围是[1；2m-1])可以通过开关T3i连接到节点N1或通过开关T5i连接到节点N2。同时，仅T3i和T5i中的一个可以打开。图7b示出了x个电容器连接到节点N1且n-x个电容器连接到节点N2的情况。符号T表示对应的开关关闭。虽然图7b所示的方案涉及图7a的实施例，但是应当清楚，本发明任意实施例中的电容器阵列，特别是基本电容器的第一和第二阵列，可通过同样的方式实施。
[0108] 参照图7a，在第一相，通过打开连接于第一节点(N1)与第一端子(E1)之间的第三开关元件(T3)来将具有x个电容器(Cx)的第一阵列与第一电容器(C1)并联，通过打开连接于第二节点(N2)与第二端子(E2)之间的第五开关元件(T5)来将具有n-x个电容器(Cn-x)的第二阵列与第二电容器(C2)并联。在该第一相，连接于第一节点(N1)与第二节点(N2)之间的第二开关元件(T2)和连接于第二参考电压(Vref2)与第二节点(N2)之间的第四开关元件(T4)保持关闭，即，处于非导电状态。另一方面，第一开关元件(T1)可以保持关闭(即，处于非导电状态)或者打开(即，处于导电状态)。第一开关元件(T1)连接于第一参考电压(Vref1)与第一节点(E1)之间，第一开关元件(T1)在第一相处于导电状态就支持在第二相对具有x个电容器(Cx)的第一阵列和第一电容器(C1)更快地充电。
[0109] 在第一相之后的该第二相，通过关闭第二开关元件(T2)并打开第一、第三、第四和第五开关元件(T1、T3、T4、T5)，对第一组电容器和第二组电容器分别进行充电，第一组电容器由与第一电容器(C1)并联的具有x个电容器(Cx)的第一阵列构成，第二组电容器由与第二电容器(C2)并联的具有n-x个电容器(Cn-x)的第二阵列构成。将基本电容器Cx+1,…,Cn-1和C2充电至预先定义的已知值，如果参考电压Vref2是地面，则该值可以是0。一般而言，Vref2可以是0到VDD之间的不同于Vref1的任何值。
[0110] 在第二相之后的第三相，中断充电步骤，将第一和第二组电容器彼此并联，以便获得通过第二电容器(C2)的模拟输出电压(Vc)。
[0111] 为了从示例性实施例确定模拟输出电压(Vc)，参考图8，图8示出了根据与电压发生器电路100的另一实施例对应的本发明第二实施例的电压发生器电路200，其中，第一参考电压(Vref1)连接到电源(VDD)，第二参考电压(Vref2)连接到接地端子(GND)，所有电容器(C1、C2、Cx、Cn-x)都连接到该接地端子(GND)。
[0112] 但是应理解，第一和第二参考电压(Vref1、Vref2)可以具有其它模拟电压电平，使得电压发生器电路100可以在模拟域或数字域中操作，电容器(C1、C2、Cx、Cn-x)中的部分或所有电容器除了连接到接地端子(GND)还可以连接到电压端子。
[0113] 此外，在电压发生器电路100的另一示例性实施例中，第一参考电压(Vref1)可以连接到接地端子(GND)，第二参考电压(Vref2)可以连接到电源(VDD)，全部电容器(C1、C2、Cx、Cn-x)可以保持连接到接地端子(GND)。
[0114] 在图8中，在第一相，来自CDAC的x个电容器(Cx)通过第三开关元件(T3)与第一电容器(C1)并联以便构成第一组电容器，来自CDAC的n-x个电容器(Cn-x)通过第五开关元件(T5)与第二电容器(C2)并联以便构成第二组电容器。在参考充电相的第二相，第一组电容器通过第一开关元件(T1)连接到电源(VDD)，第二组电容器通过第四开关元件(T4)连接到接地端子(GND)，使得在该相累积的电荷Q满足以下关系式：Q＝VDD*(C1+x*C)。在参考共享相的第三相，第一和第四开关元件(T1、T4)关闭，第一和第二组电容器通过第二开关元件(T2)相互连接。因此，电荷Q在所有电容器(C1、C2、Cx、Cn-x)上共享，从而得到以下方程式：
[0115] [C1+C2+(n-x)*CLSB+x*CLSB]*Vc＝VDD*(C1+x*CLSB) (6)
[0116] 由此，可以如下推导出模拟输出电压(Vc)：
[0117]
[0118] 因此，可以得到模拟输出电压(Vc)和与数字输入码x对应的x之间的线性关系式，使得Vc可以表示为Vc(x)。
[0119] 图9所示为根据本发明第三实施例的数字时间转换器(digital-to-time converter，DTC)电路300。DTC电路300包括根据本发明第一实施例的电压发生器电路100、恒流源(constant current source，CCS)、比较器和第六开关元件(T6)。
[0120] 在第三相之后的第四相，通过关闭第二和第五开关元件(T2、T5)将第二电容器(C2)从第一组电容器(C1、Cx)和n-x个电容器(Cn-x)断连。恒流源(constant current source，CCS)通过第六开关元件(T6)使用恒定电流(I)对始于初始电压值的第二电容器(C2)线性地进行充电，该初始电压值对应于在第三相中获得的通过第二电容器(C2)的模拟输出电压(Vc)。初始电压值Vc(x)根据数字输入码x进行设置，以便低于比较器的阈值电压。因此，产生了具有正恒定斜度且始于初始电压值的电压斜坡。
[0121] 通过第二电容器(C2)的电压被提供给CMOS逆变器或模拟比较器等比较器的输入，从而如下产生时间延迟(td)：
[0122]
[0123] 其中，td与通过第二电容器的电压所用的充电时间对应，以从初始电压值(Vc)开始达到比较器的阈值电压(Vth)。因此，时间延迟(td)取决于初始电压值(Vc)，因而取决于与数字输入码x对应的x。
[0124] 只要电压斜坡向上越过比较器的阈值，就可以在比较器的输出处产生输出边缘。
[0125] 图10所示为根据本发明第四实施例的数字时间转换器(digital-to-time converter，DTC)电路400。第四实施例与第三实施例的不同之处在于，恒流源(constant current source，CCS)用于通过第六开关元件(T6)对始于初始电压值的第二电容器(C2)线性地进行放电，该初始电压值对应于在第三相中获得的通过第二电容器(C2)的模拟输出电压(Vc)。初始电压值Vc(x)根据数字输入码x进行设置，以便高于比较器的阈值电压。因此，产生了具有负恒定斜度且始于初始电压值的电压斜坡。
[0126] 通过第二电容器(C2)的电压被提供给CMOS逆变器或模拟比较器等比较器的输入，从而如下产生时间延迟(td)：
[0127]
[0128] 其中，td与通过第二电容器的电压所用的充电时间对应，以从初始电压值(Vc)开始达到比较器的阈值电压(Vth)。因此，时间延迟(td)取决于初始电压值(Vc)，因而取决于与数字输入码x对应的x。
[0129] 只要电压斜坡向下越过比较器的阈值，就可以在比较器的输出处产生输出边缘。
[0130] 应注意，第一、第二、第三、第四、第五和第六开关元件(T1-T6)可以是在开关模式下操作的各个晶体管。
[0131] 还应注意，本发明的任一前述实施例都可以
串联组合，以便提高分辨率和/或增加输出延迟范围。
[0132] DTC的主要应用领域之一涉及数字锁相环(digital phase locked loop，DPLL)和全数字锁相环(all digital phase locked loop，ADPLL)中的部分
频率生成。然后DTC可以用来产生参考时钟的延迟副本并使用数字码的锯齿斜坡进行控制，以便产生随着时间而线性增加或降低的延迟。DTC产生的
相移在ADPLL的检相器输入处产生部分频率。DTC还可以置于反馈路径上，以在检相器的反馈输入上产生线性相移。
[0133] 总言之，本发明涉及一种用于根据与电容器阵列数模转换器(capacitor array digital-to-analog converter，CDAC)相关的数字输入码产生完美地呈线性的模拟输出电压(Vc)的装置和方法。通过使用这种CDAC，将具有n个电容器的阵列分为具有x个电容器(Cx)的第一阵列和具有n-x个电容器(Cn-x)的第二阵列，每个电容器的电容值等于CLSB。在第一相，x和n-x个电容器(Cx、Cn-x)分别与第一和第二电容器(C1、C2)并联，以便分别构成第一和第二组电容器(C1+Cx、C2+Cn-x)。在第二相，分别对第一和第二组电容器(C1+Cx、C2+Cn-x)进行充电。在第三相，将充电后的电容器(C1、C2、Cx、Cn-x)相互连接，以便获得通过第二电容器(C2)的模拟输出电压(Vc)，模拟输出电压根据与x位数字输入对应的数字输入码x而呈线性变化。在第四相，将第二电容器(C2)从其它电容器(C1、Cx、Cn-x)断连，并通过恒流源(constant current source，CCS)进行充电或放电。
[0134] 虽然本发明已在附图和前文描述中详细图示和描述，但是这种图示和描述应视为是说明性或示例性的，而非限制性的。本发明不限于所公开的实施例。通过阅读本发明，其它
修改对于本领域技术人员来说将是显而易见的。这种修改可涉及本领域已知的其它特征，并可替代于或附加于本文已描述的特征而使用。
[0135] 本文已经结合各种实施例描述了本发明。但本领域技术人员通过实践本发明，研究附图、本发明以及所附的权利要求，能够理解并获得公开实施例的其他变体。在权利要求书中，词语“包括”不排除其它元素或步骤，不定冠词“一”不排除多个。单个处理器或其他单元可以完成权利要求中描述的几个器件的功能。在仅凭某些措施被记载在相互不同的从属权利要求书中这个单纯的事实并不意味着这些措施的结合不能被有效地使用。计算机程序可存储或分发到合适的介质上，例如与其它硬件一起或者作为其它硬件的部分提供的光存储介质或者固态介质，还可以以其它形式例如通过因特网或者其它有线或无线电信系统分发。
[0136] 虽然本发明已经参考具体特征及其实施例进行描述，但是显然可对其进行各种修改和组合而不脱离本发明的精神和范围。
说明书和附图仅被视为所附权利要求书所定义的本发明的说明并且考虑落于本说明书的范围内的任何和所有修改、变体、组合或均等物。
