전압제어형 발진회로 및 피엘엘 회로{Voltage-controlled oscillator circuit and PLL circuit}

도 1은 제 1실시 형태의 발진 회로를 설명하는 블럭도이다.

도 2는 tail 노드를 접속한 VCO셀의 등가 회로를 나타내는 회로도이다.

도 3은 도 2에 나타내는 등가 회로의 입력 파형을 나타내는 도면이다.

도 4a 및 도 4b는, 차동신호의 입력에 의해 생기는 tail 노드의 전압을 설명하는 도면이며, 도4c는, 등가 회로의 tail 노드로의 전압 파형을 나타내는 도면이다.

도 5는 QDC를 이용한 제 1실시 형태의 발진 회로를 나타내는 블럭도이다.

도 6은 제 2실시 형태의 발진 회로를 나타내는 블럭도이다.

도 7은 QDC를 이용한 제 2실시 형태의 발진 회로를 나타내는 회로도이다.

도 8은 제 3실시 형태의 발진 회로를 나타내는 블럭도이다.

도 9는 제 4실시 형태의 발진 회로를 나타내는 블럭도이다.

도 10은 PLL 회로의 실시 형태를 나타내는 블럭도이다.

도 11은 종래의 차동형의 링 VCO를 나타내는 모식도이다.

도 12는 도 11에 나타내는 VCO셀의 등가 회로를 나타내는 회로도이다.

도 13은 tail 노드의 전압의 2f ₀ 진동을 나타내는 그래프이다.

도 14는 tail 노드의 전압의 2f ₀ 진동에 의한 출력 파형을 나타내는 그래프이다.

도 15는 종래의 다른 링 VCO의 구성을 나타내는 블럭도이다.

[도면의 주요부분에 대한 부호설명]

100, 100a, 100b, 100c, 100d, 100e: 발진 회로

101, 102, 103, 104, 105: QDC

C1, C2, C3, C4, C5, C6: VCO셀

Ca1, Ca2, Ca3, Ca11, Ca12, Ca13, Ca14: 용량

I: 정전류원 M1, M2, M3, M4: NMOS 트랜지스터

N: tail노드 R1, R2, R3, R4: 부하

본 발명은, 전압제어형 발진회로 및 PLL 회로에 관해, 특히, 차동형의 전압제어형 발진회로 및 그것을 갖춘 PLL 회로에 관한 것이다.

휴대 전화를 시작으로 하는 무선통신이나, 여러 가지 케이블을 통한 시리얼 통신이나, 디스크 매체로부터의 디지털 기록 데이터 재생계(리드 채널) 등에 있어서는, 스펙트럼 정도의 높은 발진신호를 생성하거나, 데이터 신호에 주파수·위상 록(lock)한 클럭 신호를 발생하거나 하기 위해, PLL(Phase Locked Loop) 회로가 넓게 이용되고 있다.

근래에, 발진신호나 클록신호의 고속화가 요구되고 있고, 보다 고성능인 PLL 회로가 요구되고 있다.

PLL 회로에 대해서 요구되는 성능의 지표의 하나로서 출력신호의 정밀도가 를 들 수 있는 출력 신호의 정밀도는, 열잡음이나 소자 고유의 여러 가지의 잡음에 의해 저하하기 때문에 이 저하를 억제하는 것이 바람직하다. 이 정밀도를 평가하는 지표로서, 지터 성능, 위상 노이즈로 불리는 것이 넓게 이용되고 있다.

그런데, 지터·위상 노이즈의 주된 요인으로서는, PLL 회로의 내부에 설치된 전압제어형 발진회로(VCO：Voltage Control Oscillator)에 의한 잡음을 들 수 있으며 VCO로의 잡음 그 자체를 작게함으로써, PLL 회로의 지터 성능을 향상시킬 수 있다.

VCO는, 그 구성의 차이로부터 일반적으로, LCVCO와 링 VCO의 2종류로 대별된다. 일반적으로 LCVCO쪽이 지터 성능은 뛰어나지만, 링 VCO는, 넓은 주파수 가변 영역을 가지고, 서로 위상이 다른 복수의 출력신호를 출력할 수 있는 것이나, 인덕터를 필요로 하지 않는 것등의 이점이기 때문에, 지터 성능의 요구가 그만큼 어렵지 않은 어플리케이션에 있어서 넓게 사용되고 있다. 따라서, 적용 어플리케이션의 확대를 가져온다고 하는 의미에 있어서, 링 VCO의 지터 성능을 개선하는 것이 바람직하다.

그래서, 이후에서는 차동형의 링 VCO에 좁혀서 설명을 진행시킨다.

도 11은 종래의 차동형의 링 VCO를 나타내는 모식도이다.

링 VCO(90)는, N단(N개)의 서로 동일한 VCO셀(C91, C92,···, C9(n－1), C9n)를 종속접속한 구성으로 되어 있다. 또, 그 단수(N)가 짝수의 경우에는, 차동신호선을 반전시키는 반전부를 가진다. 단수(N)가 홀수의 경우에는 이 반전 동작은 불필요하다.

이 링 VCO의 발진 주파수(이하, f ₀ )는, VCO셀의 지연시간(T _D )와 그 단수(N)와에 의해서 식(1)과 같이 나타낼 수 있다.

f ₀ =1／2 N·T _D ···(1)

또, 각 서로 이웃이 되는 VCO셀의 출력차동신호는 N이 짝수 때에는 π／N［rad], 홀수 때에는 2π／N［rad]의 위상차를 가진다.

다음에, 각 VCO셀의 내부 구성에 대해 설명하지만, VCO셀(C91, C92,··, C9(n－1), C9n)의 내부구성은 서로 동일하기 때문에, 대표적으로 VCO셀(C91)에 대해 설명한다.

도 12는, 도 11에 나타내는 VCO셀의 등가 회로를 나타내는 회로도이다.

VCO셀(C91)은, 부하(R91,R92), NMOS 트랜지스터(M91,M92) 및 정전류원을 가지고 있다.

NMOS 트랜지스터(M91,M92)는, 차동대(source-coupled pair)를 구성하고 있고, NMOS 트랜지스터(M91)의 드레인에는 부하(R91)가 접속되고, NMOS 트랜지스터(M92)의 드레인에는 부하(R92)가 접속되어 있다. 또, NMOS 트랜지스 터(M91)의 게이트에는 신호(V _＋ )가 입력되는 입력 단자(In＋)가 접속되고, NMOS 트랜지스터(M92)의 게이트에는 신호(V _－ )가 입력되는 입력 단자(In－)가 접속되어 있다.

NMOS 트랜지스터(M91)의 드레인과 부하(R91)와의 사이에는 출력 단자(Out－)가 접속되고, NMOS 트랜지스터(M92)의 드레인과 부하(R92)와의 사이에는 출력 단자 (Out＋)가 접속되어 있다.

부하(R91) 및 부하(R92)의, NMOS 트랜지스터(M91) 및 NMOS 트랜지스터(M92)와 반대측은, 각각 전압원(VDD)에 접속되어있다.

또, NMOS 트랜지스터(M91) 및 NMOS 트랜지스터(M92)의 소스에는, tail 노드(노드)(N90)를 거쳐서 정전류(I _tail90 )를 출력하는 정전류원이 접속되어 있다.

그런데, 일반적으로 NMOS 트랜지스터(M91,(M92)는 비선형인 특성을 가진다.예를 들면, 이상적인 NMOS 트랜지스터를 생각하면, 그 특성은 식(2)에서 나타나는 2승식에 따른다.

I _DS =K·(V _GS －V _T ) ² ···(2)

여기서 I _DS 는 NMOS 트랜지스터의 드레인·소스간 전류, K는, NMOS 트랜지스터의 사이즈에 의해서 정해지는 정수, V _GS 는 게이트·소스간 전압, V _T 는 임계전압이다. 또, 정부(正負)의 차동입력 신호를 각각, 신호(V _＋ )와 신호(V _－ )를 커먼 성 분과 차동성분으로 변환한 커먼(common)신호(V _C ), 발진 신호(V _D )는 식(3)으로 표시된다.

tail 노드(N90)의 전압(V _tail90 )은, 식(2) 및 식(3)에 의해, 식(4)의 관계를 만족한다.

식(4)에서 알 수 있는 바와 같이, 전압(V _tail90 )는 차동의 발진 신호(V _D )의 배의 주파수, 즉, 주파수(2f ₀ )로 진동한다. 또한, 이하에서는, 전압(V _tail90 )이 주파수(2f ₀ )로 진동하는 것을 「전압(V _tail )의 (2f ₀ )진동」이라고 한다. 이것은 정성적으로는 다음과 같이 이해된다. NMOS 트랜지스터(M91,M92)의 커먼 신호 (V _C90 )(V _C )가 일정한채로, 정현 진동을 하고 있는 차동신호(V _D90 )(V _D )가 커지면, NMOS 트랜지스터(M91)의 게이트 전압은 증가하고, NMOS 트랜지스터(M92)의 게이트 전압은 그 만큼 감소한다. 다만, NMOS 트랜지스터의 2승특성에 의해, NMOS 트랜지스터(M91, M92)의 각 게이트·소스 전압(V _GS90 )(V _GS )의 일정량의 증대는 그 동량(同量)의 감소보다 큰 전류변화를 일으킨다.

도 13은, tail 노드의 전압의 2f ₀ 진동을 나타내는 그래프이다.

전체의 전류치는 전류원에 의해 일정하게 고정되어 있기 때문에, 결과적으로 전압(V _tail90 )이 상승하는 것에 의해 NMOS 트랜지스터(M91, M92)의 변화량을 조정한다. NMOS트랜지스터(M92)의 게이트 전압이 증가하는 경우에도 동일하다. 따라서, 전압(V _tail90 )은 발진 주파수의 2배의 주파수로 진동한다.

그런데, 드레인·소스 전압(V _DS )가 전압(V _GS －V _T )보다 작아지는 삼극관 영역(비포화 영역)에 있어서는, NMOS 트랜지스터의 2승특성은, 식(5)으로 표시된다.

I _DS =K·｛2·(V _GS －V _T ) ² ·V _DS －V _DS ² }··(5)

삼극관 영역에서는 NMOS 트랜지스터의 증폭율(gm)은 저하한다. 즉, 출력 파형의 구배가 완만하게 된다.

도 14는, tail노드의 전압의 2f ₀ 진동에 의한 출력 파형을 나타내는 그래프이다.

전술한 전압(V _tail )의 2f ₀ 진동에 의해, VCO셀(C91)의 출력 신호가 왜곡된다.

구체적으로는 도 13에 나타낸 바와 같이, 신호(V _＋ ) 또는 신호(V _－ )가 가장 작은 점으로 전압(V _tail )은 가장 높아지고, NMOS 트랜지스터(M91, M92)는 교대로 삼 극간 영역에 들어가고, 증폭율(gm) 즉, 출력 파형의 구배가 저하한다. 그 결과, VCO셀(91)의 출력 신호에는 주파수(2f ₀ )성분이나 그 외의 왜곡 성분이 생긴다. 따라서, 주파수(f ₀ )의 신호의 강도와 그 근방 주파수의 신호 강도의 비(比)인 위상 잡음은 악화된다. 또, 주파수(2f ₀ )의 진동의 성분에 의해서 고주파 왜곡도 발생한다. 출력 파형의 진폭도 작아진다.

그런데, 왜곡된 발진 파형은 다음의 원인(1), (2)에 의해 VCO의 위상 노이즈·지터 성능을 악화시키는 것이 알려져 있다(예를 들면, 비특허 문헌 1 참조).

(1)출력 파형의 Peak－to－Peak 전압의 감소에 의해, 노이즈원의 노이즈량이 일정해도 그 위상 노이즈로의 변환량이 증대하는 것.

(2)출력 파형의 비대칭성에 의해 여러 가지의 잡음원의 위상 노이즈로의 변환량이 증대하고, 특히, 프리커(flicker)(1／f) 잡음의 효과가 현저하게 증대하는 것.

종래, 전압(V _tail )의 진동이 발진 동작을 불안정하게 하는 것이 알려져 있다(예를 들면, 특허 문헌 1 참조).

도 15는, 종래의 다른 링VCO의 구성을 나타내는 블럭도이다.

또한, 링VCO(90)과 동일한 부분에는 같은 부호를 이용해 그 설명을 생략 한다.

링 VCO(91)는, VCO셀(C91, C92,···, C9(n－1), C9n)의 각 tail 노드와 접지(GND) 단자와의 사이에 NMOS 트랜지스터를 접속함과 동시에, VCO셀(C91, C92,· ··, C9(n－1), C9n)과 같은 구조를 가지면서도 신호는 입력되지 않는 레플리카 셀(replica cell)(Cr)을 설치하고, 모든 VCO셀의 tail 노드의 전압이 상기 레플리카 셀의 기준 tail 노드 전압에 동일해지도록 연산 증폭기(an operational amplifier)(도시하지 않음)로 제어하고 있다.

[특허 문헌 1]특개 2001－326560호 공보

[비특허 문헌 1]“A general theory of phase noise in electrical oscillators, ”IEEE J.Solid-State Circuits,vol.33,pp.179-194,Feb.1998

그렇지만, 이 방법에서는 레플리카 셀이나 오퍼레이션얼 증폭기등의 별도 회로가 추가되기 때문에, 회로 규모나 소비 전력도 증대한다고 하는 문제가 있었다.또, 상기 별도 회로의 추가에 의해 노이즈원은 증대하고, 지터 성능의 향상도 제한된 것이었다.

본 발명은 이러한 점에 감안한 것이며, 간단하고 쉬운 구성으로 링 VCO의 발진 파형의 왜곡 및 위상 노이즈·지터 성능을 향상시키는 전압제어형 발진회로 및 PLL 회로를 제공하는 것을 목적으로 한다.

본 발명에서는 상기 문제를 해결하기 위해서, 차동형의 전압제어형 발진회로에 있어서, 각각 일단측이 부하를 거쳐서 전압원에 접속되고, 타단측이 공통의 노드를 거쳐서 공통의 전류원에 접속되고, 차동신호가 입력되는 한 쌍의 스위칭 소자를 갖추고, 상기 차동신호에 대해서 위상이 다른 차동신호를 출력하는 복수의 VCO 셀과, 상기 복수의 VCO셀의 상기 각 노드의 진동을 상쇄하는 진동상쇄수단을 가지는 것을 특징으로 하는 전압제어형 발진회로가 제공된다.

이러한 발진 회로에 의하면, 진동상쇄수단에 의해 VCO셀의 각 노드의 진동을 상쇄함으로써, 각 VCO셀로부터 출력되는 차동신호의 왜곡과 위상 노이즈·지터를 억제·저감시킬 수 있다.

이하, 본 발명의 실시 형태를 도면을 참조하여 상세하게 설명한다.

도 1은, 제 1실시 형태의 발진 회로를 설명하는 블럭도이다.

발진 회로(100)는, 전압제어형 발진회로(VCO)이며, 기준 신호와 귀환 신호와의 위상차이에 대응한 제어전압신호에 따라 발진 신호의 주파수를 변화시키는 것이다.

발진 회로(100)는, 내부의 구성이 서로 동일한 4개의 VCO셀(C1~C4)과 VCO셀(C1) 및 VCO셀(C4)에 접속된 차동신호선을 반전시키는 반전부(2)를 가지고 있다.

VCO셀(C1) 및 VCO셀(C3)은, 그러한 tail 노드(후술)가 서로 접속되어 VCO셀(C2) 및 VCO셀(C4)은, 그러한 tail 노드가 서로 접속되어있다.

VCO셀(C1~C4)은, 환상(링형상)으로 복수단 종속접속되어 있고, VCO셀(C1)의 출력 단자가 VCO셀(C2)의 입력 단자에 접속되어있고, VCO셀(C2)의 출력 단자가 VCO셀 (C3)의 입력 단자에 접속되어 있고, VCO셀(C3)의 출력 단자가 VCO셀(C4)의 입력 단자에 접속되어있고, VCO셀(C4)의 출력 단자가 반전부(2)를 거쳐서 VCO셀 (C1)의 입력 단자에 접속되어있다.

VCO셀(C1~C4)는, 입력 단자로부터 입력되는 차동신호에 대해서, π／4[rad] 의 위상차를 가지는 차동신호를 출력 단자로부터 출력한다. 즉, VCO셀(C1~C4)에는, 각각 위상이 π／4[rad] 어긋난 차동신호가 입력된다.

다음에, tail 노드가 접속된 2개의 VCO셀의 등가 회로에 대해 설명하지만, VCO셀(C1, C3)의 등가 회로와 VCO셀(C2, C4)의 등가 회로는 서로 동일하기 때문에, 대표적으로 VCO셀(C1, C3)의 등가 회로에 대해 설명한다.

도 2는, tail 노드를 접속한 VCO셀의 등가 회로를 나타내는 회로도이다.

등가 회로(10)는, 부하(R1, R2) 및 NMOS 트랜지스터(M1, M2)로 구성되는 차동증폭부(11)(VCO셀(C1))와 부하(R3, R4) 및 NMOS 트랜지스터(M3, M4)로 구성되는 차동증폭부(12)(VCO셀(C3))와 NMOS 트랜지스터(M1, M2, M3, M4)의 소스와 정전류를 출력하는 정전류원(I)을 갖추고 있다.

또, 도 2중, tail 노드(N)는, NMOS 트랜지스터(M1, M2, M3, M4)의 소스와 정전류원(I)과의 접속부를 구성하고 있다.

NMOS 트랜지스터(M1, M2) 및 NMOS 트랜지스터(M3, M4)는, 각각 차동대(defferential pair)(source-coupled pair)를 구성하고 있다.

NMOS 트랜지스터(M1)의 드레인에는 부하(R1)가 접속되고, NMOS 트랜지스터(M2)의 드레인에는 R2가 접속되어 있다. 또, NMOS 트랜지스터(M3)의 드레인에는 부하(R3)가 접속되고, NMOS 트랜지스터(M4)의 드레인에는 R4가 접속되어 있다.

NMOS 트랜지스터(M1)의 게이트에는 신호(V _{InA ＋} )가 입력되는 입력 단자(InA＋) 가 접속되고, NMOS 트랜지스터(M2)의 게이트에는 신호(V _{InA －} )가 입력되는 입력 단자(InA－)가 접속되어 있다. 또, NMOS 트랜지스터(M3)의 게이트에는 신호 (V _InB＋ )가 입력되는 입력 단자(InB＋)가 접속되고, NMOS 트랜지스터(M4)의 게이트에는 신호(V _{InB －} )가 입력되는 입력 단자(InB－)가 접속되어 있다.

NMOS 트랜지스터(M1)의 드레인과 부하(R1)와의 사이에는, 출력 단자(OutA－)가 접속되고, NMOS 트랜지스터(M2)의 드레인과 부하(R2)와의 사이에는, 출력 단자 (OutA ＋)가 접속되어 있다. 출력 단자(OutA＋)에서는 신호(V _{InA ＋} )에 대해서 π／4[rad]의 위상차를 가지는 신호가 출력되고, 출력 단자(OutA－)에서는 신호 (V _{InA －} )에 대해서 π／4[rad]의 위상차를 가지는 신호가 출력된다.

또, NMOS 트랜지스터(M3)의 드레인과 부하(R3)와의 사이에는, 출력 단자(Out B－)가 접속되고, NMOS 트랜지스터(M4)의 드레인과 부하(R4)와의 사이에는, 출력 단자(OutB＋)가 접속되어 있다. 출력 단자(OutB＋)에서는 신호(V _{InB ＋} )에 대해서 π／ 4[rad]의 위상차를 가지는 신호가 출력되고, 출력 단자(OutB－)에서는 신호(V _InB－ ) 에 대해서 π／4[rad]의 위상차를 가지는 신호가 출력된다.

부하(R1, R2, R3 및 R4)의, NMOS 트랜지스터(M1, M2, M3 및 M4)로 반대측은, 각각 전압원(VDD)에 접속되어 있다.

여기서, 부하(R1~R4) 및 정전류원(I)의 구성은 특히 한정되지 않는다.

도 3은, 도 2에 나타내는 등가 회로의 입력 파형을 나타내는 도면이다.

신호(V _{InA ＋} )와 신호(V _{InA －} ) 및 신호(V _{InB ＋} )와 신호(V _{InB －} )와의 위상차는 각각 π[rad]이다. 또, VCO셀(C1, C3)에 입력되는 차동신호의 위상차는 π／4×2= π／2이기 때문에, 신호(V _{InA ＋} )와 신호(V _{InB ＋} )와의 위상차는 각각 π／2[rad]이다. 따라서, 신호(V _{InA ＋} ), 신호(V _{InB ＋} ), 신호(V _{InA －} ), 신호 (V _{InB －} )의 위상차는, 이 차례로, 각각 π／2[rad]이다.

다음에, 차동신호의 입력에 의해 생기는 tail 노드의 전압에 대해 설명한다.

도 4(a) 및 도 4(b)는, 차동신호의 입력에 의해 생기는 tail 노드의 전압을 설명하는 도면이고, 도 4(c)는, 등가 회로의 tail 노드로의 전압 파형을 나타내는 도면이다.

도 4(a)에 나타내는 왜곡(α)은, 차동증폭부(11)에 신호(V _{InA ＋} ) 및 신호(V _InA－ )가 입력되는 것으로 생기는 tail 노드로의 전압 파형, 즉, VCO셀(C1)단체로의 tail 노드로의 전압 파형을 나타내고 있다. 동일하게 도 4(b)에 나타내는 왜곡(β)은, 차동증폭부(12)에 신호(V _{InB ＋} ) 및 신호(V _{InB －} )가 입력되는 것으로 생기는 tail노드로의 전압 파형, 즉 VCO셀(C3)단체로의 tail 노드로의 전압 파형을 나타내고 있다.

도 4(c)에 나타내는 바와 같이, 등가 회로(10)의 tail 노드(N)에서는, 왜곡(α)과 왜곡(β)이 교대로 서로 삭제하고(상쇄(相殺)하고) , 진동의 진폭이 매우 작은 것이 된다.

또한, 도 4(c)에서는 설명을 알기 쉽게하기 위해, 진동의 진폭을 과장하여 나타내고 있다.

다음에, 도 2에 나타내는 등가 회로를 1개의 유니트로 하는 QDC(Quadrature-Delay-Cell)에 대해 설명한다.

도 5는, QDC를 이용한 제 1실시 형태의 발진 회로를 나타내는 블럭도이다.

발진 회로(100a)는, tail 노드가 서로 접속된 VCO셀(C1, C3)이 1개의 유니트로서 구성되는(구성이 등가 회로(10)로 동일하다) QDC(101) 및 tail노드가 서로 접속된 VCO셀(C2, C4)이 1개의 유니트로서 구성되는(구성이 등가 회로(10)로 동일하다) QDC(102)를 가지고 있다.

QDC(101), QDC(102)는, 각각 입력 단자(InA＋), 입력 단자(InA－), 입력 단자(InB＋), 입력 단자(InB－), 출력 단자(OutA＋), 출력 단자(OutA－), 출력 단자(OutB＋), 출력 단자(OutB－)를 갖추고, QDC(101)의 출력 단자(OutA＋), 출력 단자(OutA－), 출력 단자(OutB＋), 출력 단자(OutB－)가 각각, QDC(102)의 입력 단자(InA＋), 입력 단자(InA－), 입력 단자(InB＋), 입력 단자(InB－)에 접속되어 있다. 또, QDC(102)의 출력 단자(OutA＋), 출력 단자(OutA－), 출력 단자(OutB ＋), 출력 단자(OutB－)가 각각, QDC(101)의 입력 단자(InA＋), 입력 단자(InA －), 입력 단자(InB＋), 입력 단자(InB－)에 접속되어 있다.

또, QDC(102)의 출력 단자(OutB＋), 출력 단자(OutB－)와 QDC(101)의 입력 단자(InA＋), 입력 단자(InA－)와의 사이에는, 차동신호선을 반전시키는 반전부(3)가 설치되어 있다.

QDC(101), QDC(102)는, 각각 입력 단자(InA＋), 입력 단자(InA－), 입력 단자(InB＋), 입력 단자(InB－)로부터 입력되는 차동신호에 대해서, π／4[rad]의 위상차를 가지는 차동신호를 출력 단자(OutA＋), 출력 단자(OutA－), 출력 단자(OutB＋), 출력 단자(OutB－)로부터 출력한다.

이러한 발진 회로(100a)에 있어서도 발진 회로(100)와 같은 효과를 얻을 수 있다.

이상 설명한 것처럼, 제 1실시 형태의 발진 회로(100) 및 발진 회로(100a)에 의하면, 위상차가 π／2의 차동신호가 입력되는 VCO셀(C1) 및 VCO셀(C3)의 tail 노드를 서로 접속함으로써, tail 노드(N)의 주파수(2f ₀ )의 진동을 매우 작게 할 수 있다(진동이 억제된다). 이것에 의해, NMOS 트랜지스터(M1~M4)의 3극관 영역에서의 동작에 의한 불필요한 진동이나 왜곡을 용이하고 확실하게 방지시킬 수 있다.

따라서, 출력 신호의 왜곡, 특히, 고조파 왜곡이 저감 또는 억제되고, 위상 잡음의 악화를 확실히 방지할 수 있다. 그 결과, 지터 성능을 향상시킬 수 있다.

또, 발진 회로(100) 및 발진 회로(100a)는, 종래에 비해, VCO셀에 구조상 현저한 변경이 없고, 회로 규모나 소비 전력을 늘리는 것이 없기 때문에, 구조를 간단하고 쉬운 것으로 할 수 있다.

다음에, 발진 회로의 제 2실시 형태에 대해 설명한다.

이하, 제 2실시 형태의 발진 회로(100b, 100c)에 대해서, 상기 기술한 제 1 실시 형태와의 차이점을 중심으로 설명하고, 같은 사항에 대해서는, 그 설명을 생략한다.

도 6은, 제 2실시 형태의 발진 회로를 나타내는 블럭도이다.

제 2실시 형태의 발진 회로(100b)는, tail 노드를 접속하는 VCO셀의 편성이 제 1실시 형태의 발진 회로(100)와 다르게 되어있다.

발진 회로(100b)는, VCO셀(C1, C2, C3, C4, C5 및 C6)을 가지고 있다.

발진 회로(100b)는, VCO셀의 개수를 N(N은 1이상의 짝수)으로 하면, 서로 N ／2단 마다의 2개의 VCO셀의 tail 노드가 접속되어있다. 즉, VCO셀(C1) 및 VCO셀(C4)의 tail 노드가 서로 접속되고, VCO셀(C2) 및 VCO셀(C5)의 tail 노드가 서로 접속되고, VCO셀(C3) 및 VCO셀(C6)의 tail 노드가 서로 접속되어 있다.

도 7은, QDC를 이용한 제 2실시 형태의 발진 회로를 나타내는 회로도이다.

발진 회로(100c)는, tail 노드가 서로 접속된 VCO셀(C1, C4)이 1개의 유니트로서 구성되는(구성이 등가 회로(10)로 동일하다) QDC(103), tail 노드가 서로 접속된 VCO셀(C2, C5)이 1개의 유니트로서 구성되는(구성이 등가 회로(10)와 동일하다) QDC(104) 및 tail 노드가 서로 접속된 VCO셀(C3, C6)이 1개의 유니트로서 구성되는(구성이 등가 회로(10)와 동일하다) QDC(105)를 가지고 있다. 또, QDC(105)의 출력 단자(OutB＋), 출력 단자(OutB－) 와 QDC(103)의 입력 단자(InA＋), 입력 단자(InA－)와의 사이에는, 차동신호선을 반전시키는 반전부(4)가 설치되어 있다.

이러한 발진 회로(100b) 및 발진 회로(100c)에 의하면, 상기 기술한 제 1실시 형태의 발진 회로(100) 및 발진 회로(100a)와 같은 효과를 얻을 수 있다.

그런데, 제 1실시 형태의 발진 회로(100a) 및 제 2실시 형태의 발진 회로(100b)로 설명한 바와 같이, 단수(N)가 짝수의 경우, 서로 N／2단 마다의 2개의 VCO셀의 tail 노드를 접속하여 QDC를 작성하고, 각 QDC의 출력 단자에 대응하는 입력 단자를 각각 접속함으로써, 용이하게 VCO셀의 유니트화를 도모할 수 있다. 또, 유니트화를 도모함으로서, 예를 들면, 발진 회로의 배선 패턴을 용이한 것으로 할 수 있다.

다음에, 발진 회로의 제 3실시 형태에 대해 설명한다.

이하, 제 3실시 형태의 발진 회로(100d)에 대해서, 상기 기술한 제 1실시 형태와의 차이점을 중심으로 설명하고, 같은 사항에 대해서는, 그 설명을 생략한다.

도 8은, 제 3실시 형태의 발진 회로를 나타내는 블럭도이다.

제 3실시 형태의 발진 회로(100d)는, 홀수단(홀수개)의 VCO를 이용하는 점이, 제 1실시 형태의 발진 회로(100) 및 제 2실시 형태의 발진 회로(100b)와 다르게 되어있다.

발진 회로(100d)는, VCO셀(C1, C2, C3)과 VCO셀(C1, C2)의 tail노드 사이에 설치된 용량(capacitance)(Ca1), VCO셀(C2, C3)의 tail 노드 사이에 설치된 용량(Ca2) 및 VCO셀 (C1, C3)의 tail 노드 사이에 설치된 용량(Ca3)을 가지고 있다. 즉, 발진회로(100d)는, 서로 이웃이 되는 VCO셀의 tail 노드간에 용량이 설치되어 있다.

용량(Ca1, Ca2, Ca3)은, 각 셀의 tail 노드의 직류전압 성분에 영향을 주지 않기 위해 설치되어 있다. 단, 용량(Ca3)은 없어도 좋다.

이 제 3실시 형태의 발진 회로(100d)에 의하면, 전술한 제 1실시 형태의 발진 회로(100) 및 제 2실시 형태의 발진 회로(100b)와 같은 효과를 얻을 수 있다.

다음에, 발진 회로의 제 4실시 형태에 대해 설명한다.

이하, 제 4실시 형태의 발진 회로(100e)에 대해서, 전술한 제 3실시 형태와의 차이점을 중심으로 설명하고, 같은 사항에 대해서는, 그 설명을 생략한다.

도 9는, 제 4실시 형태의 발진 회로를 나타내는 블럭도이다.

제 4실시 형태의 발진 회로(100e)는, tail 노드를 접속하는 VCO셀의 편성이 제 3실시 형태의 발진 회로(100d)와 다르게 되어있다.

발진 회로(100e)는, VCO셀(C1, C2, C3, C4 및 C5)과, VCO셀(C1, C3)의 tail 노드 사이에 설치된 용량(Ca11), VCO셀(C3, C5)의 tail노드 사이에 설치된 용량(Ca12) 및 VCO셀(C1, C5)의 tail 노드 사이에 설치된 용량(Ca13)과, VCO셀(C2, C4)의 tail 노드 사이에 설치된 용량(Ca14)을 가지고 있다. 단, 용량(Ca13)은 없어도 좋다.

발진 회로(100e)는, (N－1)／2단 마다 2개의 VCO셀의 tail 노드가 서로 접속되어 있다. 즉, 2단 마다 2개의 VCO셀의 tail 노드가 용량을 거쳐서 서로 접속되어 있다.

이 제 4실시 형태의 발진 회로(100e)에 의하면, 제 3실시 형태의 발진 회로(100d)와 같은 효과를 얻을 수 있다.

그런데, 제 3실시 형태의 발진 회로(100d)와 제 4실시 형태의 발진 회로 (100e)에서 설명한 것처럼, 단수(N)가 홀수의 경우의 임의의 단수의 VCO셀에 있어 서, 서로(N－1)／2단 마다의 VCO셀의 tail 노드를 용량을 거쳐서 접속함으로써, 이 tail 노드의 2f ₀ 진동은 서로 약해지고, 출력 파형의 왜곡을 저감시킬 수 있다.

또, 제 3실시 형태의 발진 회로(100d)와 제 4실시 형태의 발진 회로 (100e)에서는, (N－1)／2마다의 VCO셀의 tail 노드를 용량을 거쳐서 접속했지만, (N＋1)／2마다의 VCO셀의 tail 노드를 용량을 거쳐서 접속하여도 좋고, 어느 쪽을 선택할까는, 개개의 VCO셀의 구성요소의 세부사항(詳細)에 의해 판단된다.

그런데, 전술한 발진 회로(100~100e)는, PLL 회로에 매우 적합하게 이용할 수 있다. 이하, 대표적으로 발진 회로(100)를 PLL 회로에 적용한 예를 나타낸다.

도 10은, PLL 회로의 실시 형태를 나타내는 블럭도이다.

PLL 회로(200)는, 프리스케일러 회로(21), 분주기(22), 위상 주파수 비교기(PFD：Phase Frequency Detector)(23), 요금 펌프(CP：Charge Pump)(24), 루프 필터(LPF：Loop Filter)(25) 및 발진 회로(100)를 가지고 있다.

프리스케일러 회로(21)는, PLL 회로(200)의 외부에 출력하는 출력 클락 (OUTCLK)을 분주한다. 프리스케일러 회로(21)는, 분주기(22)로부터 출력되는 제어 신호(S)에 따라서, 분주비를 변경할 수 있다. 분주기(22)는, 프리스케일러 회로(21)에 의해서 분주된 출력 클락(OUTCLK)을 또한 분주한다.

PFD(23)는, 출력 클락(OUTCLK)의 기준이 되는 기준 클락(STCLK)과, 프리스케일러 회로(21), 분주기(22)에 의해서 분주된 클락이 입력된다.

PFD(23)는, 기준 클락(STCLK)과 프리스케일러 회로(21), 분주기(22)에 의해서 분주된 클락과의 위상의 차에 비례한 폭을 가지는 펄스 신호를 출력한다.

CP(24)는, PFD(23)로부터 출력되는 펄스 신호의 폭에 비례한 전압 혹은 전류를 출력한다.

LPF(25)는, CP(24)로부터 출력되는 전압 혹은 전류의 고역을 필터링한다.

발진 회로(100)는, LPF(25)로부터 출력되는 전압치 혹은 전류치에 따른 주파수의 출력 클락(OUTCLK)을 출력한다.

즉, PLL 회로(200)는, 프리스케일러 회로(21), 분주기(22)에 의해서 분주된 출력 클락(OUTCLK)의 주파수가, 기준 클락(STCLK)의 주파수로 동일해지도록 동작함으로써, 출력 클락(OUTCLK)을 일정한 주파수로 출력한다.

발진 회로(100)(발진 회로(100~100e))를 PLL 회로(200)에 적용함으로써, PLL 회로(200)의 회로 규모의 증대나, 소비 전력의 증대를 용이하게 방지할 수 있다. 또, PLL 회로의 출력 파형의 왜곡을 저감하고, 위상 노이즈 성능·지터 성능을 향상할 수 있다.

이상, 본 발명의 매우 적합한 실시 형태에 대해 상술했지만, 본 발명은, 그 특정의 실시 형태로 한정되는 것이 아니고, 각부의 구성은, 동일한 기능을 가지는 임의의 구성으로 치환할 수 있다. 또, 본 발명에, 다른 임의의 구성물이나 공정이 부가되어도 좋다.

또, 본 발명은, 전술한 각 실시 형태 중 , 임의의 2이상의 구성(특징)을 조합한 것이어도 좋다.

또한, 상기 기술한 각 실시 형태에서는, VCO셀의 스위칭 소자로서 NMOS 트랜지스터(M1~M4)를 이용했지만, 이것에 한정하지 않고, 임의의 증폭 소자를 이용할 수 있다.

또, 상기 기술한 각 실시 형태에서는, VCO셀(C1~C6)(QDC101~105)에 정현파를 입력했을 경우에 대해 설명했지만, 이것에 한정하지 않고, 예를 들면, 구형파(矩形波)등, 임의의 파형을 입력한 경우에 대해서도 같은 효과를 얻을 수 있다.

본 발명에 의하면, 진동상쇄수단에 의해 VCO셀의 각 노드의 진동을 상쇄함으로써, 각 노드의 진동을 억제·저감시키는 것에 의해서, 스위칭 소자의 3극관 영역에서의 동작에 의한 불필요한 진동이나 왜곡을 용이하고 확실하게 방지시킬 수 있다. 이것에 의해, 출력 파형의 왜곡을 저감하고, 위상 노이즈·지터 성능을 향상할 수 있다.

특히, VCO셀을 짝수개로 사용했을 경우에는, 상기 효과가 보다 현저하게 발휘된다.

또, 종래에 비해, VCO셀등에 구조상 현저한 변경이 없고, 회로 규모나 소비 전력을 늘리는 것이 없기 때문에, 구조를 간단하고 쉬운 것으로 할 수 있다.