时钟和数据恢复(CDR)电路生成与输入数据信号同步的时钟信号，以 便利用该时钟信号恢复数据。在美国专利申请公开文件No.2004-240599中公 开了这样一种CDR电路。该CDR电路被广泛用于局域网(LAN)、有线或无 线通信、光通信、硬盘驱动等。
CDR电路是一种锁相环(PLL)，一般包括相位检测器、电荷泵(charge pump)、低通滤波器(LPF)和压控振荡器(VCO)。相位检测器通过检测输 入数据信号与VCO生成的时钟信号之间的相位差来生成误差信号。电荷泵基 于该误差信号生成电压控制信号。电压控制信号确定由VCO生成的时钟信号 的时钟频率。
当电压控制信号增加时，时钟频率也增加，当电压控制信号降低时，时 钟频率也降低。CDR随着时间降低输入数据信号和时钟信号之间的相位差， 直到当时钟频率基本上与输入数据信号的频率相等时达到同步。这种同步被 期望用于从输入数据信号恢复有效数据。
在传统的CDR电路中，随着输入数据信号的频率增加，时钟信号频率也 应当增加。但是，设计VCO以生成具有基本上较高的时钟频率的时钟信号是 困难的，并且对于这种较高的时钟频率，CDR电路的功耗也会增加。
作为对这些问题的一个解决方案，在美国专利申请公开文件No. 2004-240599中公开了一种CDR电路，其使用的时钟信号的频率为输入数据 信号频率的一半。在美国专利申请公开文件No.2004-155687中公开了另一种 CDR电路，其使用的时钟信号的频率为输入数据信号频率的四分之一。
例如，图1是美国专利申请公开文件No.2004-155687中公开的传统CDR 电路的方框图。图2是图1的CDR电路工作期间的信号的时序图。
参照图1和2，CDR电路包括相位检测器14、V/I(电压/电流)转换器 16、低通滤波器18和压控振荡器12。时钟信号CK0、CK45、CK90和CK135 的周期为输入数据信号DIN的周期的四倍。输入数据信号DIN在时钟信号每 次转换(transition)时被采样。
在现有技术中，由于使用来自VCO的时钟信号的转换来对输入数据信 号DIN进行采样，因此要形成其频率最低为输入数据信号频率的四分之一的 时钟信号。但是，由于数据速率随着技术的进步而增加，可能期望进一步降 低时钟频率。

因此，本发明对来自VCO的原始时钟信号进行进一步处理，以生成用 于对输入数据信号采样的采样时钟信号，从而可以生成其频率为输入数据信 号频率的1/8的原始时钟信号。
对于根据本发明一个方面的时钟和数据恢复(CDR)，压控振荡器(VCO) 生成相移的原始时钟信号，每个时钟信号具有略低于输入数据信号频率的时 钟频率。时钟处理器从原始时钟信号生成相移的采样时钟信号，每个采样时 钟信号的相应脉冲具有的脉冲宽度为输入数据信号的周期。
此外，采样电路在采样时钟信号的转换处对输入数据信号采样，以生成 采样数据信号。数据处理器通过在采样时钟信号的脉冲宽度期间比较采样数 据信号来确定控制信号。所述控制信号确定VCO的时钟频率。
在本发明的一个示例实施例中，时钟频率是输入数据信号频率的1/8，并 且原始时钟信号由彼此之间具有45度相移的四个时钟信号组成。
在本发明的再一个实施例中，VCO包括差分反相器链，每个差分反相器 被控制信号偏置，并且每个差分反相器生成相应的原始时钟信号。
在本发明的再一个实施例中，时钟处理器包括多个异或门和一个异或非 门。每个所述门输入相应的具有最小相位差的两个原始时钟信号，以生成相 应的采样时钟信号。
在本发明的再一个实施例中，另一个采样电路在采样时钟信号的上升转 换处对输入数据信号采样，以生成恢复数据信号。
在本发明的示例实施例中，数据处理器包括：信号处理器，用于比较两 个采样数据的组，以生成修正数据信号。此外，误差信号生成器从修正数据 信号和采样时钟信号的第一逻辑组合生成误差信号。并且，参考信号生成器 从修正数据信号和采样时钟信号的第二逻辑组合生成参考信号。
在本发明的另一个实施例中，电荷泵包括第一类开关，每个根据误差信 号而接通或关断，以一起生成充电电流。电荷泵还包括第二类开关，每个根 据参考信号而接通或关断，以一起生成放电电流。控制信号是从充电和放电 电流生成的。例如，环路滤波器具有电容器，该电容器的第一端具有在其上 生成的控制信号。
在本发明的再一个实施例中，在第一采样时钟信号的第一脉冲期间，通 过在输入数据信号的半个周期内比较输入数据信号的第一和第二数据比特来 生成误差信号。此外，在与所述第一采样时钟信号相比具有相位延迟的第二 采样时钟信号的第二脉冲期间，通过在输入数据信号的整个周期内比较该第 一和第二数据比特来生成参考信号。
通过这种方式，VCO生成的原始时钟信号具有的时钟频率远远低于输入 数据信号的频率。因此，可以容易地以低成本和低功耗实现VCO。
附图说明
通过参照附图对本发明的示例实施例进行具体描述，本发明的上述和其 它特征及优点将变得更加明显，其中，
图1是传统的时钟和数据恢复(CDR)电路的方框图；
图2是图1的CDR电路工作期间的信号时序图；
图3是根据本发明实施例的具有低时钟频率的CDR装置的方框图；
图4是根据本发明实施例的图3的CDR装置中VCO的电路图；
图5是根据本发明实施例的图3的CDR装置中的时钟处理器的电路图；
图6是根据本发明实施例的图3的CDR装置中的采样保持电路的电路 图；
图7是根据本发明实施例的图3的CDR装置中的数据处理器的方框图；
图8是根据本发明实施例的图7的数据处理器中的信号处理器的电路图；
图9是根据本发明实施例的图7的数据处理器中的误差信号生成器的电 路图；
图10是根据本发明实施例的图7的数据处理器中的参考信号生成器的电 路图；
图11是根据本发明实施例的图3的CDR装置中的电荷泵和环路滤波器 的电路图；以及
图12A和12B是根据本发明实施例的图3的CDR装置在工作期间的信 号的时序图。
此处所参照的附图是为了说明的清楚而绘制的，因而没有必要按比例绘 制。在图1、2、3、4、5、6、7、8、9、10、11、12A和12B中，具有相同 附图标记的元件表示具有相似结构和/或功能的元件。

图3是根据本发明示例实施例的时钟和数据恢复(CDR)装置1000的方 框图。参照图3，CDR装置1000包括压控振荡器(VCO)1400、相位检测器 1100、电荷泵1200和环路滤波器1300。
VCO 1400生成对于彼此具有相移的多相时钟信号CK0、CK45、CK90 和CK135。每个时钟信号CK0、CK45、CK90和CK135的时钟频率由来自环 路滤波器1300的控制电压VCON确定。
此外，每个多相时钟信号CK0、CK45、CK90和CK135的时钟频率为输 入数据信号DIN的频率的1/8。因此，每个多相时钟信号CK0、CK45、CK90 和CK135具有的周期长于输入数据信号DIN的周期的八倍。
而且，时钟信号CK0、CK45、CK90和CK135彼此连续相移45度。也 就是说，时钟信号CK45相对于时钟信号CK0相移45度，时钟信号CK90 相对于时钟信号CK0相移90度，而时钟信号CK135相对于时钟信号CK0 相移135度。
相位检测器1100确定输入数据信号DIN与多相时钟信号CK0、CK45、 CK90和CK135之间的相位差。相位检测器1100基于所检测的相位差生成误 差信号PD1、PD2、PD3和PD4。相位检测器1100还从所述时钟信号和输入 数据信号DIN生成参考信号REF1、REF2、REF3和REF4以及恢复数据信号 D1OUT、D2OUT、D3OUT和D4OUT。
相位检测器1100包括时钟处理器1110、采样保持电路1120和数据处理 器1130。时钟处理器1110对每一对具有最小相位差的两个时钟信号CK0、 CK45、CK90和CK135执行异或(XOR)操作或异或非(XNOR)操作，以 生成采样时钟信号C1、C2、C3和C4。
采样保持电路1120使用采样时钟信号C1、C2、C3和C4的转换对输入 数据信号DIN进行采样，以生成采样数据信号D1、D2、D3和D4以及恢复 数据信号D1OUT、D2OUT、D3OUT和D4OUT。数据处理器1130使用采样 时钟信号C1、C2、C3和C4以及采样数据信号D1、D2、D3和D4生成误差 信号PD1、PD2、PD3和PD4以及参考信号REF1、REF2、REF3和REF4。
电荷泵1200响应于误差信号PD1、PD2、PD3和PD4以及参考信号REF1、 REF2、REF3和REF4而生成控制电流。环路滤波器1300对控制电流积分以 生成用于控制VCO 1400的控制电压VCON。
图4是根据本发明示例实施例的包括在图3的CDR装置1000中的VCO 1400的电路图。参照图4，VCO 1400包括延迟元件1410、1420、1430和1440 链(chain)或级(cascade)。每个延迟元件1410、1420、1430和1440可以 是被来自环路滤波器1300的控制电压VCON偏置的差分反相器(differential inverter)。
当控制电压VCON增加时，每个延迟元件1410、1420、1430和1440的 延迟时间降低。或者，当控制电压VCON降低时，每个延迟元件1410、1420、 1430和1440的延迟时间增加。
延迟元件1410、1420、1430和1440被配置成生成在链中连续相移45 度的多相时钟信号CK0、CK45、CK90和CK135。第一时钟信号CK0从延迟 元件1410的两个输入抽头，第二时钟信号CK45从延迟元件1420的两个输 入抽头，第三时钟信号CK90从延迟元件1430的两个输入抽头，而第四时钟 信号CK135从延迟元件1440的两个输入抽头。
图5是根据本发明实施例的图3的CDR装置1000中的时钟处理器1110 的电路图。参照图5，时钟处理器1110包括第一异或(XOR)门1111、第二 异或(XOR)门1112、第三异或(XOR)门1113，每个都执行异或操作，以 及一个异或非(XNOR)门1114，其执行异或非操作。
如每个本领域普通技术人员所熟知的，当两个输入信号具有不同的逻辑 状态时，异或操作生成具有逻辑高状态的信号，否则生成具有逻辑低状态的 信号。相反地，异或非操作在两个输入信号具有相同逻辑状态时生成具有逻 辑高状态的信号，否则生成具有逻辑低状态的信号。
第一异或门1111输入第一和第二时钟信号CK0和CK45，并生成第一采 样时钟信号C1。第二异或门1112输入第二和第三时钟信号CK45和CK90， 并生成第二采样时钟信号C2。第三异或门1113输入第三和第四时钟信号 CK90和CK135，并生成第三采样时钟信号C3。异或非门1114输入第四和第 一时钟信号CK135和CK0，并生成第四采样时钟信号C4。
图6是图3的CDR装置1000中的采样保持电路1120的电路图。参照图 6，采样保持电路1120包括第一采样电路1120a和第二采样电路1120b。如将 会参照图12A描述的，第一采样电路1120a从输入数据信号DIN和采样时钟 信号C1、C2、C3和C4生成采样数据信号D1、D2、D3和D4。
第二采样电路1120b通过分别在采样时钟信号C1、C2、C3和C4的上 升转换处对输入数据信号DIN采样来生成恢复数据信号D1OUT、D2OUT、 D3OUT和D4OUT。将会参照图12B对第二采样电路1120b的这种操作进行 更具体的描述。
第一采样电路1120a包括第一D锁存器1121、第二D锁存器1122、第 三D锁存器1123和第四D锁存器1124。第一D锁存器1121在第一采样时 钟C1的上升和下降转换处对输入数据信号DIN的部分进行采样，以生成如 图12A所示的第一采样数据信号D1。
参照图6和12A，在第一采样时钟信号C1的下降沿之后，第一采样数 据信号D1在输入数据信号的半个周期内具有第一输入数据比特<1>的逻辑状 态，然后具有第二输入数据比特<2>的逻辑状态，直到第一采样时钟信号C1 的下一个下降转换。第一输入数据比特<1>是在第一采样时钟信号C1的上升 转换时输入数据信号DIN的数据比特。第二输入数据比特<2>时在第一采样 时钟信号C1的下降转换时输入数据信号DIN的数据比特。第一D锁存器1121 被配置成从输入数据信号DIN和第一采样时钟信号C1生成这样的第一采样 数据信号D1。
接着参照图6和12A，第二D锁存器1122被类似地配置成从输入数据 信号DIN和第二采样时钟信号C2生成第二采样数据信号D2。再次参照图6 和12A，第三D锁存器1123被类似地配置成从输入数据信号DIN和第三采 样时钟信号C3生成第三采样数据信号D3。
最后再参照图6和12A，第四D锁存器1124被类似地配置成从输入数 据信号DIN和第四采样时钟信号C4生成第四采样数据信号D4。在图12A中， 第一、第二、第三和第四采样数据信号D1、D2、D3和D4的数字指示输入 数据信号DIN的相应编号的数据比特各自的逻辑状态。
第二采样电路1120b包括第五D锁存器1125、第六D锁存器1126、第 七D锁存器1127和第八D锁存器1128。参照图6和12B，第五D锁存器1125 在采样时钟信号C1的上升沿对输入数据信号DIN采样，以生成第一恢复数 据信号D1OUT。第六D锁存器1126在采样时钟信号C2的上升沿对输入数 据信号DIN采样，以生成第二恢复数据信号D2OUT。
第七D锁存器1127在采样时钟信号C3的上升沿对输入数据信号DIN 采样，以生成第三恢复数据信号D3OUT。第八D锁存器1128在采样时钟信 号C4的上升沿对输入数据信号DIN采样，以生成第四恢复数据信号D4OUT。 在图12B中，在第一、第二、第三和第四恢复数据信号D1OUT、D2OUT、 D3OUT和D4OUT中的数字指示输入数据信号DIN的相应编号的数据比特各 自的逻辑状态。因此，如图12B所示，每个恢复数据信号D1OUT、D2OUT、 D3OUT和D4OUT生成间隔四比特的输入数据信号DIN的数据比特。
图7是根据本发明示例实施例的图3的CDR装置1000中的数据处理器 1130的方框图。参照图7，数据处理器1130包括信号处理器1131、误差信号 生成器1132和参考信号生成器1133。
图8是根据本发明示例实施例的图7的数据处理器1130中的信号处理器 1131的电路图。参照图8，信号处理器1131包括第一异或门XOR1、第二异 或门XOR2、第三异或门XOR3和第四异或门XOR4，每个执行异或操作。
第一异或门XOR1输入第四和第一采样数据信号D4和D1，以生成第一 修正数据信号M1。第二异或门XOR2输入第一和第二采样数据信号D1和 D2，以生成第二修正数据信号M2。第三异或门XOR3输入第二和第三采样 数据信号D2和D3，以生成第三修正数据信号M3。第四异或门XOR4输入 第三和第四采样数据信号D3和D4，以生成第四修正数据信号M4。
图9是根据本发明示例实施例的图7的数据处理器1130中的误差信号生 成器1132的电路图。参照图9，误差信号生成器1132包括第一与门AND1、 第二与门AND2、第三与门AND3、第四与门AND4，每个执行与(AND)运算。
第一与门AND1输入第一修正数据信号M1和第二采样时钟信号C2，以 生成第一误差信号PD1。第二与门AND2输入第二修正数据信号M2和第三 采样时钟信号C3，以生成第二误差信号PD2。第三与门AND3输入第三修正 数据信号M3和第四采样时钟信号C4，以生成第三误差信号PD3。第四与门 AND4输入第四修正数据信号M4和第一采样时钟信号C1，以生成第四误差 信号PD4。
图10是根据本发明示例实施例的图7的数据处理器1130中的参考信号 生成器1133的电路图。参照图10，参考信号生成器1133包括第五与门AND5、 第六与门AND6、第七与门AND7、第八与门AND8，每个执行与运算。
第五与门AND5输入第一修正数据信号M1和第三采样时钟信号C3，以 生成第一参考信号REF1。第六与门AND6输入第二修正数据信号M2和第四 采样时钟信号C4，以生成第二参考信号REF2。第七与门AND7输入第三修 正数据信号M3和第一采样时钟信号C1，以生成第三参考信号REF3。第八 与门AND8输入第四修正数据信号M4和第二采样时钟信号C2，以生成第四 参考信号REF4。
通过这种方式，在参考信号生成器1133中与给定修正数据信号一起输入 到与门的采样时钟信号C1、C2、C3和C4之一与在误差信号生成器1132中 与该给定修正数据信号一起输入到与门的采样时钟信号C1、C2、C3和C4 中的另一个之间具有相位延迟。
图11是根据本发明实施例的图3的CDR装置1000中包括的电荷泵1200 和环路滤波器1300的电路图。参照图11，电荷泵1200包括具有作为第一类 开关的PMOSFET(P沟道金属氧化物半导体场效应晶体管)MP1、MP2、 MP3和MP4的上拉电路。电荷泵1200还包括具有作为第二类开关的 NMOSFET(N沟道金属氧化物半导体场效应晶体管)MN1、MN2、MN3和 MN4的下拉电路。
PMOSFET MP1、MP2、MP3和MP4的源极连接到高电源电压VDD， 而PMOSFET MP1、MP2、MP3和MP4的漏极连接到公共节点NC。在每个 PMOSFET MP1、MP2、MP3和MP4的栅极上施加有误差信号PD1、PD2、 PD3和PD4中相应的一个。
NMOSFET MN1、MN2、MN3和MN4的源极连接到低电源电压VSS， 而NMOSFET MN1、MN2、MN3和MN4的漏极连接到公共节点NC。在每 个NMOSFET MN1、MN2、MN3和MN4的栅极上施加有参考信号REF1、 REF2、REF3和REF4中相应的一个。
环路滤波器1300包括电容器C1，其第一端连接到公共节点NC，其第二 端连接到低电源电压VSS。电容器C1的第一端生成控制电压VCON，其施 加到VCO 1400，用以确定相移时钟信号CK0、CK45、CK90和CK135的时 钟频率。VCON的较高值增加该时钟频率，而VCON的较低值降低该时钟频 率。
上拉电路增加用于对电容C1充电的充电控制电流ICH，以便更多数目 的误差信号PD1、PD2、PD3和PD4具有逻辑低状态。另一方面，下拉电路 增加用于对电容器C1放电的放电控制电流IDISH，以便更多数目的参考信号 REF1、REF2、REF3和REF4具有逻辑高状态。
再次参照示出图3中CDR装置1000的操作的图12A，每个多相时钟信 号CK0、CK45、CK90和CK135具有的周期为输入数据信号DIN的周期的 八倍。因此，每个相移时钟信号CK0、CK45、CK90和CK135的时钟频率是 输入数据信号DIN的频率的1/8。此外，如图12A所示，多相时钟信号CK0、 CK45、CK90和CK135彼此连续相移45度。
如参照图5所描述的，时钟处理器1110通过对具有最小相位差的原始时 钟信号CK0、CK45、CK90和CK135的一对执行异或操作或异或非操作来生 成采样时钟信号C1、C2、C3和C4。通过这种方式，每个采样时钟信号C1、 C2、C3和C4具有的相应的脉冲中的每一个的脉冲宽度都为输入数据信号 DIN的周期。此外，输入数据信号DIN的每四个周期生成采样时钟信号C1、 C2、C3和C4中的一个脉冲。而且，采样时钟信号C1、C2、C3和C4中的 脉冲相对于彼此连续相移输入数据信号DIN的一个周期。
图12A还示出了参照图6描述的所生成的采样数据信号D1、D2、D3和 D4。图12A还示出了参照图9描述的所生成的误差信号PD1、PD2、PD3和 PD4。图12A还示出了参照图10描述的所生成的参考信号REF1、REF2、REF3 和REF4。
进一步参照图12A，每个参考信号REF1、REF2、REF3和REF4用于在 采样时钟信号C1、C2、C3和C4的全脉冲宽度期间比较相应对的输入数据信 号DIN的两个数据比特。另一方面，每个误差信号PD1、PD2、PD3和PD4 用于在采样时钟信号C1、C2、C3和C4的半个脉冲宽度期间比较相应对的输 入数据信号DIN的两个数据比特。这样的时序有利于在每个数据比特的中间 对输入数据信号DIN采样。
此外，如图12A所示，参考信号REF1、REF2、REF3和REF4将相同对 的输入数据信号DIN的数据比特与来自误差信号PD1、PD2、PD3和PD4的 延迟进行比较。利用所述延迟，参考信号REF1、REF2、REF3和REF4指示 稍后在输入数据信号DIN中是否会发生数据转换，并且误差信号PD1、PD2、 PD3和PD4指示之前在输入数据信号DIN中是否发生了数据转换。这种指示 有利于生成控制信号VCON，以用来确定在VCO 1400生成的原始时钟信号 CK0、CK45、CK90和CK135的时钟频率。
如上所述，CDR装置1000使用VCO 1400来生成时钟信号CK0、CK45、 CK90和CK135，其时钟频率为输入数据信号DIN的1/8。当输入数据信号 DIN的频率增加时，这种VCO可以以低成本和低功耗被简单地实现。
上文仅仅是通过示例的方式，其本意并非进行限定。例如，此处描述和 示出的任何元件的编号和数目都仅仅是示例性的。本发明仅仅由所附的权利 要求书及其等价物来限定。