未稳压的开关电容器DC/DC转换器包括一个开关阵列。图1A示 出了现有转换器拓扑。该转换器使用一个快速电容器和四个开关。图 1B示出了另一现有拓扑，它有两个快速电容器和九个开关。
图2示出等效于该开关阵列的三端子器件。通过将TOP、MID和 BOT端子与输入、输出和地连接成各种组合，就可产生升压、降压和 反相拓扑。
图3示出了2∶1降压电荷泵。使用两阶段非重叠时钟来驱动开关。 在阶段1，即充电阶段，开关S1和S3接通。所以，快速电容器C1通 过TOP端子连接到输入电源电压并被充电。在阶段2，即泵激阶段， 快速电容器C1通过MID端子连接到输出。在此泵激阶段，快速电容 器C1的电荷被转移到输出电容器Cout。
可用各种方法调节电荷泵。在滞后控制方法中，电荷泵以滞后模 式运行。滞后方法可包括脉冲跳越、脉冲频率调制或“起停式”过程。 电荷泵将输出电压控制到一个电压窗口。如果输出达到窗口的上阈 值，则电路的振荡器被禁止，且电源开关断开，直到输出电压降到低 于下阈值的值为止。此时振荡器再次被启动，且开关被接通。该方法 可实现高效率，特别是在轻负载的情况下。但它会产生高的电流尖峰 和输出中的大脉动。
控制电荷泵的另一种方法称为线性或模拟控制，或Rdson调制。线 性控制的电荷泵以基本恒定的频率工作。通过对接通开关电阻的模拟 调制，即连续调制，来调节电荷泵。这种线性控制方法能产生低噪声。
图4示出具有线性控制环路1的电荷泵。将在稍后对线性控制环 路1作更详细说明。一般来说，线性控制环路1包括电荷泵15，它具 有TOP、MID和BOT端子，输出端子27连接到MID端子。线性控 制环路还包括连接到输出端子27的电阻分压器49。由分压器49产生 的反馈电压接回运算放大器即opamp 42，该放大器将反馈电压与参考 电压进行比较，并在其输出端产生误差信号。所产生的误差信号连接 到传输晶体管47，该晶体管连接在电源和电荷泵15的输入TOP端子 之间。
图4中电荷泵的一些方面如下。传输晶体管47通常较大，并占据 了宝贵的管芯面积。而且，在泵激阶段，电荷从快速电容器C1到输 出电容器Cout的流动速率不受控制。所以，输出电压的脉动不受控制， 且可能相当大。而且，环路稳定性限制了外部输出电容器及其等效串 联电阻的选择。电荷泵的瞬态性能由控制环路带宽限制，而不能令人 满意。最后，与调谐开关阵列的通/断相关联的动态损耗可能很高。

简要概括地说，本发明的实施例包括含有开关阵列的功率控制电 路，该开关阵列包括开关、快速电容器以及输出电压端子，以提供输 出电压。在一些实施例中，开关中至少有一个是分段开关。功率控制 电路还包括连接到输出电压端子的反馈环路以及连接到反馈环路和开 关阵列的电压调节器块。电压调节器块调节输出电压。
在功率控制电路的一些实施例中，电压调节器块是数字电压调节 器块。数字实施例包括A/D转换器、编码器、算术/逻辑单元和门逻辑。
功率控制电路的一些实施例不使用传输晶体管，从而节省管芯面 积。
本发明的一些实施例包括一种方法，其中电荷泵工作在两阶段周 期中，包括充电阶段和泵激阶段。有些实施例在这两阶段都控制功率 控制电路，从而减少了输出电压脉动。
附图说明
为了对本发明以及其特性和优点有更全面的理解，现参阅结合附 图所作的以下说明。
图1A和1B示出开关阵列。
图2示出三端子电荷泵。
图3示出电荷泵。
图4示出线性控制环路。
图5示出按照本发明实施例的功率控制电路的框图。
图6示出按照本发明实施例的数字功率控制电路的框图。
图7示出按照本发明实施例的数字功率控制电路的电路图。
图8A和B示出按照本发明实施例的开关阵列工作的两个阶段。

参阅图1-8可最好地理解本发明的实施例和它们的优点。相同的 编号用于各图中相同或相应的部件。
先结合图4的模拟功率控制电路1说明功率控制电路的结构和工 作。然后结合图5-8说明按照本发明实施例的各种功率控制电路2。
在功率控制电路1中，输出电压V_out的调节是通过将V_DD电 源电压连接到电压调节器块36以模拟方式实现的。在功率控制电路1 中，电压调节器块36调节到达开关阵列15的那部分V_DD电源电压。
电压调节器块36包括参考电压源40，提供预定义的参考电压 V_ref。在一些实施例中，参考电压V_ref值可在大约0.5V到20V的 范围内。电压调节器块36还包括放大器42，它连接到参考电压源40 和反馈环路33。放大器42配置成感测由参考电压源40提供的参考电 压V_ref和由反馈环路33提供的反馈电压V_fb之间的差。放大器42 产生误差信号V_err，表示V_ref较大还是V_fb较大。V_err被连接到 传输晶体管47。在目前的功率控制电路中，传输晶体管47是MOS-FET 晶体管。
放大器42连接到传输晶体管47的栅极。V_DD电源电压连接到 传输晶体管47的源极。传输晶体管47的漏极连接到开关阵列15。其 它实施例用不同的连接实现调节功能。
根据参考电压V_ref较高还是反馈电压V_fb较高，放大器42的 V_err误差电压增加或降低传输晶体管47的栅极电压。相应地，传输 晶体管47呈现较高或较低的电导。传输晶体管47的电导控制有多大 部分电源电压V_DD到达开关阵列15。这是电压调节器块36调节输 出电压端子27的输出电压V_out的一种机制。
传输晶体管47连接到开关阵列15。在功率控制电路1中，开关 阵列15包括四个开关S1…S4。开关S1…S4串联在TOP和BOT端子 之间。
输出端子27连接到位于开关S2和S3之间的MID节点。在功率 控制电路1中至少有两个电容器。快速电容器C1连接到开关S1和S2 之间的节点以及开关S3和S4之间的节点。输出电容器C_out连接在 输出端子27和地之间。外部负载R_load连接在输出端子27和地之间。
输出端子27还连接到分压器49。在功率控制电路1中，分压器 49包括两个电阻器R1和R2。反馈环路33连接在电阻器R1和R2之 间，并感测反馈电压V_fb。对于这两个电阻分压器来说，反馈电压 V_fb是输出电压V_out的一部分：
V_fb＝R1/(R1+R2)*V_out
该V_fb反馈电压接回电压调节器块36中的放大器42。如上所述， V_fb反馈电压由电压调节器块36用于控制传输晶体管47。
在功率控制电路1中，电压调节器块36控制传输晶体管47，以 调节连接到开关阵列15的那部分电源电压。传输晶体管通常占用大的 管芯面积，因此要求电源芯片的总面积也要大。在有些功率控制电路 中，传输晶体管可占用多达10％的芯片面积。作为比较，数字逻辑晶 体管可仅占传输晶体管面积的1/1000。而且，现代光刻技术更适于电 路的形成，其中各种电路元件具有可比较的尺寸。最后，当传输晶体 管的栅极电压仅部分打开导电通道时，传输晶体管的电导仍比其完全 导电值低得多。为此，传输晶体管耗散了由电压源提供的大部分功率。 所以，具有传输晶体管的功率控制电路由于发热而损失了相当一部分 功率，故而工作效率不高。
图5示出按照本发明一个实施例的功率控制电路2的框图。功率 控制电路2包括开关阵列15。在有些实施例中，开关阵列15包括n 个开关SW1…SWn、快速电容器C1以及输出电压端子27。在功率控 制电路2的一些实施例中，开关SW1…SWn中至少有一个是分段开 关，含有多于一个开关分段。开关阵列15也称为电荷泵开关阵列。
功率控制电路2还包括反馈环路33，连接到输出电压端子27和 电压调节器块36。电压调节器块36也连接到开关阵列15。电压调节 器块36的功能包括调节输出电压端子27上的输出电压V_out。
图6示出按照本发明一个实施例的功率控制电路2。在此实施例 中，两个开关SW1和SW2是分段的。功率控制电路2不包括传输晶 体管，因此避免了上述有关传输晶体管尺寸较大的方面。在功率控制 电路2中，电压调节器块36通过控制分段开关SW1和SW2的分段 SW1-1…SW1-m和SW2-1…SW2-m来调节输出电压V_out。
电压调节器块36是数字电压调节器块。电压调节器块36包括A/D 转换器52。A/D转换器52具有与其连接的参考电压源40的参考电压 V_ref，以及由反馈环路33提供的反馈电压V_fb。A/D转换器52感测 参考电压V_ref和反馈电压V_fb之间的差。A/D转换器52产生代表 V_ref较大还是V_fb较大的误差电压V_err。
A/D转换器52连接到编码器55。编码器55接收误差电压V_err， 并产生数字误差电压V_err，d来表示V_err。在有些实施例中，数字误 差电压为n比特长。编码器55将数字误差电压V_err，d连接到加减法 器59。而且，对应于电路前一周期门信号的m比特采样保持信号也连 接到加减法器59，如下所述。对应于V_fb较大还是V_ref较大，加减 法器59将n比特的数字误差电压V_err，d和m比特的采样保持门信号 相加或相减。在功率控制电路2的实施例中，m大于n。
数字加/减信号连接到门逻辑63。门逻辑63还连接到振荡器67。 振荡器67能够产生具有基本固定周期的周期性信号。门逻辑63根据 它从加减法器59和振荡器67接收的输入产生门信号。该门信号也称 为开关控制信号。
门信号连接到开关阵列15。门信号控制开关分段SW1-1…SW1- m、SW2-1…SW2-m以及开关SW3和SW4。在其它实施例中，其它 开关，例如SW3和SW4，可以是分段的。在有些实施例中，多于两 个开关是分段的。在有些实施例中，采用多于四个开关。下面将参阅 图7说明开关阵列15的一些细节，然后将完成对图6的说明。
图7示出一个实施例，其中开关分段包括开关分段组。在此实施 例中，开关SW1和SW2是分段的，而SW3和SW4不分段。在其它 实施例中，其它开关或它们的组合可以是分段的。
开关SW1分段成6个开关分段SW1-1…SW1-6，且开关SW2也 分段成6个开关分段，表示为SW2-1…SW2-6。开关分段可包括开关 分段组。在有些实施例中，开关分段组包括类似的各个开关分段，其 中随后标记的开关分段组中的开关分段数以2的乘方彼此相关。举例 来说，开关分段SW1-1可以是一个开关分段组，它含有20个基本相 同的MOS-FET，并联在第一共享干线71和第二共享干线73之间。在 此实施例中，开关分段组SW1-2含有40个基本相同的MOS-FET，开 关分段组SW1-3含有80个基本相同的MOS-FET，开关分段组SW1- 4含有160个基本相同的MOS-FET，开关分段组SW1-5含有320个基 本相同的MOS-FET，而开关分段组SW1-6含有640个基本相同的 MOS-FET。在此实施例中，随后开关分段组中的MOS-FET数之比以2 的升幂彼此相关。一般来说，在具有m个开关分段且在开关分段SW1-1 中有20个MOS-FET的实施例中，开关分段SW1-m含有20*2(m-1)个 MOS-FET。在有些实施例中，开关分段组SW1-1…SW1-6中MOS-FET 的面积按照二进制序列根据分数1/2、1/4、1/8、1/16、1/32和1/64改 变。在其它实施例中，这些分数可遵循任何其它序列。
在本实施例中，在递增标记的开关分段组SW2-1…SW2-6中的 MOS-FET数为：30、60、120、240、480和960。随后开关分段组的 数也是以2的升幂彼此相关。
在其它实施例中，开关分段组SW1-1可包括任何数量的MOS- FET。在有些实施例中，具有增加数量MOS-FET的开关分段组不依 次排列和标记。在有些实施例中，开关分段组数按某些公式而不是按2 的升幂彼此相关。
开关分段受门信号控制，该门信号由连接到它们栅极的门逻辑63 产生。如图所示，开关分段SW1-1…SW1-6接收来自门逻辑63的各个 门信号UFS1…UFS6(用于“上部分开关”)，而开关分段SW2-1…SW2-6 接收各个门信号LFS1…LFS6(用于“下部分开关”)。
在其它实施例中，开关分段是单个MOS-FET，但较高标记的 MOS-FET的尺寸在增加。在这些实施例中，有些具有逐渐增大尺寸的 MOS-FET，它们不是顺序标记的。
在一些实施例中，开关分段的大小是针对最小峰值储备和最重负 荷的情况选择的。电流尖峰、输出脉动以及动态损耗的程度都与开关 的大小成比例。所以，使用数个较小开关分段的实施例降低了电流尖 峰、输出脉动以及动态损耗。
再参阅图6，开关分段SW1-1…SW1-m各具有至少两个端子。每 个开关分段SW1-1…SW1-m的一个端子连接到第一共享干线71，每个 开关分段SW1-1…SW1-m的另一端子连接到第二共享干线73。第一共 享干线71包括第一开关节点72，其输出节点为TOP，第二共享干线 73包括第二开关节点74，其输出节点为CAP+。开关分段SW2- 1…SW2-m各具有至少两个端子。每个开关分段SW2-1…SW2-m的一 个端子连接到第二共享干线73，每个开关分段SW2-1…SW2-m的另一 端子连接到第三共享干线75。第三共享干线包括第三开关节点76，具 有输出节点MID。在其它实施例中，其它开关被分段。在这些实施例 中，SW1连接在第一开关节点72和第二开关节点74之间，且SW2 连接在第二开关节点74和第三开关节点76之间。
在此实施例中，第三开关SW3不分段。第三开关SW3连接在第 三共享干线75或第三开关节点76和第四开关节点78之间。第四开关 节点78具有输出节点CAP-。第四开关SW4连接在第四开关节点78 和第五开关节点80之间，具有输出节点BOT。在其它实施例中，第 三开关SW3和第四开关SW4可以分段。
快速电容器C1连接在第二开关节点74和第四开关节点78之间。 输出端子27，提供输出电压V_out，连接到输出节点MID。输出端子 27连接到输出电容器C_out，并可连接到负载R_load。最后，输出端 子27还连接到分压器49。在本实施例中，分压器49包括两个电阻器 R1和R2，但在其它实施例中可采用其它分压器电路。反馈环路33连 接到电阻器R1和R2之间的节点。反馈环路33感测输出电压V_out 中的[R1/(R1+R2)]部分，并将感测的电压反馈到A/D转换器52。
工作时，功率控制电路2的一些实施例的作用如下。功率控制电 路2产生输出电压V_out，它基本上等于某预定电压。但输出电压V_out 可能偏离该预定电压，例如，因为电源电压V_DD或负载有变化。为 补偿这种电压偏差，一部分输出电压V_out由分压器49产生，并由反 馈环路33反馈到A/D转换器52，作为反馈电压V_fb。A/D转换器52 感测V_fb，并将其与参考电压V_ref进行比较。A/D转换器52产生误 差电压V_err，表示V_fb和V_ref哪个更大。误差电压V_err连接到 编码器55。编码器55从V_err误差电压中产生n比特的数字误差信号 V_err，d。V_err，d表示V_fb较大还是V_ref较大。
在一些实施例中，输出电压V_out的精确度大约为±3％。这就设 定了反馈电压V_fb的范围。如果参考电压V_ref是1V，则反馈电压 V_fb在±20mV(或±2％)的范围内。如果反馈电压V_fb比参考电 压V_ref高20mV，则将m比特的门信号设为“低”，它就断开了开 关分段SW1-1…SW1-m。如果反馈电压V_fb比参考电压V_ref低20 mV，则将m比特的门信号设为“高”，它就接通了开关分段SW1- 1…SW1-m。A/D转换器52中所用的比较器通常具有大约2mV的输入 偏置电压。如果将A/D转换器52的最低有效位(LSB)设为3mV， 则4比特的A/D转换器足以覆盖±20mV的范围。
V_err，d数字误差信号被接入加减法器59。而且，在一个周期中， 将前一周期的m比特门信号，换言之即采样保持门信号，也通过链路 连接到加减法器59中。为作响应，加减法器59通过将当前周期的n 比特数字误差信号V_err，d加到前一周期的采样保持门信号上，来产 生当前周期的加减信号。
加减法器59的m比特加减信号连接到门逻辑63。振荡器67的振 荡信号也连接到门逻辑63。振荡器67提供周期时钟信号，以使功率 控制电路2中各种块的工作同步。门逻辑63按照振荡器67的周期产 生门信号。门信号根据加减信号产生，而该加减信号是根据反馈电压 V_fb较大还是参考电压V_ref较大以及根据采样保持信号来确定的， 如上所述。根据哪个电压较大，门信号增加或减少接通的开关分段数。 电压V_fb或V_ref之间的差越大，在已接通的开关分段组中加上或减 去的开关分段数越多。在有些实施例中，电压差越大，在已接通的开 关分段组中加上或减去的所标记的开关分段越高。
门信号连接到开关阵列15中。门信号控制开关分段SW1- 1…SW1-m以及SW2-1…SW2-m的通/断状态。在开关分段SW1- 1…SW1-m以及SW2-1…SW2-m是MOS-FET的实施例中，门信号控 制MOS-FET的栅极电压。栅极电压的改变转变为MOS-FET的通/断 状态的改变。开关分段SW1-1…SW1-m相互并联。门信号控制哪些开 关分段应接通，从而控制在输出端子27产生输出电压V_out的那部分 电源电压V_DD。因此，改变接通的开关分段数的门信号就控制了输 出电压V_out。
接下来，结合图8A-B说明开关阵列15的工作。整个功率控制 电路2的工作随后结合图6加以说明。
图8A-B示出了开关阵列15的工作实例。先用简化的体系结构， 即开关不分段，来解释其工作。快速电容器C1也称为CFly。
类似于较早的实施例，在开关阵列15中，第一开关SW1连接在 第一开关节点72和第二开关节点74之间，第二开关SW2连接在第二 开关节点74和第三开关节点76之间，第三开关SW3连接在第三开关 节点76和第四开关节点78之间，且第四开关SW4连接在第四开关节 点78和第五开关节点80之间。第五开关节点80接地。
快速电容器CFly连接在第二开关节点74和第四开关节点78之 间。输出电容器C_out连接在第三开关节点76和第五开关节点80之 间。输出端子27和负载电阻R_load连接在第三开关节点76和地之间。
图8A示出了开关阵列15工作的充电阶段或步骤。在此充电阶段 中，开关SW1和SW3接通，而开关SW2和SW4断开。快速电容器 CFly与输出电容器C_out和负载电阻器R_out电连接。在此充电阶段， 电源电压V_DD使快速电容器CFly充电。
图8B示出泵激阶段或步骤。在此泵激阶段，开关SW1和SW3 断开，而开关SW2和SW4接通。所以，电容器CFly和C_out都和电 压源断开。在此阶段，快速电容器CFly通过将其电荷转移到输出电容 器C_out而放电。在快速电容器CFly大致等于C_out的实施例中，两 个电容器都在负载电阻R_load上放电。在此泵激阶段，电容器的电压 从大约为V_DD一半的V_out初始值开始下降。但如果振荡器67的周 期比由C_out和R_load形成的RC电路的时间常数足够短，则电压衰 减就可保持足够小，将输出电压V_out的脉动降到所需水平。
在示范实例中，开关SW1在周期i的阶段1(充电阶段)中接通， 而开关SW2在同一周期i的阶段2(泵激阶段)中接通。在阶段1结 束以前，采样并保持开关SW1的m比特门信号，直到阶段2。开关 SW1的采样m比特门信号通过链路连接到m比特加减法器59。来自 A/D转换器52的n比特数字误差信号V_err，d也连接到m比特加减法 器59。在m比特加减法器59中，在开关SW1的m比特门信号中加 上/减去n比特数字误差信号。所得到的m比特信号通过门逻辑63产 生开关SW1的更新的m比特门信号，并将用于周期(i+1)的阶段1。 开关SW1的门信号在周期i的阶段1即将结束时被采样，在周期i的 阶段2被处理，并用于周期(i+1)的阶段1。开关SW2的门信号在 周期i的阶段2结束前被采样，在周期(i+1)的阶段1被处理，并用 于周期(i+1)的阶段2。
A/D转换器52产生的n比特数字误差信号具有一个符号位。符号 位的高或低决定了在采样保持m比特门信号中加上或减去数字误差信 号的其它(n-1)比特。
通常，n小于或等于m-1。在有些情况下，没有负载时m比特门 信号的位全是0，而在满负载时m比特信号的位全是1。在n＝m-1 的一些实施例中，(m-1)比特数字误差信号具有1符号位，在此情 况为高。这个高符号位使数字误差信号的其余(m-2)比特加到m比 特门信号上。要用4个时钟周期使m比特门信号从全0变为全1。
最后，参阅图6的数字实施例说明功率控制电路2工作的附加方 面。可能时，将与图4中描述的模拟电路作比较参考。
在图4的模拟电路工作期间，电荷流动仅在充电阶段受控制。在 图6的数字实施例中，电荷流动在充电阶段和泵激阶段都受控制。
而且，在图4的模拟电路工作期间，快速电容器C1可在电压比输 出电压V_out高得多时放电。这种电压差通常产生高电平噪声。在图6 的数字实施例中，快速电容器C1仅部分连接到输出电压V_out。所以， 快速电容器C1的放电通常产生低电平噪声。
此外，图4的模拟电路由于有限的环路带宽而具有较差的线路和 负载瞬态响应。而且，由于开关阵列15的全部开关被接通和断开，因 此动态损耗很高。
在图6的数字实施例中，由于数字控制环路的高带宽，线路和负 载瞬态响应很快。而且，由于只有部分开关分段被接通，因此动态损 耗很低。
虽然已详细说明了本发明及其优点，但应理解，在不背离由所附 权利要求书定义的本发明的精神和范围的前提下，可以进行各种改 变、替换或更改。也就是说，在本申请中包括的讨论旨在作为一个基 本说明。应理解，该具体讨论不可能明示所有可能的实施例，许多备 选方案是隐含的。其也不会完全解释本发明的一般性质，不会明示每 种特征或元件如何实际上代表更广泛的功能或大量备选或等效元件。 再者，这些也都隐含地包括在本公开之内。当以面向装置的术语说明 本发明时，该装置的每个元件隐含地实现一种功能。本说明和术语都 不应限制权利要求书的范围。