在一般DRAM中，特别是对于待机时流过的电流，人们强烈要求 将其降低。待机时的DRAM中产生的问题之一是比特线和字线的短路 缺陷所引起的漏泄电流的增大。在现有DRAM中为了救济在通常的存 储单元中产生了的缺陷，一般采用设置冗长单元的构成。根据这样的 构成，可以由冗长单元来置换产生了比特线和字线的短路缺陷的不良 单元。不过，即使通过冗长单元所涉及的置换使不良单元良品化，因 为比特线和字线的短路缺陷所涉及的漏泄电流在待机时依然流过，所 以也会成为成品率降低的原因。
有人提出了使如上所述的比特线和字线的短路缺陷所涉及的漏泄 电流降低的方法(例如，参照日本专利第3280223号公报)。图10表示 采用了这种方法的DRAM的电路构成的一个例子。在图10所示的电 路构成中，设置了与比特线对BLT、BLN连接的均衡电路50和对从比 特线预充电电压VHB流向均衡电路50的电流进行限制的电流限制元 件51。均衡电路50由各自的栅极被施加了控制信号EQ的3个NMOS 晶体管构成，电流限制元件51由漏极与均衡电路50的节点N10连接 了的PMOS晶体管TP10构成。
PMOS晶体管TP10中，比特线预充电电压VHB施加在源极上， 并且一定的电压V0施加在栅极上。还有，对形成PMOS晶体管TP10 的N阱施加反馈偏置用的电压VPP。在此状态下均衡电路50的均衡动 作(動作)进行的话，通过均衡电路50向比特线对BLT、BLN流动的电 流就被流过PMOS晶体管TP10的电流所限制。通过适当设定电压V0， 即使在比特线和字线的短路缺陷存在的场合，也能按照PMOS晶体管 TP10的特性来设定希望的限制电流。
然而，在图10的构成中，在对PMOS晶体管TP10的栅极施加了 一定的电压V0的场合，随着PMOS晶体管TP10的阈值电压的变动， 限制电流也会变动，这是存在的问题。图11表示图10的PMOS晶体 管TP10的亚域值(サブスレッショルド)特性的一个例子。在图11中， 用图表表示PMOS晶体管TP10的栅极·源极间电压VGS和漏极电流 IDS的关系。漏极电流IDS在域值区域按指数函数变化，因而在纵轴 上表示其绝对值|IDS|的对数。可知在此场合，VGS变化0.1V的话，|IDS| 变化约1位。此处，PMOS晶体管的阈值电压Vtp定义为|IDS|为1.0μ A时的VGS。一般而言，PMOS晶体管的阈值电压Vtp在100℃的温度 变动下变动约0.2V，并且还有制造时的偏差所涉及的变动。
在图11中，考虑阈值电压Vtp的变动，比较了各自不同的3种特 性C1、C2、C3。以与Vtp＝-1.0V对应的特性C1为基准，在Vtp的绝 对值减小了的场合，移至(Vtp＝-0.9V)特性C2，在Vtp的绝对值增加 了的场合，移至(Vtp＝-1.1V)特性C3。如图11所示，在VGS＝-1.0V 的条件下，在特性C1中成为|IDS|＝1.0μA(动作点A1)。例如，在图10 的电路构成中，设定为VHB＝0.6V，V0＝-0.4V。并且，以特性C1的 动作点A1为基准，在PMOS晶体管中假定如上所述的阈值电压Vtp 的变动的话，在同样的VGS＝-1.0V的条件下，在特性C2中成为 |IDS|＝10μA(动作点A2)，在特性C3中成为|IDS|＝0.1μA(动作点A3)。
这样，动作点A1、A2、A3的变动极大，结果，对限制电流单元 51设定了的限制电流也会很大地变动。在图10中，即使设定了同一电 压条件，也不能避免PMOS晶体管TP10的阈值电压Vtp由于温度、制 造偏差而变动的情况，有可能不能抑制比特线和字线的短路缺陷所引 起的漏泄电流的影响。

本发明的目的在于提供一种在半导体存储装置中的比特线和字线 的短路缺陷所涉及的漏泄电流流过的场合，对通过均衡电路流过的电 流进行限制，并且使其不受依赖于电压、温度而变动的阈值电压的特 性的影响，能使其常保持在一定的限制电流的范围内，可靠性高的半 导体存储装置。
本发明的电流限制电路的方式具备以下部分而构成：包含源极被 施加给定的电源电压，经由漏极而供给输出电流的第1PMOS晶体管， 把上述输出电流的大小限制在给定的限制电流的范围内的电流限制元 件；以及通过进行反馈控制，使得在动作特性大体上与上述第1PMOS 晶体管相同的第2PMOS晶体管中流过了给定的电流的状态下，上述给 定的电源电压和向上述第1PMOS晶体管供给的栅极电压的差与上述 第2PMOS晶体管的阈值电压一致，从而产生上述栅极电压的栅极电压 产生电路。
根据本发明的电流限制电路，在从第1PMOS晶体管供给的输出电 流被限制在给定的限制电流的范围内，第1PMOS晶体管的阈值电压发 生变动的场合，通过第2PMOS晶体管的作用，使限制电流保持一定。 由于某种原因，第1PMOS晶体管的阈值电压发生变动的话，动作特性 相同的第2PMOS晶体管的阈值电压就会联动变化，在保持限制电流一 定的方向施以反馈。因而，不受温度、制造偏差所涉及的阈值电压的 变动所涉及的影响，能把输出电流保持为一定的限制电流，能提高电 路动作的可靠性。
在本发明的电流限制电路中，也可以构成为，上述栅极电压产生 电路包含对由上述第2PMOS晶体管和电阻组成的串联电路的中间节 点上的电压电平进行检测的电平检测电路，产生按照上述电平检测电 路的检测输出而受到电平控制的上述栅极电压。
在本发明的电流限制电路中，也可以构成为，上述电平检测电路 包含一方输入端子与上述中间节点连接并且另一方输入端子被施加了 上述给定的电源电压的比较器，上述第2PMOS晶体管的漏极及栅极被 施加上述栅极电压，上述第2PMOS晶体管的源极与上述电阻连接，上 述串联电路中的上述电阻侧的一端被施加电平比上述给定的电源电压 高的第1固定电压。
在本发明的电流限制电路中，也可以构成为，包含一方输入端子 被施加上述栅极电压并且另一方输入端子与上述中间节点连接了的比 较器，上述第2PMOS晶体管的源极被施加上述给定的电源电压，上述 第2PMOS晶体管的漏极及栅极与上述电阻连接，上述串联电路中的上 述电阻侧的一端被施加电平比上述栅极电压低的第2固定电压。
在本发明的电流限制电路中，也可以构成为，上述电阻由串联连 接的一个或多个可变电阻构成。
本发明的半导体存储装置的方式是具有在按矩阵状配置的多个比 特线和多个字线的交叉部设置了的多个存储单元的半导体存储装置， 具备以下部分而构成：与上述多个比特线中的构成互补对的比特线对 连接的均衡电路；包含源极被施加比特线预充电电压，经由漏极而向 上述均衡电路供给电流的第1PMOS晶体管，把上述电流的大小限制在 给定的限制电流的范围内的电流限制元件；以及进行反馈控制，使得 在工艺及动作特性大体上与上述第1PMOS晶体管相同的第2PMOS晶 体管中流过了给定的电流的状态下，上述比特线预充电电压和向上述 第1PMOS晶体管供给的栅极电压的差与上述第2PMOS晶体管的阈值 电压一致，从而产生上述栅极电压的栅极电压产生电路。
根据本发明的半导体存储装置，在从第1PMOS晶体管向均衡电路 供给的电流被限制在给定的限制电流的范围内，第1PMOS晶体管的阈 值电压发生变动的场合，通过第2PMOS晶体管的作用，使限制电流保 持一定。例如，在限制比特线和字线的短路缺陷所引起的漏泄电流的 场合，由于某种原因，第1PMOS晶体管的阈值电压发生变动的话，动 作特性相同的第2PMOS晶体管的阈值电压就会联动变化，在保持限制 电流一定的方向施以反馈。因而，不受温度、制造偏差所涉及的阈值 电压的变动，能把通过均衡电路而流过比特线的电流保持为一定的限 制电流，能提高半导体存储装置的动作的可靠性。
在本发明的半导体存储装置中，也可以构成为，上述栅极电压产 生电路包含对由上述第2PMOS晶体管和电阻组成的串联电路的中间 节点上的电压电平进行检测的电平检测电路，产生按照上述电平检测 电路的检测输出而受到电平控制的上述栅极电压。
在本发明的半导体存储装置中，也可以构成为，对形成上述第 1PMOS晶体管的N阱和形成上述第2PMOS晶体管的N阱，施加彼此 大体上相同的反馈偏置用的电压。
在本发明的半导体存储装置中，也可以构成为，上述栅极电压产 生电路包含：振荡动作按照上述电平检测电路的检测输出而受到控制 的环形振荡器；以及通过以上述环形振荡器的振荡输出为基础的充电 泵送动作而产生上述栅极电压的充电泵。
在本发明的半导体存储装置中，也可以构成为，上述栅极电压产 生电路可以多阶段地切换上述限制电流的大小。
在本发明的半导体存储装置中，也可以构成为，设置用于置换上 述多个存储单元中出现了的不良单元的冗长单元，多阶段地切换上述 限制电流的大小，执行对上述存储单元的测试动作，基于测试结果， 进行向上述冗长单元的置换。
如上所述，根据本发明，例如，在需要对半导体存储装置中的比 特线和字线的短路缺陷所涉及的漏泄电流进行限制的场合，进行使用 了动作特性相同的2个PMOS晶体管的反馈控制。因而，不受依赖于 电压、温度而变动的阈值电压的特性的影响，能常保持一定的限制电 流，可实现可靠性高的电流限制电路及半导体存储装置。
附图说明
本发明的上述和其他目的、特征，通过以下参照附图所作的具体 描述，将会更加清楚，其中以例示的方式给出一个例子，各图如下。
图1是表示本实施方式的DRAM的要部构成的图。
图2是表示在图1的要部构成中包含均衡电路和电流限制电路在 内的电路部分的具体构成的图。
图3是表示栅极电压产生电路的第1实施例的构成的图。
图4是表示在基于第1实施例的栅极电压产生电路的构成来控制 电压V1的状况下图2的PMOS晶体管TP1的亚域值特性的图。
图5是表示在PMOS晶体管TP1中阈值电压变动了时的电压V1 和限制电流的变化的图表。
图6是表示图3的栅极电压产生电路中包含的环形振荡器和充电 泵的具体例的图。
图7是表示栅极电压产生电路的第2实施例的构成的图。
图8是表示栅极电压产生电路的第3实施例的构成的图。
图9是表示在基于第3实施例的栅极电压产生电路的构成来控制 电压V1的状况下图2的PMOS晶体管TP1的亚域值特性的图。
图10是表示采用了使比特线和字线的短路缺陷所涉及的漏泄电 流降低的方法的DRAM的现有电路构成的一个例子。
图11是表示图10的PMOS晶体管TP10的亚域值特性的一个例 子的图。

以下，参照附图来说明本发明的实施方式。在本实施方式中，说 明对作为半导体存储装置的DRAM适用本发明的场合的方式。
图1是表示本实施方式的DRAM的要部构成的图。在图1中，表 示了多个比特线和字线被配置成矩阵状的本实施方式的DRAM中的构 成互补对的比特线对BLT、BLN所对应的要部构成。具体表示了包含 存储单元MC、均衡电路10、电流限制电路11、开关电路12、读出放 大器13在内的电路部分。
存储单元MC设置在比特线BLT或BLN和字线WL的交叉部， 由NMOS晶体管T和电容器C构成。NMOS晶体管T连接在比特线 BLT或BLN和电容器C的一方电极之间，其栅极与字线WL连接。还 有，电容器C的另一方电极被施加了电压VP。由字线WL来选择存储 单元MC的话，与电容器C的积蓄电荷对应的数据就被读出到比特线 对BLT或BLN上。
均衡电路10是与比特线对BLT、BLN连接，按照DRAM的动作 状态对比特线对BLT、BLN的电位进行平均化，使各自保持为基准电 位，为此进行预充电动作的电路。还有，电流限制电路11是用于把经 由均衡电路10向比特线对BLT、BLN流动的电流的大小限制在给定的 限制电流的范围内的电路。此电流限制电路11，如图1所示，担负着 在比特线BLT或BLN和字线WL的短路缺陷14产生了的状况下抑制 漏泄电流的增大的作用。关于均衡电路10和电流限制电路11的构成 的详细情况后述。
开关电路12是用于切换比特对线BLT、BLN和读出放大器电路 13之间的连接的电路，构成为，设置了与比特线BLT、BLN分别连接 的2个NMOS晶体管，两者的栅极上施加控制信号SH。图1的构成， 以所谓共用读出放大器方式为前提，因而按照控制信号SH对读出放大 器13和比特线对BLT、BLN连接了的状态和分离了的状态中的任意一 种进行控制。读出放大器13检出、放大一对比特线BLT、BLN上产生 的微小的电位差。据此就能读出由字线WL选择了的任意的存储单元 MC的数据。
另外，图1中省略了，不过，一般在与共用读出放大器方式对应 的构成中，不但在读出放大器13的左侧，而且在右侧也以对称性的配 置而设置开关电路12、均衡电路10。并且，使得按照控制信号SH在 读出放大器13的左侧或右侧连接比特线对BLT、BLN而控制开关电路 12，在该状态下控制读出、写入的动作。
还有，图1中只图示了1组比特线对BLT、BLN，实际上是排列 配置很多图1的比特线对BLT、BLN来构成整个存储器阵列。一般在 存储器阵列中采用冗长构成，除了通常的存储单元MC之外，还有用 于置换不良单元的冗长单元，因而需要在与图1相同的构成中设置冗 长单元用的电路。例如，在由于上述短路缺陷14，存储单元MC的读 写变为不良的场合，成为对象的比特线对BLT、BLN及对应的电路部 分就要由为冗长单元所设置的比特线对BLT、BLN及对应的电路部分 来置换。
其次，图2是表示在图1的要部构成中包含均衡电路10和电流限 制电路11在内的电路部分的具体构成的图。图2所示的均衡电路10 由各自的栅极与控制信号EQ共同连接的3个NMOS晶体管101、102、 103构成。NMOS晶体管101连接在一方比特线BLT和另一方比特线 BLN之间。NMOS晶体管102、103中，各自的一端在节点N1连接， 并且一方比特线BLT与MMOS晶体管102的另一端连接，另一方比特 线BLN与NMOS晶体管103的另一端连接。
在均衡电路10动作之际，控制信号EQ为高电平时，3个NMOS 晶体管101～103成为导通状态，能由从电流限制电路11通过节点N1 而流动的电流，经由NMOS晶体管102、103对比特线对BLT、BLN 进行预充电。此时，由于NMOS晶体管101，比特线BLT、BLN成为 短路了的状态，因而两者保持同电位。
电流限制电路11包含由PMOS晶体管TP1(本发明的第1PMOS晶 体管)构成的电流限制元件16和产生作为向PMOS晶体管TP1供给的 栅极电压的电压V1的栅极电压产生电路15。在PMOS晶体管TP1中， 比特线预充电电压VHB施加在源极上，从栅极电压产生电路15供给 的电压V1施加在栅极上，上述节点N1与漏极连接。还有，在DRAM 中对形成PMOS晶体管TP1的N阱施加了反馈偏置用的电压VPP。
另外，图2中各表示了1个栅极电压产生电路15和电流限制元件 16，不过，在实际的DRAM的构成中，1个栅极电压产生电路15与很 多电流限制元件16连接。
经由PMOS晶体管TP1的漏极流向均衡电路10的电流被限制在 给定的限制电流的范围内。在此场合，限制电流的大小变得适合于 PMOS晶体管TP1的亚域值特性，不过，如上所述，需要抑制PMOS 晶体管TP1的阈值电压Vtp的变动的影响。在本实施方式中，假定是 PMOS晶体管TP1的阈值电压Vtp变动的场合，由栅极电压产生电路 15的动作来适当控制电压V1。据此就能保持PMOS晶体管TP1中的 限制电流为一定。以下，说明基于栅极电压产生电路15的构成及动作 就可在电流限制电路11中保持一定的限制电流。
关于图2的栅极电压产生电路15的构成，有多个实施例。首先， 关于栅极电压产生电路15的第1实施例，基于图3的构成来说明。如 图3所示，第1实施例的栅极电压产生电路15包含以下部分而构成： 对按与基准电压VREF1的关系所决定的电压V1的电平进行检测的电 平检测电路20；产生电平比比特线预充电电压VHB高的基准电压 VREF1的基准电压源21；作为由多级连接的环状的反相器组成的振荡 电路的环形振荡器22；以及通过以环形振荡器22的振荡输出为基础的 充电泵送动作来产生电压V1的充电泵23。
在上述构成中，电平检测电路20由电阻R1及PMOS晶体管TP2(本 发明的第2PMOS晶体管)在作为中间节点的节点N2连接而成的串联电 路和比较器30构成。电阻R1连接在基准电压源21的输出侧和节点 N2之间。PMOS晶体管TP2中，源极与节点N2连接，短路了的漏极·栅 极连接到充电泵23的输出侧。比较器30中，正侧输入端子与节点N2 连接，比特线预充电电压VHB施加在负侧输入端子上。对在DRAM 中形成PMOS晶体管TP2的N阱施加反馈偏置用的电压VPP。
在电平检测电路20中，作为比较器30的检测输出的信号ENABLE 的电平按照比较器30的正侧输入端子和负侧输入端子的大小关系而变 化。节点N2的电压电平上升，变得比比特线预充电电压VHB高的话， 信号ENABLE就变成高电平。另一方面，节点N2的电压电平下降， 变得比比特线预充电电压VHB低的话，信号ENABLE就变成低电平。 并且，信号ENABLE为高电平时，环形振荡器22和充电泵23被激活， 使电压V1向降低方向变化。另一方面，信号ENABLE为低电平时， 环形振荡器22和充电泵23成为非激活状态，动作停止，由于来自电 平检测电路20的电流，电压V1向上升方向变化。
在图3构成中，把节点N2的电压表示为V(N2)的话，流过电阻 R1的电流I1如下。
I1＝(VREF1-V(N2))/R1        (1)，
此处，施以反馈，使得比较器30的正侧输入端子和负侧输入端子 成为同电平，把电压V(N2)控制得与比特线预充电电压VHB同电平， 因而(1)式的电流I1可以表示为
I1＝(VREF1-VHB)/R1          (2)。
此电流I1与流过PMOS晶体管TP2的漏极电流大致一致。例如， 基准电压VREF设定为1.6V，比特线预充电电压VHB设定为0.6V。
另一方面，PMOS晶体管TP2的栅极·源极间电压VGS可以表示 为
VGS＝V1-V(N2)＝V1-VHB    (3)。
如上所述，|IDS|＝1μA时的VGS定义为阈值电压Vtp，为|IDS|＝I1， 因而基于(2)式来设定电阻R1，使得满足
(VREF1-VHB)/R1＝1μA    (4)
即可。在此状态下，PMOS晶体管TP2中的栅极·源极间电压VGS 与阈值电压Vtp一致，因而根据(3)式可以导出
V1＝VHB+Vtp             (5)。
图4是表示在基于第1实施例的栅极电压产生电路15的构成来控 制电压V1的状况下图2的PMOS晶体管TP1的亚域值特性的图。此 处，为了与图11进行比较，作为阈值电压Vtp的变动，假定图11所示 的3种特性C1、C2、C3，设定为VHB＝0.6V。图表的纵轴以绝对值|IDS| 的对数来表示，横轴以栅极·源极间电压VGS及电压V1两者来表示。
首先，与Vtp＝-1.0V对应的特性C1上的动作点B1与图11的动 作点A1一致。此处，考虑以动作点B1为基准，阈值电压Vtp的绝对 值减小，移至特性C2上(Vtp＝-0.9V)的场合。在此场合，电压V0与 成为固定的图11不同，与PMOS晶体管TP2的阈值电压Vtp的绝对值 一样，PMOS晶体管TP1的阈值电压Vtp也会减小，因而电压V1基于 (5)式而向上升方向变化。具体而言，在V1＝-0.4V的状态下，阈值电 压Vtp变为-0.9V时，按其上升幅度(绝对值的减小幅度)的0.1V，电 压V1也会上升，成为V1＝-0.3V，移动到动作点B2。从图4可知， 在动作点B2，与动作点B1一样，保持|IDS|＝1.0μA。
其次，在以动作点B1为基准，阈值电压Vtp的绝对值增大，移至 特性C3的场合(Vtp＝-1.1V)，也可以同样来考虑。即，由于PMOS晶 体管TP2的阈值电压Vtp的绝对值增大，电压V1基于(5)式向降低方 向变化。具体而言，在V1＝-0.4V的状态下，阈值电压Vtp变为-1.1V 时，按其降低幅(绝对值的增大幅度)的0.1V，电压V1也会下降，成为 V1＝-0.5V，移动到动作点B3。从图4可知，在动作点B3，与动作点 B1、B2一样，保持|IDS|＝1.0μA。
图5中以图表来表示在PMOS晶体管TP1中阈值电压Vtp变动了 时反映了上述特性的电压V1和限制电流的变化。如图5所示，电压 V1通过栅极电压产生电路15的动作，追随阈值电压Vtp的变动而变 化。与此相对，即使阈值电压Vtp变动了，由漏极电流IDS决定的限 制电流也常保持一定。另外，图5的特性是一个例子，可以通过变更 设计条件来调整图5的电压V1、限制电流的值。
此处，在PMOS晶体管TP2的特性与PMOS晶体管TP1的特性不 同的场合，就不能保证图5所示的特性，所以预先使两者的制造工艺、 动作特性相同是重要的。因而，优选的是构成为，以相同的制造工艺 且相同的形状来形成PMOS晶体管TP1、TP2，并且使其反馈偏置用的 电压VPP相同，从而使其阈值电压Vtp的变动一致。
其次，图6是表示图3的栅极电压产生电路15中包含的环形振荡 器22和充电泵23的具体例的图。图6所示的环形振荡器22是把1个 NAND电路201和多个反相器202按环状多级连接而构成的。在NAND 电路201中，上述信号ENABLE输入到一方端子，并且环形振荡器22 的振荡输出反馈到另一方输入端子。反相器202以偶数级连接时与 NAND电路201合起来成为奇数级的连接，因而在环形振荡器22中产 生给定频率的自激振荡。还可以看出，环形振荡器22中的自激振荡只 在信号ENABLE为高电平时才有可能。
图6所示的充电泵23由反相器203、电容204、2个NMOS晶体 管205、206构成。环形振荡器22的振荡输出向充电泵23的反相器203 输入，通过NMOS晶体管205、206，对电容204进行充放电。按照振 荡输出的电平，NMOS晶体管205、206反复交替导通、截止，从而进 行泵送动作，使电压V1的电平慢慢下降地进行动作。
其次，基于图7的构成来说明栅极电压产生电路15的第2实施例。 如图7所示，第2实施例的栅极电压产生电路15，基本构成要素与第 1实施例相同，因而省略说明。另一方面，在第2实施例中，代替第1 实施例中的电平检测部20的固定的电阻R1，在基准电压源21和节点 N3之间连接可变电阻R2而构成了电平检测部24。作为此可变电阻R2， 例如，可以在具有希望的电阻值的多个固定电阻上并联连接根据测试 模式进行导通·截止的开关单元或保险丝来构成。另外，可变电阻R2 不限于1个，也可以串联连接多个可变电阻而构成。
第2实施例的构成用于使电流限制电路11中的限制电流变化的场 合。即，如上述(1)式所示，PMOS晶体管TP2的漏极电流在减小可变 电阻R2时增加，在增大可变电阻R2时减小，因而限制电流也同样变 化。第2实施例在按DRAM的测试模式等切换了限制电流的大小的状 态下进行多次测试的场合有效。例如，通常是设定大的限制电流进行 测试，另一方面，在以严格的条件来判定不良时设定小的限制电流进 行测试，从而能稳定地判别短路缺陷14等所引起的动作。
另外，在第2实施例中，表示了能用可变电阻R2使限制电流变化 的构成，不过，也可以用其他手段使限制电流变化。例如，也可以构 成为，可在测试模式时切换基准电压VREF1的电平。
其次，基于图8的构成来说明栅极电压产生电路15的第3实施例。 如图8所示，第3实施例的栅极电压产生电路15中，电平检测部25 的构成与第1实施例的电平检测电路20不同。即，构成了在作为中间 节点的节点N4连接了PMOS晶体管TP3和电阻R3而成的串联电路， 连接关系与第1实施例的相反。PMOS晶体管TP3中，比特线预充电 电压VHB施加在源极上，漏极·栅极与节点N4连接。对形成PMOS 晶体管TP3的N阱施加反馈偏置用的电压VPP。电阻R3中，一端与 节点N4连接，DRAM的基板电源VBB施加在另一端上。比较器30 中，正侧输入端子与充电泵23的输出侧连接，负侧输入端子与节点 N4连接。另外，PMOS晶体管TP3、比较器30的特性、环形振荡器 22、充电泵23的功能与第3实施例和第1实施例的相同。
在图8的构成中，把节点N4的电压表示为V(N4)的话，PMOS晶 体管TP3的栅极·源极间电压VGS可以表示为
VGS＝V(N4)-VHB         (6)。
如上所述，控制成通过向比较器30的反馈，使得电压V(N4)与电 压V1为同电平，因而(6)式可以表示为
VGS＝V1-VHB            (7)。
并且可知，使|IDS|＝1μA的话，此时的VGS与阈值电压Vtp一致， 因而可以从(7)式导出
V1＝VHB+Vtp            (8)，
能得到与第1实施例相同的结果。
此处，流过电阻R3的电流I3成为
I3＝(V1-VBB)/R3          (9)，
随与阈值电压Vtp联动的电压V1的变动而变化。因而，对于与电 流I3对应的限制电流也需要考虑(9)式所涉及的某些变动。
图9是表示在基于第3实施例的栅极电压产生电路15的构成来控 制电压V1的状况下，与图4对应的PMOS晶体管TP1的亚域值特性 的图。图9所示的3种特性C1、C2、C3及图表记载的条件与图4的 相同，因而省略说明。
图9的图表大致与图4的图表类似，不过，与各特性C1、C2、C3 对应的3个动作点B1′、B2′、B3′有点偏离了图4的3个动作点B1、B2、 B3。如上所述，这反映了限制电流由于阈值电压Vtp的影响而有些变 动。可是，把图9的图表与图11的图表进行比较可知，|IDS|的变化， 至少与图11的3个动作点A1、A2、A3相比，变得特别小，获得了充 分的效果。
另外，在第3实施例中，与第2实施例一样，也可以代替图9的 电平检测部25的固定的电阻R3，用串联连接的一个或多个可变电阻来 构成。在此场合也能基于可变电阻的调整使限制电流变化。
以上，基于本实施方式具体地说明了本发明，不过，本发明不限 于上述实施方式，而是可以在不越出其要旨的范围进行各种变更。在 本实施方式中，说明了对作为半导体存储装置的DRAM适用本发明的 场合，不过，对DRAM以外的半导体存储装置也能广泛适用本发明。 还有，不限于半导体存储装置，对以限制输出电流的目的所构成的各 种限制电流电路也能广泛适用本发明。
本发明不限于上述实施方式，还可以在不越出本发明的范围进行 各种变更和修正。
此申请基于2005年7月11日申请的日本特愿2005-201157号， 其全部内容包含在本说明书中。