一种制造半导体器件的方法
阅读：392发布：2022-03-07
专利汇可以提供一种制造半导体器件的方法专利检索，专利查询，专利分析的服务。并且在制造 半导体 器件的方法中，在衬底上方形成鳍结构。雕刻鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，多个蚀刻部分具有比多个未蚀刻部分更窄的宽度。 氧 化雕刻的鳍结构，从而分别在多个未蚀刻部分中形成多条 纳米线 ，并且氧化多个蚀刻部分以形成氧化物。通过去除氧化物释放多条纳米线。本 发明 实施例 涉及一种制造半导体器件的方法和一种半导体器件。，下面是一种制造半导体器件的方法专利的具体信息内容。
1.一种制造半导体器件的方法，包括：
在衬底上方形成鳍结构；
雕刻所述鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，所述多个蚀刻部分具有比所述多个未蚀刻部分更窄的宽度；
氧化雕刻的所述鳍结构，从而分别在所述多个未蚀刻部分中形成多条纳米线，并且氧化所述多个蚀刻部分以形成氧化物；以及
通过去除所述氧化物，释放所述多条纳米线。
2.根据权利要求1所述的方法，其中，雕刻所述鳍结构包括：
(i)覆盖所述鳍结构，除了与所述多个蚀刻部分中的一个相对应的暴露部分之外；以及(ii)蚀刻所述暴露部分以形成所述多个蚀刻部分中的一个。
3.根据权利要求2所述的方法，其中，重复两次或多次(i)和(ii)以形成所述多个蚀刻部分。
4.根据权利要求3所述的方法，其中，从与所述多个蚀刻部分的最上面的一个相对应的部分至与所述多个蚀刻部分中的最底部的一个相对应的部分重复(i)和(ii)。
5.根据权利要求2所述的方法，其中，在(i)中，通过第一绝缘层覆盖所述鳍结构的位于所述暴露部分下面的下部，并且通过沟道覆盖层覆盖所述鳍结构的位于所述暴露部分之上的上部。
6.根据权利要求5所述的方法，其中，所述绝缘层包括氧化硅。
7.根据权利要求5所述的方法，其中，所述沟道覆盖层包括SiN、SiCN、SiON和SiC中的一种。
8.根据权利要求5所述的方法，其中：
所述鳍结构包括沟道区和源极/漏极区，以及
在所述雕刻期间，通过源极/漏极覆盖层覆盖所述源极/漏极区。
9.一种制造半导体器件的方法，包括：
在衬底上方形成鳍结构；
雕刻所述鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，所述多个蚀刻部分具有比所述多个未蚀刻部分更窄的宽度；
用鳍覆盖层覆盖雕刻的所述鳍结构的源极/漏极区；
对所述鳍覆盖层实施蚀刻，从而使得所述多个蚀刻部分中的鳍覆盖层的部分保留为剩余部分；
氧化雕刻的所述鳍结构的沟道区，从而分别在所述多个蚀刻部分中形成多条纳米线，并且氧化所述多个未蚀刻部分以形成氧化物；
通过去除所述氧化物释放所述多条纳米线；以及
去除所述源极/漏极区中的所述鳍覆盖层的剩余部分。
10.一种半导体器件，包括：
多条半导体线；
栅极介电层，包裹在所述多条半导体线中的每条周围；以及
栅电极层，设置在所述栅极介电层上方，其中：
所述多条半导体线中的最上面的一条的截面形状具有泪滴形状并且在所述多条半导体线中具有最大的面积。
一种制造半导体器件的方法
技术领域
背景技术
[0002] 随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了诸如包括鳍式FET(FinFET)和全环栅极(GAA)FET的多栅极场效应晶体管(FET)的三维设计的发展。在FinFET中，栅电极与沟道区的三个侧面相邻，其中，栅极介电层插接在栅电极与沟道区之间。由于栅极结构在三个表面上围绕(包裹)鳍，晶体管本质上具有控制电流通过鳍或沟道区的电流的三个栅极。不幸的是，第四侧，沟道的底部远离栅电极并且因此不受栅极控制。相反，在GAA FET中，栅电极围绕沟道区的所有侧面，这允许在沟道区中更充分地耗尽并且由于陡峭的亚阈值电流摆动(SS)和更小的漏致势垒降低(DIBL)导致了更少的短沟道效应，随着晶体管尺寸不断按比例缩小至亚10nm技术节点，需要进一步提高GAA FET。
发明内容
[0003] 根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成鳍结构；雕刻所述鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，所述多个蚀刻部分具有比所述多个未蚀刻部分更窄的宽度；氧化雕刻的所述鳍结构，从而分别在所述多个未蚀刻部分中形成多条纳米线，并且氧化所述多个蚀刻部分以形成氧化物；以及通过去除所述氧化物，释放所述多条纳米线。
[0004] 根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成鳍结构；雕刻所述鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，所述多个蚀刻部分具有比所述多个未蚀刻部分更窄的宽度；用鳍覆盖层覆盖雕刻的所述鳍结构的源极/漏极区；对所述鳍覆盖层实施蚀刻，从而使得所述多个蚀刻部分中的鳍覆盖层的部分保留为剩余部分；氧化雕刻的所述鳍结构的沟道区，从而分别在所述多个蚀刻部分中形成多条纳米线，并且氧化所述多个未蚀刻部分以形成氧化物；通过去除所述氧化物释放所述多条纳米线；以及去除所述源极/漏极区中的所述鳍覆盖层的剩余部分。
[0005] 根据本发明的又一些实施例，还提供了一种半导体器件，包括：多条半导体线；栅极介电层，包裹在所述多条半导体线中的每条周围；以及栅电极层，设置在所述栅极介电层上方，其中：所述多条半导体线中的最上面的一条的截面形状具有泪滴形状并且在所述多条半导体线中具有最大的面积。附图说明
[0006] 当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0007] 图1示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
[0008] 图2示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
[0009] 图3示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
[0010] 图4示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
[0011] 图5示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
[0012] 图6示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
[0013] 图7示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
[0014] 图8示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。
[0015] 图9A和图9B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图9A是立体图，以及图9B是沿Y方向的截面图。
[0016] 图10A和图10B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图10A是立体图，以及图10B是沿Y方向的截面图。
[0017] 图11A和图11B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图11A是立体图，以及图11B是沿Y方向的截面图。
[0018] 图12A和图12B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图12A是立体图，以及图12B是沿Y方向的截面图。
[0019] 图13A和图13B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图13A是立体图，以及图13B是沿Y方向的截面图。
[0020] 图14A和图14B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图14A是立体图，以及图14B是沿Y方向的截面图。
[0021] 图15A-图15C示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图15A是立体图，图15B是沿Y方向的截面图，以及图 15C是沿X方向的截面图。
[0022] 图16A-图16C示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图16A是立体图，图16B是沿Y方向的截面图，以及图 16C是沿X方向的截面图。
[0023] 图17A-图17C示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图17A是立体图，图17B是沿Y方向的截面图，以及图 17C是沿X方向的截面图。
[0024] 图18A-图18C示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图18A是立体图，图18B是沿Y方向的截面图，以及图 18C是沿X方向的截面图。
[0025] 图19A和图19B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图19A是立体图，以及图19B是沿Y方向的截面图。
[0026] 图20A和图20B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图20A是立体图，以及图20B是沿Y方向的截面图。
[0027] 图21A和图21B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图21A是立体图，以及图21B是沿Y方向的截面图。
[0028] 图22A和图22B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图22A是立体图，以及图22B是沿Y方向的截面图。
[0029] 图23A和图23B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图23A是立体图，以及图23B是沿Y方向的截面图。
[0030] 图24A和图24B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图24A是立体图，以及图24B是沿Y方向的截面图。
[0031] 图25A和图25B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图25A是立体图，以及图25B是沿Y方向的截面图。
[0032] 图26A和图26B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图26A是立体图，以及图26B是沿Y方向的截面图。
[0033] 图27A和图27B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图27A是立体图，以及图27B是沿Y方向的截面图。
[0034] 图28A和图28B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图28A是立体图，以及图28B是沿Y方向的截面图。
[0035] 图29A和图29B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图29A是立体图，以及图29B是沿Y方向的截面图。
[0036] 图30A和图30B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图30A是立体图，以及图30B是沿Y方向的截面图。
[0037] 图31A和图31B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图31A是立体图，以及图31B是沿Y方向的截面图。
[0038] 图32A和图32B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图32A是立体图，以及图32B是沿Y方向的截面图。
[0039] 图33A和图33B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图33A是立体图，以及图33B是沿Y方向的截面图。
[0040] 图34A和图34B示出根据本发明的实施例的制造半导体FET器件的各个阶段中的一个。图34A是立体图，以及图34B是沿Y方向的截面图。
[0041] 图35A和图35B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图35A是立体图，以及图35B是沿Y方向的截面图。
[0042] 图36A和图36B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图36A是立体图，以及图36B是沿Y方向的截面图。
[0043] 图37A和图37B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图37A是立体图，以及图37B是沿Y方向的截面图。
[0044] 图38A和图38B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图38A是立体图，以及图38B是沿Y方向的截面图。
[0045] 图39A和图39B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图39A是立体图，以及图39B是沿Y方向的截面图。
[0046] 图40A和图40B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图40A是立体图，以及图40B是沿Y方向的截面图。
[0047] 图41A和图41B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图40A是立体图，以及图40B是沿Y方向的截面图。
[0048] 图42示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0049] 图43示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0050] 图44示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0051] 图45示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0052] 图46示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0053] 图47示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0054] 图48示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0055] 图49示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0056] 图50示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0057] 图51示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0058] 图52示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0059] 图53A和图53B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图53A是立体图，以及图53B是沿Y方向的截面图。
[0060] 图54A和图54B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图54A是立体图，以及图54B是沿Y方向的截面图。
[0061] 图55A和图55B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图55A是立体图，以及图55B是沿Y方向的截面图。
[0062] 图56A和图56B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图56A是立体图，以及图56B是沿Y方向的截面图。
[0063] 图57A和图57B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图57A是立体图，以及图57B是沿Y方向的截面图。
[0064] 图58A和图58B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图58A是立体图，以及图58B是沿Y方向的截面图。
[0065] 图59A和图59B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图59A是立体图，以及图59B是沿Y方向的截面图。
[0066] 图60A和图60B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图60A是立体图，以及图60B是沿Y方向的截面图。
[0067] 图61A和图61B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图61A是立体图，以及图61B是沿Y方向的截面图。
[0068] 图62A和图62B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图62A是立体图，以及图62B是沿Y方向的截面图。
[0069] 图63A和图63B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图63A是立体图，以及图63B是沿Y方向的截面图。
[0070] 图64A和图64B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图64A是立体图，以及图64B是沿Y方向的截面图。
[0071] 图65A和图65B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图65A是立体图，以及图65B是沿Y方向的截面图。
[0072] 图66A和图66B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图66A是立体图，以及图66B是沿Y方向的截面图。
[0073] 图67A和图67B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图67A是立体图，以及图67B是沿Y方向的截面图。
[0074] 图68A和图68B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图68A是立体图，以及图68B是沿Y方向的截面图。
[0075] 图69A和图69B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图69A是立体图，以及图69B是沿Y方向的截面图。
[0076] 图70A和图70B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图70A是立体图，以及图70B是沿Y方向的截面图。
[0077] 图71A和图71B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图71A是立体图，以及图71B是沿Y方向的截面图。
[0078] 图72A和图72B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图72A是立体图，以及图72B是沿Y方向的截面图。
[0079] 图73A和图73B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图73A是立体图，以及图73B是沿Y方向的截面图。
[0080] 图74A和图74B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图74A是立体图，以及图74B是沿Y方向的截面图。
[0081] 图75A和图75B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图75A是立体图，以及图75B是沿Y方向的截面图。
[0082] 图76A和图76B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图76A是立体图，以及图76B是沿Y方向的截面图。
[0083] 图77A和图77B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图77A是立体图，以及图77B是沿Y方向的截面图。
[0084] 图78示出根据本发明的另一实施例的制造半导体FET器件的各个阶段中的一个。
[0085] 图79A和图79B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图79A是立体图，以及图79B是沿Y方向的截面图。
[0086] 图80A和图80B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图80A是立体图，以及图80B是沿Y方向的截面图。
[0087] 图81A和图81B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图81A是立体图，以及图81B是沿Y方向的截面图。
[0088] 图82A和图82B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图82A是立体图，以及图82B是沿Y方向的截面图。
[0089] 图83A和图83B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图83A是立体图，以及图83B是沿Y方向的截面图。
[0090] 图84A和图84B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图84A是立体图，以及图84B是沿Y方向的截面图。
[0091] 图85A和图85B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图85A是立体图，以及图85B是沿Y方向的截面图。
[0092] 图86A和图86B示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图86A是立体图，以及图86B是沿Y方向的截面图。
[0093] 图87A-图87C示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。图87A是立体图，以及图87B和87C是沿着Y方向的截面图。
[0094] 图88示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0095] 图89示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0096] 图90示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0097] 图91示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0098] 图92示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0099] 图93示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0100] 图94示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0101] 图95示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0102] 图96示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0103] 图97示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0104] 图98示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0105] 图99示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
[0106] 图100示出根据本发明的其他实施例的制造半导体FET器件的各个阶段中的一个。
具体实施方式
[0107] 应当理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于所公开的范围或值，但可能依赖于工艺条件和/或器件所需的性能。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。
[0108] 而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由......构成”可以表示“包括”或“由......组成”。
[0109] 在本申请中，提供了GAA FET及其制造方法。在本发明中，形成沟道区的纳米线结构而不形成半导体层的堆叠件。
[0110] 图1-图34B示出根据本发明的实施例的用于制造GAA FET的示例性顺序操作。应当理解，可以在图1-图34B所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。可以互换操作/工艺的顺序。
[0111] 如图1和图2所示，在半导体衬底10上方形成半导体鳍结构20。尽管在衬底10上方提供一个鳍结构20，但是鳍结构的数量不限于一个，并且可以是两个或多个。在一些实施例中，衬底10包括位于至少其表面部分上的单晶半导体层。衬底10可以包括，但是不限于，诸如Si、Ge、SiGe、 GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb和InP的单晶半导体材料。在特定实施例中，衬底10由晶体硅制成。
[0112] 衬底10可以包括位于其表面区中的一个或多个缓冲层(未示出)。缓冲层可以用来从衬底到源极/漏极区逐渐改变晶格常数。缓冲层可以由诸如但不限于Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、 GaSbP、GaAsSb、GaN、GaP和InP的单晶半导体材料通过外延生长形成。在特定实施例中，衬底10包括在硅衬底10上外延生长的硅锗(SiGe)缓冲层。SiGe缓冲层的锗浓度从用于最底部缓冲层的1％的原子比的锗增加至用于最顶部缓冲层的99％的原子比的锗。在一些实施例中，SiGe缓冲层的锗浓度从用于最底部缓冲层的30％的原子比的锗增加至用于最顶部缓冲层的70％的原子比的锗。
[0113] 可以通过任何合适的方法来图案化鳍结构20。例如，可以使用一个或多个光刻工艺来图案化鳍结构，该光刻工艺包括双重图案化工艺或多重图案化工艺。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺组合，从而允许创建例如具有比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺，在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并且然后可以使用剩余的间隔件来图案化堆叠的鳍结构。
[0114] 在一些实施例中，在如图1所示的衬底10上方形成硬掩模图案25，并且然后，如上所述，通过一个或多个光刻和蚀刻操作图案化衬底10。
[0115] 在一些实施例中，硬掩模25包括第一掩模层和第二掩模层。第一掩模层是由氧化硅制成的焊盘氧化物层，其可以通过热氧化形成。第二掩模层由氮化硅(SiN)制成，其可以通过化学汽相沉积(CVD)、物理汽相沉积 (PVD)、原子层沉积(ALD)或其他合适的工艺形成，其中，化学汽相沉积(CVD)包括低压CVD(LPCVD)和等离子体增强CVD(PECVD)。通过使用包括光刻和蚀刻的图案化操作将掩模层图案化成硬掩模图案25。如图2所示，鳍结构20在X方向上延伸。在一些实施例中，在鳍结构20 的两侧上形成一个或多个伪鳍结构，以改善图案化操作中的图案保真度。在一些实施例中，鳍结构在Y方向上的宽度在从约10nm至约40nm的范围内，并且在其他实施例中，该宽度在从约20nm至约30nm的范围内。鳍结构20沿Z方向的高度在从约10nm至约200nm的范围内。
[0116] 在形成鳍结构20之后，在衬底上方形成包括一层或多层绝缘材料的绝缘材料层，从而使得鳍结构完全嵌入到绝缘层中。用于绝缘层的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料，并且通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成。可以在形成绝缘层之后实施退火操作。然后，实施诸如化学机械抛光(CMP)方法和/或回蚀刻方法的平坦化操作，从而使得从绝缘材料层暴露硬掩模层25的上表面。在一些实施例中，在形成绝缘材料层之前，在鳍结构上方形成一个或多个鳍衬垫层。鳍衬垫层包括SiN或氮化硅基材料(例如，SiON、SiCN或SiOCN)中的一种或多种。在一些实施例中，衬垫层可以通过诸如物理汽相沉积(PVD)、化学汽相沉积(CVD)或原子层沉积(ALD)中的一个或多个工艺沉积，但是可以使用任何可接受的工艺。
[0117] 然后，如图3所示，凹进绝缘材料层以形成隔离绝缘层30，从而使得暴露鳍结构20的上部。隔离绝缘层30也称为浅沟槽隔离(STI)。
[0118] 如图4和图5所示，在形成隔离绝缘层30之后，形成牺牲(伪)栅极结构40。图5示出在暴露的鳍结构20上方形成第一牺牲栅极结构40之后的结构。在鳍结构的将成为沟道区的部分上方形成第一牺牲栅极结构40。牺牲栅极结构限定GAA FET的沟道区。第一牺牲栅极结构40包括牺牲栅极介电层42和第一牺牲栅电极层44。牺牲栅极介电层42包括诸如氧化硅基的材料的一层或多层绝缘材料。在一个实施例中，使用由CVD形成的氧化硅。在一些实施例中，牺牲栅极介电层42的厚度在从约1nm至约5nm 的范围内。在一些实施例中，在形成第一牺牲栅极结构40之前去除硬掩模 25。
[0119] 通过在鳍结构上方首先毯式沉积牺牲栅极介电层42来形成第一牺牲栅极结构40。如图4所示，然后在牺牲栅极介电层上且在鳍结构上方毯式沉积第一牺牲栅电极层44，从而使得鳍结构完全嵌入到第一牺牲栅电极层中。第一牺牲栅电极层包括诸如多晶硅或非晶硅的硅。在一些实施例中，第一牺牲栅电极层的厚度在从约10nm至约200nm的范围内。在一些实施例中，第一牺牲栅电极层经受平坦化操作。使用包括LPCVD和PECVD的 CVD、PVD、ALD或其他合适的工艺沉积牺牲栅极介电层和第一牺牲栅电极层。后续地，在第一牺牲栅电极层上方形成掩模层(未示出)。在一些实施例中，掩模层包括焊盘SiN层和氧化硅掩模层。
[0120] 接下来，如图5所示，对掩模层实施图案化操作，并且将第一牺牲栅电极层图案化为第一牺牲栅极结构40。如图5所示，通过图案化牺牲栅极结构，在第一牺牲栅极结构40的相对侧上部分地暴露鳍结构20，从而限定源极/漏极(S/D)区。在本发明中，互换地使用源极和漏极并且源极和漏极的结构基本相同。在图5中，形成一个牺牲栅极结构，但是牺牲栅极结构的数量不限于一个。在一些实施例中，在X方向上布置两个或多个牺牲栅极结构。在特定实施例中，在牺牲栅极结构的两侧上形成一个或多个伪牺牲栅极结构以提高图案保真度。
[0121] 如图6所示，在形成牺牲栅极结构之后，形成用于侧壁间隔件的第一绝缘层46。在一些实施例中，在暴露的鳍结构20和第一牺牲栅极结构40 上方共形地形成第一绝缘层46。第一绝缘层46包括诸如SiN、SiON、SiOC、 SiOCN和SiCN或任何其他合适的绝缘材料的一层或多层绝缘材料。也可以使用SiC。可以通过ALD或CVD或任何其他合适的方法形成绝缘层
46。然后，如图7所示，实施各向异性蚀刻以形成侧壁间隔件45。
46。然后，如图7所示，实施各向异性蚀刻以形成侧壁间隔件45。
[0122] 此外，如图8所示，形成如图8所示的SD(源极/漏极)覆盖层50。在一些实施例中，SD覆盖层50包括SiN、SiCN、SiON和SiC的一层或多层。接下来，如图9A和图9B所示，通过使用回蚀刻操作和/或CMP操作平坦化SD覆盖层50，以暴露第一牺牲栅电极层44的上表面。图9B是沿 Y方向切割牺牲栅极结构的截面图。在一些实施例中，SD覆盖层50由与侧壁间隔件45不同的材料制成。
[0123] 然后，如图10A和图10B所示，去除第一牺牲栅电极层44和牺牲栅极介电层42以形成栅极间隔52。在一些实施例中。在栅极间隔52中，暴露具有硬掩模25的鳍结构20。当第一牺牲栅电极层44是多晶硅时，可以使用诸如TMAH(四甲基氢氧化铵)溶液的湿蚀刻剂来选择性地去除第一牺牲栅电极层44。之后，使用等离子体干蚀刻和/或湿蚀刻操作去除牺牲栅极介电层42。
[0124] 接下来，如图11A和图11B所示，在栅极间隔和SD覆盖层上方形成第二绝缘层55，并且用第二绝缘层55填充栅极间隔52。第二绝缘层55由与SD覆盖层不同的材料制成，并且在一些实施例中由诸如氧化硅、SiON 和SiOC的氧化硅基材料制成。在一些实施例中，第二绝缘层55由与侧壁间隔件45不同的材料制成。
[0125] 此外，如图12A和图12B所示，凹进第二绝缘层55，从而暴露鳍结构的上部和硬掩模25。凹槽蚀刻包括一个或多个干蚀刻和/或湿蚀刻操作。在一些实施例中，暴露量D1为约5nm至约30nm，其中，暴露量D1是鳍结构20的顶部与凹进的第二绝缘层55的上表面之间的距离。
[0126] 然后，如图13A和图13B所示，形成由SiN、SiCN、SiON和SiC中的一种制成的第一沟道覆盖层60。在一些实施例中，第一沟道覆盖层60 由与SD覆盖层50相同的材料制成。在其他实施例中，第一沟道覆盖层60 由与SD覆盖层50不同的材料制成。
[0127] 此外，如图14A和图14B所示，实施各向异性蚀刻以形成第一沟道侧壁间隔件61。然后，如图15A-图15C所示，通过一个或多个干蚀刻和/或湿蚀刻进一步凹进第二绝缘层55，以暴露鳍结构20的部分。图15B是沿 Y方向切割鳍结构20的截面图，以及图15C是在鳍结构20和第二绝缘层 55之间的界面处沿X方向的截面图。在一些实施例中，暴露量D2为约5nm 至约30nm，其中，暴露量D2是第一沟道侧壁间隔件61的底部与凹进的第二绝缘层55的上表面之间的距离。
[0128] 接下来，如图16A-图16B所示，通过蚀刻来雕刻鳍结构20的暴露部分，以减小暴露部分的宽度。在一些实施例中，使用TMAH或KOH的湿蚀刻来蚀刻暴露部分。在其他实施例中，使用干蚀刻。在一些实施例中，通过该蚀刻，雕刻的鳍结构20的最窄部分22具有宽度W1，该宽度W1是鳍结构20的原始宽度的约30％至约70％。此外，如图16C所示，还在X 方向上水平地蚀刻鳍结构的位于侧壁间隔件45下方的部分。
[0129] 然后，如图17A-图17C所示，进一步凹进第二绝缘层55以进一步暴露鳍结构20的部分。凹槽蚀刻包括一个或多个干蚀刻和/或湿蚀刻操作。在一些实施例中，暴露量D3基本等于或小于D1。在一些实施例中，暴露量D3为约5nm至约20nm。
[0130] 然后，如图18A-图18C所示，形成由SiN、SiCN、SiON和SiC中的一种制成的第二沟道覆盖层62。在一些实施例中，第二沟道覆盖层62由与第一沟道覆盖层60相同的材料制成。如图18C所示，在鳍结构的位于侧壁间隔件45下方的凹进部分22中填充第二沟道覆盖层62。在一些实施例中，在形成第二沟道覆盖层62之前去除第一沟道侧壁间隔件61。在其他实施例中，在形成第二沟道覆盖层62之前，不去除第一沟道侧壁间隔件 61。
[0131] 此外，如图19A和图19B所示，实施各向异性蚀刻以形成第二沟道侧壁间隔件63。然后，如图20A和图20B所示，通过一个或多个干蚀刻和/ 或湿蚀刻进一步凹进第二绝缘层55，以暴露鳍结构20的部分。在一些实施例中，暴露量D4为约5nm至约20nm，其中，暴露量D4是第二沟道侧壁间隔件63的底部与凹进的第二绝缘层55的上表面之间的距离。在一些实施例中，D4基本等于D2。
[0132] 接下来，如图21A和图21B所示，部分地蚀刻鳍结构20的暴露部分以减小暴露部分的宽度，类似于图17A-图17C。然后，如图22A和图22B 所示，进一步凹进第二绝缘层55以进一步暴露鳍结构20的部分，类似于图18A和图18B。在一些实施例中，暴露量D5基本等于D3。
[0133] 然后，如图23A和图23B所示，类似于图18A-18C，形成由SiN、SiCN、 SiON和SiC中的一种制成的第三沟道覆盖层64。在一些实施例中，第三沟道覆盖层64由与第一沟道覆盖层60相同的材料制成。在一些实施例中，在形成第三沟道覆盖层64之前去除第二沟道侧壁间隔件63。在其他实施例中，在形成第三沟道覆盖层64之前，不去除第二沟道侧壁间隔件63。
此外，如图24A和图24B所示，实施各向异性蚀刻以形成第三沟道侧壁间隔件65，类似于图
19A-图19B。然后，如图25A和图25B所示，通过一个或多个干蚀刻和/或湿蚀刻进一步凹进第二绝缘层55，以暴露鳍结构20 的部分，类似于图20A和图20B。在一些实施例中，暴露量D6为约5nm 至约20nm，其中，暴露量D6是第三沟道侧壁间隔件65的底部与凹进的第二绝缘层55的上表面之间的距离。在一些实施例中，D6基本等于D2。接下来，如图26A和图26B所示，蚀刻鳍结构20的暴露部分以减小暴露部分的宽度，类似于图17A-图17C。
此外，如图24A和图24B所示，实施各向异性蚀刻以形成第三沟道侧壁间隔件65，类似于图
19A-图19B。然后，如图25A和图25B所示，通过一个或多个干蚀刻和/或湿蚀刻进一步凹进第二绝缘层55，以暴露鳍结构20 的部分，类似于图20A和图20B。在一些实施例中，暴露量D6为约5nm 至约20nm，其中，暴露量D6是第三沟道侧壁间隔件65的底部与凹进的第二绝缘层55的上表面之间的距离。在一些实施例中，D6基本等于D2。接下来，如图26A和图26B所示，蚀刻鳍结构20的暴露部分以减小暴露部分的宽度，类似于图17A-图17C。
[0134] 重复所需次数(例如，总共3次-10次)的形成沟道覆盖层、凹进第二绝缘层和蚀刻暴露的鳍结构的操作。因此，在沟道区中形成雕刻的鳍结构。
[0135] 后续地，如图27A和图27B所示，在雕刻的鳍结构上方形成最后的沟道覆盖层并且形成最后的沟道侧壁间隔件67之后，形成牺牲层69，并且然后实施诸如回蚀刻操作和CMP的一个或多个平坦化操作以形成第二牺牲栅极结构70，如图28A和图28B所示。在一些实施例中，第二牺牲栅极结构70由通过CVD形成的多晶硅或非晶硅制成。
[0136] 然后，如图29A和图29B所示，去除SD覆盖层50和硬掩模25以暴露鳍结构20的源极/漏极区。如图30A和图30B所示，在鳍结构20的源极 /漏极区上方形成源极/漏极外延层80之后，形成层间介电(ILD)层85。源极/漏极外延层80包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p 沟道FET的Si、SiGe、Ge的一层或多层。对于n沟道FET，磷(P)也可以包括在源极/漏极中。对于p沟道FET，硼(B)也可以包括在源极/漏极中。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成源极/漏极外延层80。在一些实施例中，将源极/漏极区的鳍结构向下凹进至隔离绝缘层30的上表面附近，并且然后形成源极/漏极外延层80。用于ILD 层85的材料包括诸如氧化硅、SiON、SiCOH和SiOC的包含Si、O、C和 /或H的化合物。诸如聚合物的有机材料可用于ILD层85。在形成用于ILD 层85的材料之后，实施诸如CMP的平坦化操作，从而暴露第二牺牲栅极结构70的顶部。然后，如图31A和图31B所示，去除第二牺牲栅极结构 70，并且去除硬掩模25。
[0137] 接下来，氧化具有蚀刻部分的暴露的雕刻的鳍结构20以形成由氧化物 90隔开的纳米线27。在一些实施例中，如图32A和图32B所示，形成四条纳米线27a-27d，但是纳米线的数量不限于四条。实施氧化工艺，从而使得完全氧化雕刻的鳍结构20的蚀刻的窄部分，而仅部分氧化雕刻的鳍结构 20的未蚀刻部分。在一些实施例中，使用热氧化工艺、等离子体氧化工艺和/或化学氧化工艺中的一种或多种。在一些实施例中，热氧化的工艺温度在从约500℃至约800℃的范围内。在一些实施例中，等离子体氧化的工艺温度在从约300℃至约
500℃的范围内。ILD层85在暴露的鳍结构20的氧化期间保护源极/漏极结构80。
500℃的范围内。ILD层85在暴露的鳍结构20的氧化期间保护源极/漏极结构80。
[0138] 然后，如图33A和图33B所示，去除氧化物90以释放半导体纳米线 27。可以通过合适的干蚀刻和/或湿蚀刻操作去除氧化物90。如图34A和图34B所示，在形成半导体纳米线27之后，在每条纳米线27(沟道)周围形成栅极介电层102，并且在栅极介电层102上形成栅电极层104。
[0139] 在特定实施例中，栅极介电层102包括诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合的一层或多层介电材料。高 k介电材料的实例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、其他合适的高k介电材料和/或它们的组合。在一些实施例中，栅极介电层102包括形成在沟道层和介电材料之间的界面层。
[0140] 可以通过CVD、ALD或任何合适的方法来形成栅极介电层102。在一个实施例中，使用诸如ALD的高度共形沉积工艺形成栅极介电层102以确保在每个沟道层周围形成的栅极介电层具有均匀的厚度。在一个实施例中，栅极介电层102的厚度在从约1nm至约6nm的范围内。
[0141] 在栅极介电层102上形成栅电极层104以围绕每个沟道层。栅电极层 104包括诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合的一层或多层导电材料。
[0142] 可以通过CVD、ALD、电镀或其他合适的方法形成栅电极层104。也可以在ILD层85的上表面上方沉积栅电极层104。然后通过使用例如CMP 来平坦化形成在ILD层85上方的栅极介电层和栅电极层，直到暴露ILD 层85的顶面。
[0143] 在本发明的特定实施例中，可在栅极介电层102和栅电极104之间插接一个或多个功函数调整层(未示出)。功函数调整层由诸如TiN、TaN、 TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的导电材料的单层或两种以上的这些材料的多层制成。对于n沟道FET，TaN、TaAlC、 TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co 中的一种或多种用作功函数调整层。可以通过ALD、PVD、CVD、电子束蒸发或其他适合的工艺来形成功函调整层。另外，可以使用不同的金属层单独地形成用于n沟道FET和p沟道FET的功函数调整层。
[0144] 图34A和图34B所示，在一些实施例中，纳米线27中的至少一个的截面形状和区域不同于剩余的纳米线。在特定实施例中，最上面的纳米线 27d在纳米线27中具有最大的截面积。在一些实施例中，最上面的纳米线27d具有泪滴形状，其不是点对称的，而剩余的纳米线具有点对称的椭圆形状。在其他实施例中，纳米线27的截面形状和区域彼此不同。
[0146] 图35A-图41B示出根据本发明的另一实施例的用于制造GAA FET的示例性顺序操作。应当理解，可以在图35A-图41B所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中使用与相对于图1-图34B描述的先前实施例相同或类似的材料、配置、尺寸和 /或工艺，并且可以省略其详细说明。
[0147] 在该实施例中，在形成源极/漏极外延层80之前，形成纳米线27。在形成图15A-图15C所示的结构之后，重复图16A-图26B所述的工艺以形成具有若干蚀刻的窄部分的鳍结构
20。然后，去除最后的沟道覆盖层和硬掩模25，从而获得图35A和图35B所示的结构。然后，通过与相对于图 32A和图32B所述的操作相同或类似的操作，氧化具有蚀刻部分的暴露的鳍结构20以形成由氧化物90分离的纳米线27。图36A和图36B示出了形成氧化物90之后的结构。
20。然后，去除最后的沟道覆盖层和硬掩模25，从而获得图35A和图35B所示的结构。然后，通过与相对于图 32A和图32B所述的操作相同或类似的操作，氧化具有蚀刻部分的暴露的鳍结构20以形成由氧化物90分离的纳米线27。图36A和图36B示出了形成氧化物90之后的结构。
[0148] 然后，如图37A和图37B所示，通过与相对于图33A和图33B所述的操作相同或类似的操作，去除氧化物90以释放半导体纳米线27。如图 38A和图38B所示，在形成半导体纳米线27之后，在每条纳米线27(沟道)周围形成第二牺牲栅极介电层72，并且在栅极介电层72上形成第二牺牲栅电极71。在一些实施例中，第二牺牲栅极介电层72由通过CVD形成的氧化硅制成，并且第二牺牲栅电极71由通过CVD形成的多晶硅或非晶硅制成。
[0149] 然后，如图39A和图39B所示，类似于图29A和图29B，去除SD覆盖层50和硬掩模25以暴露鳍结构20的源极/漏极区。如图40A和图40B 所示，类似于图30A和图30B，在鳍结构20的源极/漏极区上方形成源极/ 漏极外延层80之后，形成层间介电(ILD)层85。源极/漏极外延层80包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p沟道FET的Si、SiGe、Ge的一层或多层。对于n沟道FET，磷(P)也可以包括在源极/漏极中。对于p沟道FET，硼(B)也可以包括在源极/漏极中。通过使用CVD、ALD 或分子束外延(MBE)的外延生长方法形成源极/漏极外延层80。
在一些实施例中，将位于源极/漏极区的鳍结构向下凹进至隔离绝缘层30的上表面附近，并且然后形成源极/漏极外延层80。在形成用于ILD层85的材料之后，实施诸如CMP的平坦化操作，从而暴露第二牺牲栅电极71的顶部。然后，如图41A和图41B所示，去除第二牺牲栅电极
71，并且去除牺牲栅极介电层72。然后，类似于图34A和图34B，形成栅极介电层和金属栅电极。
在一些实施例中，将位于源极/漏极区的鳍结构向下凹进至隔离绝缘层30的上表面附近，并且然后形成源极/漏极外延层80。在形成用于ILD层85的材料之后，实施诸如CMP的平坦化操作，从而暴露第二牺牲栅电极71的顶部。然后，如图41A和图41B所示，去除第二牺牲栅电极
71，并且去除牺牲栅极介电层72。然后，类似于图34A和图34B，形成栅极介电层和金属栅电极。
[0150] 图42-图46示出根据本发明的另一实施例的用于制造GAA FET的示例性顺序操作。应当理解，可以在图42-图46所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中使用与相对于图1-图41B描述的先前实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
[0151] 在形成图15A-图15C所示的结构之后，重复上述工艺以形成具有若干蚀刻的窄部分的鳍结构20。图42示出在形成最后的沟道侧壁间隔件67之后的结构。然后，如图43所示，去除沟道侧壁间隔件67的部分，从而使得沟道侧壁间隔件67的部分仅保留在鳍结构20的窄部分处作为剩余的侧壁68。在一些实施例中，使用一种或多种各向同性蚀刻操作。
[0152] 然后，如图44所示，氧化具有剩余的沟道侧壁68的暴露的鳍结构20，以形成由氧化物92分离的纳米线28。在一些实施例中，使用热氧化工艺、等离子体氧化工艺和/或化学氧化工艺中的一种或多种。在一些实施例中，热氧化的工艺温度在从约500℃至约800℃的范围内。在一些实施例中，等离子体氧化的工艺温度在从约300℃至约500℃的范围内。剩余的沟道侧壁 68在鳍结构20的氧化期间保护鳍结构的将成为纳米线28的部分。
[0153] 接下来，如图45所示，去除氧化物92，并且如图46所示，进一步去除剩余的沟道侧壁68，从而释放纳米线。在一些实施例中，对纳米线28 实施一个或多个额外的蚀刻操作以使纳米线28的角部变圆。
[0154] 在一些实施例中，在形成图30A和图30B所示的结构之后，然后去除牺牲层70以获得图42所示的结构。在这种情况下，在形成纳米线28之后，实施相对于图34A和图34B所述的操作。换言之，在形成源极/漏极外延层 80之后，形成纳米线28。在其他实施例中，在形成图27A和图27B所示的牺牲层69之前，获得图42所示的结构并且如上所述形成纳米线28。在这种情况下，实施相对于图38A-图41B所述的操作。换言之，在一些实施例中，在形成源极/漏极外延层80之前，形成纳米线28。
[0155] 图47-图52示出根据本发明的另一实施例的用于制造GAA FET的示例性顺序操作。应当理解，可以在图47-图52所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中使用与相对于图1-图46描述的先前实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
[0156] 图47与图26B相同。在该实施例中，如图48所示，实施用于减小鳍结构的宽度的蚀刻，从而使得鳍结构20的上部20a与底部20b分离。然后，如图49所示，去除第三沟道侧壁间隔件65。应当注意，至少通过侧壁间隔件45支撑鳍结构的上部20a。然后，在一些实施例中，如图50所示，可选地凹进第二绝缘层，以暴露鳍结构的底部20b的上部。接下来，通过相对于图32A和图32B以及图36A和图36B所述的相同或类似的操作，实施氧化工艺以形成如图51所示的纳米线27。然后，如图52所示，去除氧化物91，从而释放纳米线27。在前述实施例中，在形成第三沟道侧壁间隔件65之后，实施分离工艺以将上部20a和底部20b分离。在其他实施例中，在形成最后的沟道侧壁间隔件(可以是第四、第五、......等)之后，实施分离工艺以分离上部20a和底部20b。
[0157] 图53A-图77B示出根据本发明的另一实施例的用于制造GAA FET的示例性顺序操作。应当理解，可以在图53A-图77B所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中，使用与相对于图1-图52描述的先前实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
[0158] 在以下实施例中，在形成牺牲栅极结构之前雕刻鳍结构。
[0159] 如图53A所示，类似于图2，在半导体衬底110上方形成具有硬掩模125的半导体鳍结构120。然后，如图54A和图54B所示，在鳍结构120 上方形成第一绝缘层130。形成用于第一绝缘层130的材料以完全覆盖鳍结构120，并且实施诸如CMP的平坦化操作以暴露硬掩模125。第一绝缘层130可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、SiCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料，并且通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成。
[0160] 接下来，如图55A和图55B所示，凹进第一绝缘层130以暴露鳍结构 120的上部。凹槽蚀刻包括一个或多个干蚀刻和/或湿蚀刻操作。在一些实施例中，暴露量D11为约5nm至约30nm，其中，暴露量D11是鳍结构120 的顶部与凹进的第一绝缘层130的上表面之间的距离。
[0161] 然后，如图56A和图56B所示，形成由SiN、SiCN、SiON和SiC中的一种形成的第一覆盖层160。在一些实施例中，第一覆盖层160由与第一绝缘层不同的材料制成。在一些实施例中，第一覆盖层160由与硬掩模 125相同的材料制成。
[0162] 此外，如图57A和图57B所示，实施各向异性蚀刻以形成第一侧壁间隔件161。然后，如图58A和58B所示，通过一个或多个干蚀刻和/或湿蚀刻操作进一步凹进第一绝缘层130，以暴露鳍结构120的部分。在一些实施例中，暴露量D12为约5nm至约30nm，其中，暴露量D12是第一侧壁间隔件161的底部与凹进的第一绝缘层130的上表面之间的距离。
[0163] 接下来，如图59A-图59B所示，通过蚀刻来雕刻鳍结构120的暴露部分，以减小暴露部分的宽度。在一些实施例中，使用TMAH或KOH的湿蚀刻来蚀刻暴露部分。在其他实施例中，使用干蚀刻。通过该蚀刻，在一些实施例中，雕刻的鳍结构120的最窄部分122具有宽度W11，其中，宽度W11是鳍结构120的原始宽度的约30％至约70％。
[0164] 然后，如图60A和图60B所示，进一步凹进第一绝缘层130以进一步暴露鳍结构120的部分。凹槽蚀刻包括一个或多个干蚀刻和/或湿蚀刻操作。在一些实施例中，暴露量D13基本等于或小于D11。在一些实施例中，暴露量D13为约5nm至约20nm。
[0165] 然后，如图61A和图61B所示，形成由SiN、SiCN、SiON和SiC中的一种制成的第二覆盖层162。在一些实施例中，在形成第二覆盖层162 之前去除第一沟道侧壁间隔件161。在其他实施例中，在形成第二覆盖层 162之前去除第一沟道侧壁间隔件161。在一些实施例中，第二覆盖层162 由与第一覆盖层160相同的材料制成。
[0166] 此外，如图62A和图62B所示，实施各向异性蚀刻以形成第二侧壁间隔件163。然后，如图63A和图63B所示，通过一个或多个干蚀刻和/或湿蚀刻操作进一步凹进第一绝缘层130，以暴露鳍结构120的部分。在一些实施例中，暴露量D14为约5nm至约20nm，其中，暴露量D14是第二侧壁间隔件163的底部与凹进的第一绝缘层130的上表面之间的距离。在一些实施例中，D14基本等于D12。
[0167] 接下来，如图64A和图64B所示，类似于图59A和图59B，通过部分地蚀刻来雕刻鳍结构120的暴露部分以减小暴露部分的宽度。
[0168] 重复所需的次数(例如总共3-10次)形成覆盖层、凹进第一绝缘层和蚀刻(雕刻)暴露的鳍结构的操作。因此，在沟道区和源极/漏极区中形成雕刻的鳍结构120。
[0169] 图65A和图65B示出在形成最后的覆盖层167并实施最后的雕刻操作之后的结构。然后，如图66A和图66B所示，形成鳍覆盖层149。在一些实施例中，鳍覆盖层149由与第一至最后覆盖层相同的材料制成，并且包括SiN、SiCN、SiON和SiC的一层或多层。接下来，如图
67A和图67B 所示，图案化鳍覆盖层以暴露雕刻的鳍结构的沟道区并形成SD覆盖层150。
67A和图67B 所示，图案化鳍覆盖层以暴露雕刻的鳍结构的沟道区并形成SD覆盖层150。
[0170] 然后，如图68A和图68B所示，在雕刻的鳍结构120上方形成牺牲栅极介电层142，并且形成牺牲层139。然后，如图69A和图69B所示，实施诸如回蚀刻操作和CMP操作的一个或多个平坦化操作，以形成第一牺牲栅电极144。在一些实施例中，第一牺牲栅电极144由通过CVD形成的多晶硅或非晶硅制成。牺牲栅极介电层142由通过CVD形成的氧化硅制成。
[0171] 然后，如图70A和图70B所示，去除SD覆盖层，并且形成用于栅极侧壁间隔件的绝缘材料层140。绝缘材料层140包括诸如SiN、SiON、SiOC、 SiOCN和SiCN或任何其他合适的绝缘材料的一层或多层绝缘材料。也可以使用SiC。可以通过ALD或CVD或任何其他合适的方法形成绝缘材料层140。然后，如图71A和图71B所示，实施各向异性蚀刻以形成侧壁间隔件145。图71B示出沿Y方向切割源极/漏极区的截面图。如图71A和图 71B所示，绝缘材料层140的剩余部分147存在于鳍结构的雕刻部分中，并且后续通过一个或多个干蚀刻和/或湿蚀刻操作去除剩余部分147，如图 72A和图72B所示。图72B示出沿Y方向切割源极/漏极区的截面图。
在一些实施例中，也轻微蚀刻侧壁间隔件145，并且因此其宽度变小。
在一些实施例中，也轻微蚀刻侧壁间隔件145，并且因此其宽度变小。
[0172] 然后，如图73A和图73B所示，在雕刻的鳍结构120的源极/漏极区上方形成源极/漏极外延层180。图73B示出沿Y方向切割源极/漏极区的截面图。源极/漏极外延层180包括用于n沟道FET的Si、SiP、SiC和SiCP或用于p沟道FET的Si、SiGe、Ge的一层或多层。对于n沟道FET，磷(P) 也可以包括在源极/漏极中。对于p沟道FET，硼(B)也可以包括在源极/ 漏极中。通过使用CVD、ALD或分子束外延(MBE)的外延生长方法形成源极/漏极外延层180。此外，如图74A和图74B所示，形成ILD层155。图74B示出沿Y方向切割源极/漏极区的截面图。用于ILD层155的材料包括含有Si、O、C和/或H的化合物，诸如氧化硅、SiON、SiCOH和SiOC。诸如聚合物的有机材料可用于ILD层155。在形成用于ILD层155的材料之后，实施诸如CMP的平坦化操作，从而使得暴露第一牺牲栅电极144和牺牲栅极介电层142的顶部。然后，如图75A和图75B所示，去除第一牺牲栅电极144和牺牲栅极介电层142。图75B示出沿Y方向切割沟道区的截面图。
[0173] 接下来，如图76A和图76B所示，氧化暴露的雕刻鳍结构120以形成由氧化物190分离的纳米线127。图76B示出沿Y方向切割沟道区的截面图。在一些实施例中，如图76A和图76B所示，形成四条纳米线127a-127d，但是纳米线的数量不限于四条。实施氧化工艺，从而使得完全氧化雕刻的鳍结构120的蚀刻的窄部分，而仅部分氧化雕刻的鳍结构120的未蚀刻部分。在一些实施例中，使用热氧化工艺、等离子体氧化工艺和/或化学氧化工艺中的一种或多种。在一些实施例中，热氧化的工艺温度在从约500℃至约800℃的范围内。在一些实施例中，等离子体氧化的工艺温度在从约 300℃至约500℃的范围内。ILD层155在暴露的鳍结构120的氧化期间保护S/D结构180。
[0174] 然后，如图77A和图77B所示，去除氧化物190以释放半导体纳米线 127。图77B示出沿Y方向切割沟道区的截面图。在形成半导体纳米线127 之后，在每条纳米线127周围形成栅极介电层，并且在栅极介电层上形成栅电极层，类似于图34A和图34B。应当理解，GAA FET经历进一步的 CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各种部件。
[0175] 在一些实施例中，在形成源极/漏极外延层之前，将源极/漏极区的雕刻的鳍结构向下凹进至第一绝缘层130的上表面附近，并且然后形成源极/漏极外延层181，如图78所示，其中，图78示出沿Y方向切割源极/漏极区的截面图。
[0176] 图79A-图87C示出根据本发明的另一实施例的用于制造GAA FET的示例性顺序操作。应当理解，可以在图79A-图87C所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中，使用与相对于图1-图78描述的先前实施例相同或类似的材料、配置、尺寸和 /或工艺，并且可以省略其详细说明。
[0177] 图79A和图79B与图71A和图71B相同。然后，如图80A和图80B 所示，形成第二SD覆盖层157。图80B示出沿Y方向切割源极/漏极区的截面图。在一些实施例中，SD覆盖层157包括SiN、SiCN、SiON和SiC 的一层或多层。
[0178] 然后，去除第一牺牲栅电极144和牺牲栅极介电层142以暴露雕刻的鳍结构120。接下来，如图81A和图81B所示，氧化暴露的雕刻鳍结构120 以形成由氧化物190分离的纳米线127，类似于图76A和图76B。图81B 示出沿Y方向切割沟道区的截面图。在一些实施例中，如图81A和图81B 所示，形成四条纳米线127a-127d，但是纳米线的数量不限于四条。实施氧化工艺，从而使得完全氧化雕刻的鳍结构120的蚀刻的窄部分，而仅部分氧化雕刻的鳍结构
120的未蚀刻部分。在一些实施例中，使用热氧化工艺、等离子体氧化工艺和/或化学氧化工艺中的一种或多种。在一些实施例中，热氧化的工艺温度在从约500℃至约800℃的范围内。
在一些实施例中，等离子体氧化的工艺温度在从约300℃至约500℃的范围内。在暴露的鳍结构 120的沟道区的氧化期间，第二SD覆盖层157保护鳍结构120的源极/漏极区。
120的未蚀刻部分。在一些实施例中，使用热氧化工艺、等离子体氧化工艺和/或化学氧化工艺中的一种或多种。在一些实施例中，热氧化的工艺温度在从约500℃至约800℃的范围内。
在一些实施例中，等离子体氧化的工艺温度在从约300℃至约500℃的范围内。在暴露的鳍结构 120的沟道区的氧化期间，第二SD覆盖层157保护鳍结构120的源极/漏极区。
[0179] 然后，如图82A和图82B所示，去除氧化物190以释放半导体纳米线 127。图82B示出沿Y方向切割沟道区的截面图。如图83A和图83B所示，在形成半导体纳米线127之后，在每条纳米线127周围形成牺牲栅极介电层172，并且在栅极介电层172上形成牺牲层169。然后，如图84A和图 84B所示，实施诸如回蚀刻操作和CMP操作的一个或多个平坦化操作，以在牺牲栅极介电层172上方形成第二牺牲栅电极170。
[0180] 后续地，如图85A和图85B所示，去除第二SD覆盖层157，并且从源极/漏极区去除绝缘材料层140的剩余部分147。图85B示出沿Y方向切割源极/漏极区的截面图。在一些实施例中，绝缘材料层140的剩余部分147 保留在侧壁间隔件145下方。
[0181] 然后，如图86A和图86B所示，类似于图73A和图73B，在雕刻的鳍结构120的源极/漏极区上方形成源极/漏极外延层180。图86B示出沿Y方向切割源极/漏极区的截面图。
[0182] 此外，如图87A-图87C所示，在源极/漏极外延层180上方形成ILD 层185。图87B示出沿Y方向切割沟道区的截面图，以及图87C示出沿Y 方向切割沟道区源极/漏极区的截面图。在一些实施例中，在形成源极/漏极外延层之前，将源极/漏极区的雕刻的鳍结构向下凹进至第一绝缘层130的上表面附近，并且然后形成源极/漏极外延层181，类似于图78。然后，去除第二牺牲栅电极170和牺牲栅极介电层172，并且形成栅极介电层和金属栅电极，类似于图34A和图34B。
[0183] 图88-图93示出根据本发明的另一实施例的用于制造GAA FET的示例性顺序操作。应当理解，可以在图88-图93所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中，使用与相对于图1-图87C描述的先前实施例相同或类似的材料、配置、尺寸和/ 或工艺，并且可以省略其详细说明。
[0184] 图88示出与图65A和图65B的结构相同的结构。图88是沿Y方向切割源极/漏极区的截面图。然后，如图89所示，实施氧化操作以完全氧化鳍结构120的最底部雕刻部分以形成氧化物194。氧化操作与制备如上所述的沟道纳米线的氧化操作相同或类似。通过氧化工艺，鳍结构120分成上部120a和底部120b。后续地，实施相对于图66A-图71B描述的制造操作。图90示出在形成剩余部分147之后，沿Y方向切割源极/漏极区的截面图。然后，如图91所示，其中，图91是沿Y方向切割源极/漏极区的截面图，去除剩余部分147，类似于图72A和图72B。此外，如图92所示，其中，图92是沿Y方向切割源极/漏极区的截面图，形成源极/漏极外延层 180以覆盖鳍结构的上部120a。在该实施例中，具有外延层的鳍结构的源极/漏极区通过氧化物194与鳍结构120b的底部和衬底110电隔离。在沟道区处，实施相对于图81A和图
81B描述的氧化操作，并且然后形成半导体纳米线127。图93示出在形成氧化物190之后沿Y方向切割沟道区的截面图。
81B描述的氧化操作，并且然后形成半导体纳米线127。图93示出在形成氧化物190之后沿Y方向切割沟道区的截面图。
[0185] 图94-图100示出根据本发明的另一实施例的用于制造GAA FET的示例性顺序操作。应当理解，可以在图94-图100所示的工艺之前、期间和之后提供额外的操作，并且对于该方法的额外实施例，可以替换或消除下面描述的一些操作。可互换操作/工艺的顺序。在接下来的实施例中使用与相对于图1-图93描述的先前实施例相同或类似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
[0187] 图94示出与图2、图53A和图53B相同的结构，其中，图94示出通过使用硬掩模215蚀刻硅衬底210而形成的鳍结构220。然后，如图95所示，形成绝缘层230。绝缘层230与隔离绝缘层30或第一绝缘层130相同或类似。
[0188] 接下来，如图96所示，通过蚀刻去除硬掩模215和鳍结构220的上部，以形成间隔222。然后，如图97所示，在间隔222中外延地形成SiGe鳍结构225。在一些实施例中，SiGe鳍结构由Si1-xGex制成，其中，x为约0.1 至约1.0。在一些实施例中，在蚀刻的鳍结构220和SiGe鳍结构225之间形成一个或多个缓冲层，其中，一个或多个缓冲层由Si1-yGey制成，其中， y
[0189] 接下来，在SiGe鳍结构235和绝缘层230上方形成绝缘层239，并且然后，实施诸如CMP的一个或多个平坦化操作，以暴露如图99所示的绝缘层230。通过该操作，在SiGe鳍结构235上形成帽绝缘层240。
[0190] 然后，如图100所示，凹进绝缘层230，其对应于图55A和图55B的结构。在一些实施例中，进一步凹进绝缘层230以暴露整个SiGe鳍结构，这对应于图3的结构。后续地，实施形成雕刻的鳍结构和半导体纳米线的操作以制造GAA FET。
[0191] 在一些实施例中，在形成至少两个图95的结构之后，利用相对于图 96-图100说明的操作处理其中一个结构以制造用于p型GAA FET的SiGe 鳍结构。另一方面，在形成p型GAA FET的操作期间，通过覆盖层覆盖其中的一个结构，并且在去除覆盖层之后，实施制造n型GAA FET的操作。
[0192] 本文描述的各个实施例或实例提供优于现有技术的一些优势。例如，在本发明中，可以在不使用诸如Si/SiGe的堆叠的层结构的情况下制造纳米线，并且因此可以简化制造工艺并降低制造成本。
[0193] 应当理解，在此不必讨论所有优势，没有特定的优势是所有实施例或实例都必需的，并且其他实施例或实例可提供不同的优势。
[0194] 根据本发明的一个方面，在制造半导体器件的方法中，在衬底上方形成鳍结构。雕刻鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，多个蚀刻部分具有比多个未蚀刻部分更窄的宽度。氧化雕刻的鳍结构，从而使得分别在多个未蚀刻部分中形成多条纳米线，并且氧化多个蚀刻部分以形成氧化物。通过去除氧化物释放多条纳米线。在前述和以下实施例中的一个或多个中，雕刻鳍结构包括(i)覆盖鳍结构，除了与多个蚀刻部分中的一个相对应的暴露部分，以及(ii)蚀刻暴露部分以形成多个蚀刻部分中的一个。在前述和以下实施例中的一个或多个中，重复两次或多次(i)和 (ii)以形成多个蚀刻部分。在前述和以下实施例中的一个或多个中，从与多个蚀刻部分中的最上面的一个相对应的部分至与多个蚀刻部分中的最底部的一个相对应的部分重复(i)和(ii)。在前述和以下实施例中的一个或多个中，在(i)中，通过第一绝缘层覆盖位于暴露部分下面的鳍结构的下部，并且通过沟道覆盖层覆盖鳍结构的位于暴露部分之上的上部。在前述和以下实施例中的一个或多个中，其中，绝缘层包括氧化硅。在前述和以下实施例中的一个或多个中，沟道覆盖层包括SiN、SiCN、SiON和SiC 中的一种。在前述和以下实施例中的一个或多个中，鳍结构包括沟道区和源极/漏极，并且在雕刻期间，通过源极/漏极覆盖层覆盖源极/漏极区。在前述和以下实施例中的一个或多个中，源极/漏极覆盖层和沟道覆盖层由相同的材料制成。在前述和以下实施例中的一个或多个中，源极/漏极覆盖层和沟道覆盖层由彼此不同的材料制成。在前述和以下实施例中的一个或多个中，源极/漏极覆盖层包括SiN、SiCN、SiON和SiC中的一种。在前述和以下实施例中的一个或多个中，在雕刻之后，形成牺牲栅极结构以覆盖雕刻的鳍结构，去除源极/漏极覆盖层，在鳍结构的源极/漏极区上方形成源极/漏极外延层，用介电层覆盖源极/漏极外延层，并且去除牺牲栅结构。在去除牺牲栅极结构之后，实施氧化和释放，并且在每条释放的纳米线上方形成栅极介电层，并且在栅极介电层上方形成栅电极层。在前述和以下实施例中的一个或多个中，在牺牲栅极结构和雕刻的鳍结构之间设置鳍覆盖层。在前述和以下实施例中的一个或多个中，在雕刻、氧化和释放期间，通过源极/漏极覆盖层覆盖源极/漏极区。此外，在释放之后，在释放的纳米线上方形成牺牲栅极结构，去除源极/漏极覆盖层，在鳍结构的源极/漏极区上方形成源极/漏极外延层，用介电层覆盖源极/漏极外延层，去除牺牲栅极结构，并在每条纳米线上方形成栅极介电层，并在栅极介电层上方形成栅电极层。在前述和以下实施例中的一个或多个中，通过热氧化、等离子体氧化和化学氧化中的一种实施氧化。
[0195] 根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成鳍结构。雕刻鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，多个蚀刻部分具有比多个未蚀刻部分更窄的宽度。鳍覆盖层覆盖雕刻的鳍结构。对鳍覆盖层实施蚀刻，从而使得鳍覆盖层的剩余部分存在于多个蚀刻部分中。氧化雕刻的鳍结构，从而使得分别在多个蚀刻部分中形成多个纳米线，并且氧化多个未蚀刻部分以形成氧化物。通过去除氧化物释放多条纳米线。去除鳍覆盖层的剩余部分。在前述和以下实施例中的一个或多个中，雕刻鳍结构包括(i)覆盖鳍结构，除了与多个蚀刻部分中的一个相对应的部分之外，(ii)蚀刻暴露部分以形成多个蚀刻部分中的一个，并且重复两次或多次(i)和(ii)以形成多个蚀刻部分。在前述和以下实施例中的一个或多个中，在(i)中，通过第一绝缘层覆盖鳍结构的位于暴露部分下面的下部，并且通过沟道覆盖层覆盖鳍结构的位于暴露部分之上的上部。在前述和以下实施例中的一个或多个中，绝缘层和沟道覆盖层由彼此不同的材料制成。
[0196] 根据本发明的另一方面，在制造半导体器件的方法中，在衬底上方形成鳍结构。雕刻鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，多个蚀刻部分具有比多个未蚀刻部分更窄的宽度。去除多个蚀刻部分中的最下面的一个。氧化雕刻的鳍结构，从而使得分别在多个未蚀刻部分中形成多条纳米线，并且氧化多个蚀刻部分以形成氧化物。通过去除氧化物来释放多条纳米线。
[0197] 根据本发明的一个方面，半导体器件包括多条半导体线，包裹在多条半导体线中的每条周围的栅极介电层，以及设置在栅极介电层上方的栅电极层。多条半导体线中的最上面的一条的截面形状具有泪滴形状并且在多条半导体线中具有最大的面积。
[0198] 根据本发明的一些实施例，提供了一种制造半导体器件的方法，包括：在衬底上方形成鳍结构；雕刻所述鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，所述多个蚀刻部分具有比所述多个未蚀刻部分更窄的宽度；氧化雕刻的所述鳍结构，从而分别在所述多个未蚀刻部分中形成多条纳米线，并且氧化所述多个蚀刻部分以形成氧化物；以及通过去除所述氧化物，释放所述多条纳米线。
[0199] 在上述方法中，雕刻所述鳍结构包括：(i)覆盖所述鳍结构，除了与所述多个蚀刻部分中的一个相对应的暴露部分之外；以及(ii)蚀刻所述暴露部分以形成所述多个蚀刻部分中的一个。
[0200] 在上述方法中，重复两次或多次(i)和(ii)以形成所述多个蚀刻部分。
[0201] 在上述方法中，从与所述多个蚀刻部分的最上面的一个相对应的部分至与所述多个蚀刻部分中的最底部的一个相对应的部分重复(i)和(ii)。
[0202] 在上述方法中，在(i)中，通过第一绝缘层覆盖所述鳍结构的位于所述暴露部分下面的下部，并且通过沟道覆盖层覆盖所述鳍结构的位于所述暴露部分之上的上部。
[0203] 在上述方法中，所述绝缘层包括氧化硅。
[0204] 在上述方法中，所述沟道覆盖层包括SiN、SiCN、SiON和SiC中的一种。
[0205] 在上述方法中，所述鳍结构包括沟道区和源极/漏极区，以及在所述雕刻期间，通过源极/漏极覆盖层覆盖所述源极/漏极区。
[0206] 在上述方法中，所述源极/漏极覆盖层和所述沟道覆盖层由相同的材料制成。
[0207] 在上述方法中，所述源极/漏极覆盖层和所述沟道覆盖层由彼此不同的材料制成。
[0208] 在上述方法中，所述源极/漏极覆盖层包括SiN、SiCN、SiON和SiC 中的一种。
[0209] 在上述方法中，还包括：在所述雕刻之后，形成牺牲栅结构以覆盖雕刻的所述鳍结构；去除所述源极/漏极覆盖层；在所述鳍结构的源极/漏极区上方形成源极/漏极外延层；用介电层覆盖所述源极/漏极外延层；以及去除所述牺牲栅极结构，其中：在去除所述牺牲栅极结构之后，实施所述氧化和所述释放，以及在每条释放的纳米线上方形成栅极介电层，并且在所述栅极介电层上方形成栅电极层。
[0210] 在上述方法中，在所述牺牲栅极结构和雕刻的所述鳍结构之间设置鳍覆盖层。
[0211] 在上述方法中，在所述雕刻、所述氧化和所述释放期间，通过所述源极/漏极覆盖层覆盖所述源极/漏极区，以及所述方法还包括，在所述释放之后：在释放的纳米线上方形成牺牲栅极结构；去除所述源极/漏极覆盖层；在所述鳍结构的源极/漏极区上方形成源极/漏极外延层；用介电层覆盖所述源极/漏极外延层；以及去除所述牺牲栅极结构；以及在每条纳米线上方形成栅极介电层并且在所述栅极介电层上方形成栅电极层。
[0212] 在上述方法中，通过热氧化、等离子体氧化和化学氧化中的一种实施所述氧化。
[0213] 根据本发明的另一些实施例，还提供了一种制造半导体器件的方法，包括：在衬底上方形成鳍结构；雕刻所述鳍结构以具有多个未蚀刻部分和多个蚀刻部分，其中，所述多个蚀刻部分具有比所述多个未蚀刻部分更窄的宽度；用鳍覆盖层覆盖雕刻的所述鳍结构的源极/漏极区；对所述鳍覆盖层实施蚀刻，从而使得所述多个蚀刻部分中的鳍覆盖层的部分保留为剩余部分；氧化雕刻的所述鳍结构的沟道区，从而分别在所述多个蚀刻部分中形成多条纳米线，并且氧化所述多个未蚀刻部分以形成氧化物；通过去除所述氧化物释放所述多条纳米线；以及去除所述源极/漏极区中的所述鳍覆盖层的剩余部分。
[0214] 在上述方法中，雕刻所述鳍结构包括：(i)覆盖所述鳍结构，除了与所述多个蚀刻部分中的一个相对应的暴露部分之外；(ii)蚀刻所述暴露部分以形成所述多个蚀刻部分中的一个；以及重复两次或多次(i)和(ii) 以形成所述多个蚀刻部分。
[0215] 在上述方法中，在(i)中，通过第一绝缘层覆盖所述鳍结构的位于所述暴露部分下面的下部，并且通过沟道覆盖层覆盖所述鳍结构的位于所述暴露部分之上的上部。
[0216] 在上述方法中，所述绝缘层和所述沟道覆盖层由彼此不同的材料制成。
[0217] 根据本发明的又一些实施例，还提供了一种半导体器件，包括：多条半导体线；栅极介电层，包裹在所述多条半导体线中的每条周围；以及栅电极层，设置在所述栅极介电层上方，其中：所述多条半导体线中的最上面的一条的截面形状具有泪滴形状并且在所述多条半导体线中具有最大的面积。
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