技术领域
[0001] 本
发明涉及
液晶显示领域，尤其涉及一种栅极扫描驱动电路。
背景技术
[0002] 平板显示器的栅极扫描线以前一般由集成电路芯片(Gate IC)来驱动，而集成的栅极扫描驱动电路(Gate Driver Monolithic，GDM)是一种利用现有的
薄膜晶体管阵列
基板制造工艺，将栅极扫描驱动电路直接构建在阵列基板上的技术，具有降低成本、减少工艺流程、减小面板边框宽度的作用。随着产品和技术的发展，平板显示器对栅极扫描驱动电路的要求越来越高，其中之一就是要求同时具有正向扫描和反向扫描的功能。
[0003] 图1所示是一种现有的具有正反扫功能的栅极扫描驱动电路的电路示意图，该栅极扫描驱动电路包括控制正反扫的上拉控
制模块1、上拉模块2、维持控制
节点产生模块4、上拉控制节点维持模块5、
输出节点维持模块6、清空模块7、辅助维持模块8以及自举电容C1。其中上拉
控制模块1和维持控制节点产生模块4均同时被前级和后级驱动电路单元中
信号所控制，具有对称性，上拉控制模块1中的
薄膜晶体管M1与M9对称，维持控制节点产生模块4中的薄膜晶体管M5与M7对称。
[0004] 该栅极扫描驱动电路的扫描方向通过正向扫描
控制信号U2D和反向扫描控制信号D2U这一对相互反相的恒压信号进行控制，U2D取高电平、D2U取低电平时进行正向扫描，反之进行反向扫描。但是U2D和D2U相互反相的特性使得维持控制节点产生模块4中M5和M7两颗薄膜晶体管长期受到符号相反的
偏压应
力，产生方向相反的
阈值电压漂移，在切换扫描方向之后会降低上拉控制节点维持模块5的维持能力，U2D和D2U信号的使用降低了电路的可靠性，也增加了电路的复杂性。
[0005] 另一方面，上拉控制节点维持模块5仅包含M8一颗薄膜晶体管对上拉控制节点netAn进行维持，且有一半的时间无法进行维持，维持能力较弱。
发明内容
[0006] 为解决上述技术问题，本发明提供一种栅极扫描驱动电路，能够避免维持控制节点产生模块中的薄膜晶体管受到偏压
应力产生阈值电压的问题，并且任何时候都可以对上拉控制节点进行维持，提高了电路的可靠性。
[0007] 本发明提供的技术方案如下：
[0008] 本发明公开了一种栅极扫描驱动电路，该栅极扫描驱动电路包括N(N>3,且N为正整数)级驱动电路单元；第n(1≦n≦N)级驱动电路单元包括上拉控制模块、上拉模块、下拉模块、维持控制节点产生模块、上拉控制节点维持模块以及输出节点维持模块；上拉控制模块、上拉模块、维持控制节点产生模块以及上拉控制节点维持模块相连接于上拉控制节点；下拉模块、维持控制节点产生模块、上拉控制节点维持模块以及输出节点维持模块均输入低电平；上拉模块和输出节点维持模块相连接于第n级驱动电路单元的扫描信号线；当2≦n≦N-1，第n级驱动电路单元的维持控制节点产生模块分别连接第n-1级驱动电路单元的上拉控制节点维持模块和第n+1级驱动电路单元的上拉控制节点维持模块，第n级驱动电路单元的上拉控制节点维持模块分别连接第n-1级驱动电路单元的维持控制节点产生模块和第n+1级驱动电路单元的维持控制节点产生模块；当n＝1，第n级驱动电路单元的维持控制节点产生模块连接第n+1级驱动电路单元的上拉控制节点维持模块，第n级驱动电路单元的上拉控制节点维持模块输入第一控制信号并连接第n+1级驱动电路单元的维持控制节点产生模块；当n＝N，第n级驱动电路单元的维持控制节点产生模块连接第n-1级驱动电路单元的上拉控制节点维持模块，第n级驱动电路单元的上拉控制节点维持模块输入第二控制信号并连接第n-1级驱动电路单元的维持控制节点产生模块。
[0009] 优选地，第n级驱动电路单元的维持控制节点产生模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管相连接于维持控制节点；第五薄膜晶体管的控制端输入第一
时钟信号，第五薄膜晶体管的两个通路端分别连接第一时钟信号和第n级驱动电路单元的维持控制节点；第六薄膜晶体管的控制端连接第n级驱动电路单元的上拉控制节点，第六薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；第七薄膜晶体管的控制端输入第二时钟信号,第七薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平。
[0010] 优选地，第n级驱动电路单元的维持控制节点产生模块包括第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管；第五薄膜晶体管、第六薄膜晶体管和第七薄膜晶体管相连接于维持控制节点；第五薄膜晶体管的控制端输入第一时钟信号，第五薄膜晶体管的两个通路端分别连接高电平和第n级驱动电路单元的维持控制节点；第六薄膜晶体管的控制端连接第n级驱动电路单元的上拉控制节点，第六薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；第七薄膜晶体管的控制端输入第二时钟信号,第七薄膜晶体管的两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平。
[0011] 优选地，第n级驱动电路单元的上拉控制节点维持模块包括第八薄膜晶体管和第十八薄膜晶体管；第八薄膜晶体管的控制端连接到第n-1级驱动电路单元的维持控制节点，第八薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；其中，第1级驱动电路单元的第八薄膜晶体管的控制端输入第三启动信号；第十八薄膜晶体管的控制端连接到第n+1级驱动电路单元的维持控制节点，第十八薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；其中，第N级驱动电路单元的第十八薄膜晶体管的控制端输入第四启动信号。
[0012] 优选地，第n级驱动电路单元的上拉控制模块包括第一薄膜晶体管和第十六薄膜晶体管；第一薄膜晶体管的控制端连接第n-1级驱动电路单元的扫描信号线，第一薄膜晶体管的两个通路端分别连接高电平和第n级驱动电路单元的上拉控制节点；其中，第1级驱动电路单元的第一薄膜晶体管的控制端输入第一启动信号；第十六薄膜晶体管的控制端连接第n+1级驱动电路单元的扫描信号线，第十六薄膜晶体管的两个通路端分别连接高电平和第n级驱动电路单元的上拉控制节点；其中，第N级驱动电路单元的第十六薄膜晶体管的控制端输入第二启动信号。
[0013] 优选地，第n级驱动电路单元还包括级传节点产生模块；级传节点产生模块包括第十三薄膜晶体管和第十四薄膜晶体管；第十三薄膜晶体管和第十四薄膜晶体管相连接于级传节点；第十三薄膜晶体管的控制端连接上拉控制节点，第十三薄膜晶体管的两个通路端分别连接第一时钟信号和第n级驱动电路单元的级传节点；第十四薄膜晶体管的控制端连接第n级驱动电路单元的维持控制节点，第十四薄膜晶体管的两个通路端分别连接第n级驱动电路单元的级传节点和低电平；所述上拉控制模块包括第一薄膜晶体管和第十六薄膜晶体管；第一薄膜晶体管的控制端连接第n-1级驱动电路单元中的级传节点，第一薄膜晶体管的两个通路端分别连接高电平和第n级驱动电路单元的上拉控制节点；第十六薄膜晶体管的控制端连接第n+1级驱动电路单元中的级传节点，第十六薄膜晶体管的两个通路端分别连接高电平和第n级驱动电路单元的上拉控制节点。
[0014] 优选地，第n级驱动电路单元的输出节点维持模块包括第十一薄膜晶体管,第十一薄膜晶体管的控制端连接第二时钟信号，第十一薄膜晶体的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线。
[0015] 优选地，第n级驱动电路单元的输出节点维持模块包括第十一薄膜晶体管,第十一薄膜晶体管的控制端连接第n级驱动电路单元的维持控制节点，第十一薄膜晶体的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线。
[0016] 优选地，第n级驱动电路单元的输出节点维持模块包括第十一薄膜晶体管和第十九薄膜晶体管；第十一薄膜晶体管的控制端连接第二时钟信号，第十一薄膜晶体的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线；第十九薄膜晶体管的控制端连接第n级驱动电路单元的维持控制节点,第十九薄膜晶体管的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线。
[0017] 优选地，第n级驱动电路单元的输出节点维持模块包括第十一薄膜晶体管和第十六薄膜晶体管；第十一薄膜晶体管的控制端连接第n-1级驱动电路单元的维持控制节点，第十一薄膜晶体的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线；第十六薄膜晶体管的控制端连接第n-1级驱动电路单元的维持控制节点,第十六薄膜晶体管的两个通路端分别连接低电平和第n级驱动电路单元的扫描信号线。
[0018] 优选地，第n级驱动电路单元还包括触控维持模块；所述触控维持模块包括第十四薄膜晶体管；第十四薄膜晶体管的控制端输入触控维持控制信号，第十四薄膜晶体管的两个通路端分别连接第n级驱动电路单元的扫描信号线和低电平。
[0019] 优选地，第n级驱动电路单元的上拉模块包括第十薄膜晶体管；第十薄膜晶体管的控制端连接第n级驱动电路单元的上拉控制节点，第十薄膜晶体管的两个通路端分别连接第一时钟信号和第n级驱动电路单元的扫描信号线。
[0020] 优选地，第n级驱动电路单元的下拉模块包括第九薄膜晶体管；第九薄膜晶体管的控制端输入第二时钟信号，第九薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平。
[0021] 优选地，第n级驱动电路单元还包括辅助维持模块；所述辅助维持模块包括第四薄膜晶体管和第十七薄膜晶体管；第四薄膜晶体管的控制端输入第一启动信号，第四薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；其中，第1、2、3级驱动电路单元中的第四薄膜晶体管的控制端输入低电平；第十七薄膜晶体管的控制端输入第二启动信号，第十七薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；其中，第N-2、N-1、N级驱动电路单元中的第十七薄膜晶体管的控制端输入低电平。
[0022] 优选地，第n级驱动电路单元还包括清空模块；所述清空模块包括第二薄膜晶体管、第三薄膜晶体管和第十二薄膜晶体管；第二薄膜晶体管的控制端输入清空信号，第二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；第三薄膜晶体管的控制端输入清空信号，第三薄膜晶体管两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；第十二薄膜晶体管的控制端输入清空信号，第十二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的扫描信号线和低电平。
[0023] 优选地，第n级驱动电路单元还包括清空模块；所述清空模块包括第二薄膜晶体管、第三薄膜晶体管、第十二薄膜晶体管以及第十五薄膜晶体管；第二薄膜晶体管的控制端输入清空信号，第二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；第三薄膜晶体管的控制端输入清空信号，第三薄膜晶体管两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平；第十二薄膜晶体管的控制端输入清空信号，第十二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的扫描信号线和低电平；第十五薄膜晶体管的控制端输入清空信号，第十五薄膜晶体管的两个通路端分别连接第n级驱动电路单元的级传节点和低电平。
[0024] 优选地，第n级驱动电路单元还包括清空模块；所述清空模块包括第二薄膜晶体管和第三薄膜晶体管；第二薄膜晶体管的控制端输入清空信号，第二薄膜晶体管的两个通路端分别连接第n级驱动电路单元的上拉控制节点和低电平；第三薄膜晶体管的控制端输入清空信号，第三薄膜晶体管两个通路端分别连接第n级驱动电路单元的维持控制节点和低电平。
[0025] 与
现有技术相比，本发明能够带来以下至少一项有益效果：
[0026] 1、每一级的维持控制节点产生模块负责控制上下两级的上拉控制节点维持模块，同样本级的上拉控制节点维持模块由上一级的维持控制节点产生模块和下一级的维持控制节点产生模块进行控制，最大程度上改善电路的可靠性，同时减少TFT元件数量。
[0027] 2、上拉控制节点维持模块和维持控制节点产生模块在正向扫描和反向扫描过程中具有相同的工作状态，能够避免切换扫描方向后由于薄膜晶体管受到偏压应力产生阈值电压漂移而造成电路功能失效的问题。
[0028] 3、上拉控制节点维持模块包含两颗薄膜晶体管，可交替对上拉控制节点进行维持，任何时候都有其中一颗对上拉控制节点进行维持，提高了可靠性。4、利用现有信号实现正反扫功能，无需引入额外的驱动讯号，减少驱动讯号数量，节省版图空间，有利于缩窄显示装置的边框。
附图说明
[0029] 下面将以明确易懂的方式，结合附图说明优选实施方式，对本发明予以进一步说明。
[0030] 图1为一种现有栅极扫描驱动电路的电路示意图；
[0031] 图2为本发明一种栅极扫描驱动电路的架构示意图；
[0032] 图3为本发明栅极扫描驱动电路一个
实施例的架构示意图；
[0033] 图4为本发明栅极扫描驱动电路另一个实施例的架构示意图；
[0034] 图5为本发明一种栅极扫描驱动电路的实施例一的电路示意图；
[0035] 图6所示是图5所示的电路在正向扫描时的驱动
波形示意图；
[0036] 图7所示是图5所示的电路在反向扫描时的驱动波形示意图：
[0037] 图8为本发明一种栅极扫描驱动电路的实施例二的电路示意图；
[0038] 图9为本发明一种栅极扫描驱动电路的实施例三的电路示意图；
[0039] 图10为本发明一种栅极扫描驱动电路的实施例四的电路示意图；
[0040] 图11为本发明一种栅极扫描驱动电路的实施例五的电路示意图；
[0041] 图12为本发明一种栅极扫描驱动电路的实施例六的电路示意图；
[0042] 图13为图12所示的电路在正向扫描时的驱动波形示意图；
[0043] 图14为图12所示的电路在反向扫描时的驱动波形示意图；
[0044] 图15为采用本发明栅极驱动电路的显示装置的结构示意图。
[0045] 附图标号说明：
[0046] 1、上拉控制模块，2、上拉模块，3、下拉模块、4、维持控制节点产生模块，5、上拉控制节点维持模块，6、输出节点维持模块，7、清空模块，8、辅助维持模块，9、级传节点产生模块、10、触控维持模块；
[0047] M1A、第一薄膜晶体管，M1B、第十六薄膜晶体管，M2、第二薄膜晶体管，M3、第三薄膜晶体管，M4A、第四薄膜晶体管，M4B、第十七薄膜晶体管，M5、第五薄膜晶体管，M6、第六薄膜晶体管，M7、第七薄膜晶体管，M8A、第八薄膜晶体管，M8B、第十八薄膜晶体管，M9、第九薄膜晶体管，M10、第十薄膜晶体管，M11、第十一薄膜晶体管，M11B、第十九薄膜晶体，M12、第十二薄膜晶体管，M13、第十三薄膜晶体管，M14、第十四薄膜晶体管，M15、第十五薄膜晶体管，C1、自举电容；
[0048] Gn、第n级驱动电路单元的扫描信号，netAn、上拉控制节点，netBn、维持控制节点，VGH、高电平，VSS、低电平，CKm、第一时钟信号，CKm+2、第二时钟信号，CK1、首位时钟信号，CKM、末位时钟信号，Gn-1、第n-1级驱动电路单元的扫描信号，Gn+1、第n+1级驱动电路单元的扫描信号，CLR、清空重置信号，GSP1、第一启动信号，GSP2、第二启动信号，Tn、第n级驱动电路单元的级传节点，Tn-1、第n-1级驱动电路单元的级传节点，Tn+1、第n+1级驱动电路单元的级传节点，TC、触摸控制信号。
具体实施方式
[0049] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对照附图说明本发明的具体实施方式。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，并获得其他的实施方式。
[0050] 为使图面简洁，各图中只示意性地表示出了与本发明相关的部分，它们并不代表其作为产品的实际结构。另外，以使图面简洁便于理解，在有些图中具有相同结构或功能的部件，仅示意性地绘示了其中的一个，或仅标出了其中的一个。在本文中，“一个”不仅表示“仅此一个”，也可以表示“多于一个”的情形。
[0051] 图2为本发明一种栅极扫描驱动电路的
框架示意图，栅极扫描驱动电路包括N(N>3，且N为正整数)个驱动电路单元，图2示意了第(n-1)级、第(n)级、第(n+1)级的三个驱动电路单元，其中，3≦n+1≦N，且n为正整数。
[0052] 第n级驱动电路单元包括上拉控制模块1、上拉模块2、下拉模块3、维持控制节点产生模块4、上拉控制节点维持模块5以及输出节点维持模块6。
[0053] 对于第n级驱动电路单元，上拉控制模块1、上拉模块2、维持控制节点产生模块4以及上拉控制节点维持模块5相连接于上拉控制节点netAn；下拉模块3、维持控制节点产生模块4、上拉控制节点维持模块5以及输出节点维持模块6均输入低电平VSS；上拉模块2和输出节点维持模块6相连接于本级扫描信号线。
[0054] 本发明栅极扫描驱动电路使用M(M>1且M为整数)个时钟信号CKm(m＝1、2、…、M)，在以下的实施例中，记CK1为首位时钟信号，记CKM为末位时钟信号，并取CKm作为第一时钟信号，取CKm+2作为第二时钟信号。应当说明的是，第二时钟信号并不限定为CKm+2，第二时钟信号可为CKm+3、CKm+4等。其中CK-1等价为CK(M-1)，CK0等价为CKM，CKM+1等价为CK1，并依次类推。
[0055] 当2≦n≦N-1，第n级驱动电路单元的维持控制节点产生模块4分别连接第n-1级驱动电路单元的上拉控制节点维持模块5和第n+1级驱动电路单元的上拉控制节点维持模块5；第n级驱动电路单元的上拉控制节点维持模块5分别连接第n-1级驱动电路单元的维持控制节点产生模块4和第n+1级驱动电路单元的维持控制节点产生模块4。
[0056] 当n＝1，第n级驱动电路单元的维持控制节点产生模块4连接第n+1级驱动电路单元的上拉控制节点维持模块5，第n级驱动电路单元的上拉控制节点维持模块5输入第一控制信号并连接第n+1级驱动电路单元的维持控制节点产生模块4。当n＝N，第n级驱动电路单元的维持控制节点产生模块4连接第n-1级驱动电路单元的上拉控制节点维持模块5，第n级驱动电路单元的上拉控制节点维持模块5输入第二控制信号并连接第n-1级驱动电路单元的维持控制节点产生模块4。
[0057] 具体的，图3为本发明栅极扫描驱动电路一个实施例的框架示意图。上拉控制模块1对本级驱动电路单元的上拉控制节点netAn进行充电，搭配下拉模块3和时序控制可以实现正反向扫描功能。本发明控制正反扫的上拉控制模块1采用高电平VGH接源极进行控制正反向扫描的预充，减轻了薄膜晶体管的偏压应力和阈值电压漂移。
[0058] 上拉模块2由上拉控制节点netAn进行控制，输入第一时钟信号CKm产生本级驱动电路单元的扫描信号Gn。
[0059] 下拉模块3负责接收第二时钟信号CKm+2，对上拉控制节点netAn进行清空重置。
[0060] 维持控制节点产生模块4负责产生维持控制信号来控制维持控制节点netBn，然后该维持控制节点netBn连接至上下级的驱动电路单元，负责对上下级的驱动电路单元进行维持控制。
[0061] 上拉控制节点维持模块5连接上下级的驱动电路单元的维持控制节点产生模块4，用于维持电路内部的上拉控制节点netAn，使上拉控制节点netAn维持在稳定的低电位而不受到其他信号的干扰，以确保电路具有较高的可靠性。
[0062] 输出节点维持模块6负责对本级扫描信号Gn进行维持。
[0063] 优选的，对上述技术方案进行改进，得到改进的方案，一种栅极扫描驱动电路，还包括清空模块7、辅助维持模块8、级传节点产生模块9、触控维持模块10以及自举电容C1。
[0064] 清空模块7负责在每一
帧画面结束后和
开关机时，分别对上拉控制节点netAn、维持控制节点netBn和扫描信号Gn进行清空重置操作。
[0065] 辅助维持模块8负责在正扫和反扫画面中，在启动阶段对上拉控制节点netAn进行维持。
[0066] 级传节点产生模块9负责产生级传信号来控制级传节点Tn，同时该级传节点Tn连接至上下级的驱动电路单元中的上拉控制模块1，使驱动电路实现正反向扫描功能。
[0067] 触控维持模块10用于在触控期间对本级驱动电路单元的扫描信号Gn进行维持控制，使驱动电路支持显示期间任意时间暂停，可用于120Hz的内嵌式触控显示屏。
[0068] 自举电容C1连接于上拉控制节点netAn和本级扫描信号线之间，用于通过
电容耦合作用在输出过程中抬升上拉控制节点netAn的电位，提高本级扫描信号线的充电速度。
[0069] 需要说明的是，本发明中清空模块7、辅助维持模块8、级传节点产生模块9、触控维持模块10和自举电容C1是根据实际使用需要增设的功能模块，电路中是否包含上述模块不作限定，同时为了满足实际需要还可以增加其他功能模块，在此
基础上的常规功能改进均应落入本发明的保护范围。
[0070] 本发明的栅极扫描驱动电路能够支持双向扫描，并且采用特殊的共享设计，即本级上拉控制节点维持模块5由上下级的维持控制节点产生模块4负责控制，以最大程度上减少薄膜晶体管数量，有利于缩减显示屏的边框。维持控制节点产生模块4和上拉控制节点维持模块5在正向扫描和反向扫描过程中具有相同的工作状态，能够避免切换扫描方向后由于薄膜晶体管受到偏压应力产生阈值电压漂移而造成电路功能失效的问题。上拉控制节点维持模块5包含两颗薄膜晶体管，可交替对上拉控制节点netAn进行维持，任何时候都有其中一颗对上拉控制节点进行维持，提高了可靠性。
[0071] 本发明中每级驱动电路单元的电路结构相同，区别仅在于部分薄膜晶体管输入的信号不同,下面主要对第n(1≦n≦N)级电路结构作详细介绍。
[0072] 每个薄膜晶体管均包括控制端和两个通路端，在以下的实施例中，控制端为栅极，其中一个通路端为源极、另一个通路端为漏极。当给控制端高电平时，源极和漏极通过
半导体层连接，此时薄膜晶体管处于开态。
[0073] 下面以具体实施例详细介绍本发明。
[0074] 实施例一：
[0075] 如图5所示为一种栅极扫描驱动电路的实施例一的电路图，第n级驱动电路单元包括上拉控制模块1、上拉模块2、下拉模块3、维持控制节点产生模块4、上拉控制节点维持模块5以及输出节点维持模块6。
[0076] 上拉控制模块1、上拉模块2、维持控制节点产生模块4以及上拉控制节点维持模块5相连接于上拉控制节点netAn；下拉模块3、维持控制节点产生模块4、上拉控制节点维持模块5以及输出节点维持模块6均输入低电平VSS；维持控制节点产生模块4连接在维持控制节点netBn上；上拉模块2和输出节点维持模块6相连接于本级扫描信号线。
[0077] 当2≦n≦N-1时，第n级驱动电路单元的维持控制节点产生模块4分别连接第n-1级驱动电路单元的上拉控制节点维持模块5和第n+1级驱动电路单元的上拉控制节点维持模块5，第n级驱动电路单元的上拉控制节点维持模块5分别连接第n-1级驱动电路单元的维持控制节点产生模块4和第n+1级驱动电路单元的维持控制节点产生模块4。
[0078] 当n＝1时，第n级驱动电路单元的维持控制节点产生模块4连接第n+1级驱动电路单元的上拉控制节点维持模块5，第n级驱动电路单元的上拉控制节点维持模块5输入第一控制信号并连接第n+1级驱动电路单元的维持控制节点产生模块4。优选地，第一控制信号可以为末位时钟信号CKM。
[0079] 当n＝N时，第n级驱动电路单元的维持控制节点产生模块4连接第n-1级驱动电路单元的上拉控制节点维持模块5，第n级驱动电路单元的上拉控制节点维持模块5输入第二控制信号并连接第n-1级驱动电路单元的维持控制节点产生模块4。优选地，第二控制信号可以为首位时钟信号CK1。
[0080] 具体的，维持控制节点产生模块4包括第五薄膜晶体管M5、第六薄膜晶体管M6以及第七薄膜晶体管M7。第五薄膜晶体管M5的控制端输入第一时钟信号CKm，第五薄膜晶体管M5的两个通路端分别连接第一时钟信号CKm和第n级驱动电路单元的维持控制节点netBn，第五薄膜晶体管M5用于给维持控制节点netBn充电。第六薄膜晶体管M6的控制端连接上拉控制节点netAn，第六薄膜晶体管M6的两个通路端分别连接第n级驱动电路单元的维持控制节点netBn和低电平VSS，第六薄膜晶体管M6用于在本级电路单元工作期间禁止维持控制节点netBn输出。第七薄膜晶体管M7的控制端输入第二时钟信号CKm+2,第七薄膜晶体管M7的两个通路端分别连接第n级驱动电路单元的维持控制节点netBn和低电平VSS,第七薄膜晶体管M7用于给维持控制节点netBn放电。
[0081] 如图5所示，当2≦n≦N-1时，维持控制节点netBn分别连接第n-1级驱动电路单元的上拉控制节点维持模块5和第n+1级驱动电路单元的上拉控制节点维持模块5。当n＝1时，维持控制节点netBn连接第n+1级驱动电路单元的上拉控制节点维持模块5。当n＝N时，维持控制节点netBn连接第n-1级驱动电路单元的上拉控制节点维持模块5。
[0082] 基于相同的设计构思，可得到如图4所示的本发明栅极扫描驱动电路另一个实施例的框架示意图，图4中维持控制节点产生模块4与图5中维持控制节点产生模块4的区别在于：第五薄膜晶体管M5的控制端输入第一时钟信号CKm，第五薄膜晶体管M5的两个通路端分别连接高电平VGH和维持控制节点netBn。
[0083] 如图5所示，具体的，上拉控制节点维持模块5包括第八薄膜晶体管M8A和第十八薄膜晶体管M8B。
[0084] 第八薄膜晶体管M8A的控制端连接到第n-1级驱动电路单元的维持控制节点netBn-1，第八薄膜晶体管M8A的两个通路端分别连接第n级驱动电路单元的上拉控制节点netAn和低电平VSS。其中，第1级驱动电路单元的第八薄膜晶体管M8A的控制端输入第三控制信号。优选地，第三控制信号可以为末位时钟信号CKM。
[0085] 第十八薄膜晶体管M8B的控制端连接到第n+1级驱动电路单元的维持控制节点netBn+1,第十八薄膜晶体管M8B的两个通路端分别连接第n级驱动电路单元的上拉控制节点netAn和低电平VSS。其中，第N级驱动电路单元的第十八薄膜晶体管M8B的控制端输入第四时钟信号。优选地，第四控制信号可以为首位时钟信号CK1。
[0086] 第八薄膜晶体管M8A与第十八薄膜晶体管M8B分别受前一级电路单元和后一级电路单元的维持控制节点所控制，交替对本级上拉控制节点netAn进行维持。
[0087] 如图5所示，具体的，上拉控制模块1包括第一薄膜晶体管M1A和第十六薄膜晶体管M1B。
[0088] 第一薄膜晶体管M1A的控制端连接第n-1级驱动电路单元的扫描信号线，第一薄膜晶体管M1A的两个通路端分别连接高电平VGH和上拉控制节点netAn。其中，第1级驱动电路单元的第一薄膜晶体管M1A的控制端输入第一启动信号GSP1。第一薄膜晶体管M1A用于在正向扫描时对上拉控制节点netAn进行预充。
[0089] 第十六薄膜晶体管M1B的控制端连接第n+1级驱动电路单元的扫描信号线，第十六薄膜晶体管M1B的两个通路端分别连接高电平VGH和第n级驱动电路单元的上拉控制节点netAn。其中，第N级驱动电路单元的第十六薄膜晶体管M1B的控制端输入第二启动信号GSP2。第十六薄膜晶体管M1B用于在反向扫描时对上拉控制节点netAn进行预充。
[0090] 如图5所示，具体的，上拉模块2包括第十薄膜晶体管M10。第十薄膜晶体管M10的控制端连接上拉控制节点netAn，第十薄膜晶体管M10的两个通路端分别连接第一时钟信号CKm和本级扫描信号线。第十薄膜晶体管M10用于对扫描信号进行上拉输出以及下拉清空。
[0091] 如图5所示，具体的，下拉模块3包括第九薄膜晶体管M9。第九薄膜晶体管M9的控制端连接第二时钟信号CKm+2，第九薄膜晶体管M9的两个通路端分别连接低电平VSS和第n级驱动电路单元的上拉控制节点netAn。第九薄膜晶体管M9对上拉控制节点netAn进行放电。
[0092] 如图5所示，具体的，输出节点维持模块6包括第十一薄膜晶体管M11A。第十一薄膜晶体管M11A的控制端连接第二时钟信号CKm+2，第十一薄膜晶体管M11A的两个通路端分别连接低电平VSS和本级扫描信号线。第十一薄膜晶体管M11A用于对输出节点Gn进行维持。
[0093] 如图5所示，第n级驱动电路单元还包括辅助维持模块8，辅助维持模块8包括第四薄膜晶体管M4A和第十七薄膜晶体管M4B。
[0094] 第四薄膜晶体管M4A的控制端输入第一启动信号GSP1，第四薄膜晶体管M4A的两个通路端分别连接上拉控制节点netAn和低电平VSS。其中，第1、2、3级驱动电路单元中的第四薄膜晶体管M4A的控制端输入低电平VSS。第四薄膜晶体管M4A用于在正扫画面中，在启动阶段对上拉控制节点netAn进行维持。
[0095] 第十七薄膜晶体管M4B的控制端输入第二启动信号GSP2，第十七薄膜晶体管M4B的两个通路端分别连接上拉控制节点netAn和低电平VSS。其中，第N-2、N-1、N级驱动电路单元中的第十七薄膜晶体管M4B的控制端输入低电平VSS。第十七薄膜晶体管M4B用于在反扫画面中，在启动阶段对上拉控制节点netAn进行维持。
[0096] 如图5所示，第n级驱动电路单元还包括清空模块7，清空模块7包括第二薄膜晶体管M2、第三薄膜晶体管M3以及第十二薄膜晶体管M12。
[0097] 第二薄膜晶体管M2的控制端输入清空信号CLR，第二薄膜晶体管M2的两个通路端分别连接低电平VSS和上拉控制节点netAn，第二薄膜晶体管M2用于在每一帧画面结束后和开关机时，对上拉控制节点netAn进行清空重置操作。
[0098] 第三薄膜晶体管M3的控制端输入清空信号CLR，第三薄膜晶体管M3的两个通路端分别连接低电平VSS和维持控制节点netBn，第三薄膜晶体管M3用于在每一帧画面结束后和开关机时，对维持控制节点netBn进行清空重置操作。
[0099] 第十二薄膜晶体管M12的控制端输入清空信号CLR，第十二薄膜晶体管M12的两个通路端分别连接低电平VSS和本级扫描信号线，第十二薄膜晶体管M12用于在每一帧画面结束后和开关机时，对本级扫描信号Gn进行清空重置操作。
[0100] 如图5所示，第n级驱动电路单元还包括自举电容C1，自举电容C1连接于上拉控制节点netAn和本级扫描信号线之间，通过电容耦合作用在输出过程中抬升上拉控制节点netAn的电位，提高本级扫描信号线的充电速度。
[0101] 图6所示是图5所示的电路在正向扫描时的驱动波形示意图：
[0102] GSP1是第一启动信号，同时负责在正向扫描时进行启动；
[0103] GSP2是第二启动信号，同时负责在反向扫描时进行启动；
[0104] CK1、CK2、CK3、CK4是时钟信号，正向扫描时依序输出；
[0105] CLR是清空重置信号，主要负责在每帧结束以及开关机时对电路内部节点进行电荷清空；
[0106] VGH是高电平VGH，主要负责上拉控制模块1的输入；
[0107] VSS是低电平VSS，主要负责提供扫描信号Gn的低电位；
[0108] 其他所示波形如netA1、netA2、netAlast-1、netAlast是电路内部节点的输出波形，G1、G2以及Glast分别为各级驱动电路单元输出的扫描信号的波形。
[0109] 图7所示是图5所示的电路在反向扫描时的驱动波形示意图：
[0110] GSP1是第一启动信号，同时负责在正向扫描时进行启动；
[0111] GSP2是第二启动信号，同时负责在反向扫描时进行启动；
[0112] CK1、CK2、CK3、CK4是时钟信号，反向扫描时倒序输出；
[0113] CLR是清空重置信号，主要负责在每帧结束以及开关机时对电路内部节点进行电荷清空；
[0114] VGH是高电平VGH，主要负责上拉控制模块1的输入；
[0115] VSS是低电平VSS，主要负责提供扫描信号Gn的低电位；
[0116] 其他所示波形如netA1、netA2、netAlast-1、netAlast是电路内部节点的输出波形，G1、G2以及Glast分别为各级驱动电路单元输出的扫描信号的波形。
[0117] 实施例二：
[0118] 图8为本发明一种栅极扫描驱动电路的实施例二的电路示意图。实施例二是在实施例一的基础上进行改进，具体改进点在于：
[0119] 输出节点维持模块6中的第十一薄膜晶体管M11A的控制端连接本级驱动电路单元的维持控制节点netBn，第十一薄膜晶体管M11A的两个通路端分别连接低电平VSS和本级扫描信号线。
[0120] 实施例三：
[0121] 图9为本发明一种栅极扫描驱动电路的实施例三的电路示意图。实施例三是在实施例一的基础上进行改进，具体改进点在于：
[0122] 1.输出节点维持模块6还包括第十九薄膜晶体M11B，第十九薄膜晶体管M11B的控制端连接本级驱动电路单元的维持控制节点netBn，第十九薄膜晶体管M11B的两个通路端分别连接低电平VSS和本级扫描信号线。第十一薄膜晶体管M11A和第十六薄膜晶体M11B共同对输出节点Gn进行维持，增强维持能力。
[0123] 实施例四：
[0124] 图10为本发明一种栅极扫描驱动电路的实施例四的电路示意图。实施例四是在实施例三的基础上进行改进，具体改进点在于：
[0125] 1.输出节点维持模块6中的第十一薄膜晶体管M11A的控制端连接上一级驱动电路单元的维持控制节点netBn-1,第十一薄膜晶体管M11A的两个通路端分别连接低电平VSS和本级扫描信号线；
[0126] 2.输出节点维持模块6中的第十九薄膜晶体M11B的控制端连接下一级驱动电路单元的维持控制节点netBn+1,第十九薄膜晶体管M11B的两个通路端分别连接低电平VSS和本级扫描信号线。
[0127] 实施例五：
[0128] 图11为本发明一种栅极扫描驱动电路的实施例五的电路示意图。实施例五是在实施例二的基础上进行改进，具体改进点在于：
[0129] 1.第n级驱动电路单元还包括级传节点产生模块9；级传节点产生模块9包括第十三薄膜晶体M13和第十四薄膜晶体M14；
[0130] 第十三薄膜晶体M13的控制端连接上拉控制节点netAn，第十三薄膜晶体M13的两个通路端分别连接本级驱动电路单元的时钟信号CKm和级传节点Tn；
[0131] 第十四薄膜晶体M14的控制端连接维持控制节点netBn，第十四薄膜晶体M14的两个通路端分别连接级传节点Tn和低电平VSS；
[0132] 2.上拉控制模块1中的第一薄膜晶体管M1A的控制端连接第n-1级驱动电路单元中的级传节点Tn-1，第一薄膜晶体管M1A的两个通路端分别连接高电平VGH和第n级驱动电路单元的上拉控制节点netAn；上拉控制模块1中的第十六薄膜晶体管M1B的控制端连接第n+1级驱动电路单元中的级传节点Tn+1，第十六薄膜晶体管M1B的两个通路端分别连接高电平VGH和第n级驱动电路单元的上拉控制节点netAn；
[0133] 3.清空模块7还包括第十五薄膜晶体管M15，第十五薄膜晶体管M15的控制端输入清空信号CLR，第十五薄膜晶体管M15的两个通路端分别连接级传节点Tn和低电平VSS；第十五薄膜晶体管M15用于一帧显示结束后和开关机时清空级传节点Tn。
[0134] 实施例六：
[0135] 图12为本发明一种栅极扫描驱动电路的实施例六的电路示意图。实施例六是在实施例一的基础上进行改进，支持显示期间任意时间暂停，可用于120Hz的内嵌式触控显示屏，具体改进点在于：
[0136] 1.增加了外部输入的触摸控制信号TC；
[0137] 2.清空模块7包括第二薄膜晶体管M2和第三薄膜晶体管M3；第二薄膜晶体管M2的控制端输入清空信号CLR，第二薄膜晶体管M2的两个通路端分别连接低电平VSS和上拉控制节点netAn，第二薄膜晶体管M2用于在每一帧画面结束后和开关机时，对上拉控制节点netAn进行清空重置操作；第三薄膜晶体管M3的控制端输入清空信号CLR，第三薄膜晶体管M3的两个通路端分别连接低电平VSS和维持控制节点netBn，第三薄膜晶体管M3用于在每一帧画面结束后和开关机时，对维持控制节点netBn进行清空重置操作；
[0138] 3.增加了触控维持模块10，触控维持模块10包括第十二薄膜晶体管M12，第十二薄膜晶体管M12的控制端输入触摸控制信号TC，第十二薄膜晶体管M12的两个通路端分别连接低电平VSS和本级扫描信号线，触控维持模块10用于在触控期间对第n级驱动电路单元的扫描信号Gn进行维持控制；
[0139] 4.正扫时序图如图13所示，反扫时序图如图14所示。
[0140] 图13所示是图12所示的电路在正向扫描时的驱动波形示意图:
[0141] GSP1是第一启动信号，同时负责在正向扫描时进行启动；
[0142] GSP2是第二启动信号，同时负责在反向扫描时进行启动；
[0143] CK1、CK2、CK3、CK4是时钟信号，正向扫描时依序输出；
[0144] CLR是清空重置信号，主要负责在每帧结束以及开关机时对电路内部节点进行电荷清空；
[0145] TC是触控期间的触控维持控制信号，负责在触控期间维持本级扫描信号；
[0146] VGH是高电平VGH，主要负责上拉控制模块1的输入；
[0147] VSS是低电平VSS，主要负责提供扫描信号Gn的低电位；
[0148] 其他所示波形如netA1、netA2、netAlast-1、netAlast是电路内部节点的输出波形，G1、G2以及Glast分别为各级驱动电路单元输出的扫描信号的波形。
[0149] 图14所示是图12所示的电路在正向扫描时的驱动波形示意图:
[0150] GSP1是第一启动信号，同时负责在正向扫描时进行启动；
[0151] GSP2是第二启动信号，同时负责在反向扫描时进行启动；
[0152] CK1、CK2、CK3、CK4是时钟信号，反向扫描时倒序输出；
[0153] CLR是清空重置信号，主要负责在每帧结束以及开关机时对电路内部节点进行电荷清空；
[0154] TC是触控期间的触控维持控制信号，负责在触控期间维持本级扫描信号；
[0155] VGH是高电平VGH，主要负责上拉控制模块1的输入；
[0156] VSS是低电平VSS，主要负责提供扫描信号Gn的低电位；
[0157] 其他所示波形如netA1、netA2、netAlast-1、netAlast是电路内部节点的输出波形，G1、G2以及Glast分别为各级驱动电路单元输出的扫描信号的波形。
[0158] 本发明还公开了一种液晶显示装置，液晶显示装置的结构如图15所示，包括上述栅极扫描驱动电路，该栅极扫描驱动电路可以是单边驱动方式，也可以是双边驱动方式。
[0159] 应当说明的是，上述实施例均可根据需要自由组合。以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
