1.基于STM32与FPGA的智能硬件终端，其特征在于包括电源模块、单片机模块、FPGA模块、滤波模块；电源模块为单片机模块和FPGA模块供电，FPGA模块的信号输出端与单片机模块信号输入端相连；电源模块与单片机模块和FPGA模块间设有滤波模块，用于滤除噪声及分离各种不同信号的作用。
2.如权利要求1所述的基于STM32与FPGA的智能硬件终端，其特征在于所述电源模块包括5V转3.3VFPGA供电电路、5V转2.5VFPGA供电电路、5V转1.2VFPGA供电电路、5V转3.3V单片机供电电路、5V输入及保险丝电路；
所述的5V转3.3VFPGA供电电路包括芯片U4、电容C38-C42、电阻R23-R25、R29、二极管D3-D5；芯片U4的1脚与电容C39的一端、二极管D3的负极、二极管D4的负极相连接，2脚接地，
3脚与电阻R29的一端、电阻R24的一端连接，4脚与电阻R23的一端、电阻R25的一端连接，5脚与电阻R23的另一端、二极管D3的正极、电容C38的一端连接后接接5V电源，6脚与电容C39的另一端、二极管D5的负极、电感L2的一端相连接；电感L2的另一端与电阻R24的另一端、二极管D4的正极、电容C40的一端、电解电容C41的正极、电容C42的一端连接后作为3.3VFPGA模块供电端；电容C38的另一端、电阻R25的另一端、二极管D5的正极、电阻R29的另一端、电容C40的另一端、电解电容C41的负极、电容C42的另一端接地；
所述的5V转2.5VFPGA供电电路包括芯片U11、电容C43-C45，芯片U11的1脚与电容C43的负极连接后接地，2脚与4脚、电容C44的正极、电容C45的一端连接后作为2.5VFPGA模块供电端，3脚与电容C43的正极连接后接5V电源；电容C44的负极、电容C45的另一端接地；
所述的5V转1.2VFPGA供电电路包括芯片U12、电容46-48，芯片U12的1脚与电容C46的负极连接后接地，2脚与4脚、电容C47的正极、电容C48的一端连接后作为1.2VFPGA模块供电端，3脚与电容C46的正极连接后接5V电源；电容C47的负极、电容C48的另一端接地；
所述的5V转3.3V单片机供电电路包括芯片U13、电容C50-C54，芯片U13的1脚与3脚、电容C50的一端、电容C51的一端连接后接5V电源，2脚与电容C50的另一端、电容C51的另一端、电容C52的一端连接后接地，4脚与电容C52的另一端连接，5脚与电容C53的一端、电容C54的一端连接后作为3.3V单片机模块供电端；电容C53的另一端、电容C54的另一端接地；
所述的5V输入及保险丝电路包括USB插件P14、保险丝F1、电容C56；USB插件P14的1脚与保险丝F1的一端连接，5脚与电解电容C56的负极接地，保险丝F1的另一端与电解电容C56的正极连接后5V电源，同时作为5V单片机模块供电端；USB插件P14的其余脚架空；
芯片U4的型号为MP2359，芯片U11、U12的型号为REG1117-2.5，U13的型号为RT9193。
3.如权利要求2所述的基于STM32与FPGA的智能硬件终端，其特征在于所述的滤波模块包括FPGA3.3V电源滤波电路、FPGA1.2V电源滤波电路、FPGA2.5V电源滤波电路、单片机3.3V电源滤波电路；其中FPGA3.3V电源滤波电路包括电容C2-C9,电容C2的一端与电容C3的一端、电容C4的一端、电容C5的一端、电容C6的一端、电容C7的一端、电容C8的一端、电容C9的一端连接后接电源模块3.3VFPGA模块供电端，同时作为本模块的3.3VFPGA模块供电端；电容C2的另一端与电容C3的另一端、电容C4的另一端、电容C5的另一端、电容C6的另一端、电容C7的另一端、电容C8的另一端、电容C9的另一端连接后接地；FPGA1.2V电源滤波电路包括电容C15-22，电容C15的一端与电容C16的一端、电容C17的一端、电容C18的一端、电容C19的一端、电容C20的一端、电容C21的一端、电容C22的一端连接后接电源模块1.2VFPGA模块供电端，同时作为本模块的1.2VFPGA模块供电端；电容C15的另一端与电容C16的另一端、电容C17的另一端、电容C18的另一端、电容C19的另一端、电容C20的另一端、电容C21的另一端、电容C22的另一端连接后接地；FPGA2.5V电源滤波电路包括包括电容C29、C30、C32、C33，电容C29的一端与电容C30的一端、电容C32的一端、电容C33的一端连接后接电源模块
2.5VFPGA模块供电端，同时作为本模块的2.5VFPGA模块供电端；电容C29的另一端与电容C30的另一端、电容C32的另一端、电容C33的另一端连接后接地；单片机3.3V电源滤波电路包括电容C34-C37，电容C34的一端与电容C35的一端、电容C36的一端、电容C37的一端连接后接电源模块3.3V单片机模块供电端，同时作为本模块的3.3V单片机模块供电端；电容C34的另一端与电容C35的另一端、电容C36的另一端、电容C37的另一端连接后接地。
4.如权利要求3所述的基于STM32与FPGA的智能硬件终端，其特征在于所述的FPGA模块包括通信逻辑电路、人机交互逻辑电路、第一信号输入逻辑电路、第二信号输入逻辑电路、复位逻辑电路、晶振及信号输入电路、信号输出电路；
通信逻辑电路包括芯片U5、U6、U7、U8、U9、U10、端子P10、电阻R26-R28、电阻R33-36，芯片U5A的6脚与芯片U6的5脚连接，8脚与芯片U6的1脚连接，13脚与芯片U6的2脚连接，其余脚架空；芯片U6的3脚、7脚、8脚连接后接地，6脚与芯片U5J的12脚连接，4脚接地；芯片U5J的15脚与芯片U7的3脚、端子P10的9脚、电阻R26的一端连接，20脚与芯片U8的3脚、端子P10的3脚连接，16脚与芯片U9的3脚、端子P10的1脚、电阻R28的一端连接，18脚与芯片U10的3脚、端子P10的5脚、电阻R27的一端连接，94脚与97脚连接后接地，96脚与滤波模块的2.5VFPGA模块供电端连接，21脚与电阻R33的一端连接，92脚与电阻R34的一端连接，14脚与电阻R35的一端连接，9脚与电阻R36的一端连接，1-3脚、7脚、10-11脚作为外部数据的预留输入端；电阻R33的另一端、芯片U7的1脚、芯片U8的1脚、芯片U9的1脚、芯片U10的1脚、电阻R28的另一端、端子P10的2脚、端子P10的10脚接地；芯片U7的2脚、芯片U8的2脚、芯片U9的2脚、芯片U10的2脚、端子P10的4脚、电阻R26的另一端、电阻R27的另一端接滤波模块的2.5VFPGA模块供电端；电阻R34的另一端、电阻R35的另一端、电阻R36的另一端接滤波模块的3.3VFPGA模块供电端；
人机交互逻辑电路包括芯片U5、电阻R30-32、电阻R37-38、发光二极管D6-D7、暗礁S5-S7；芯片U5C的38脚与电阻R32的一端、按键S5的一端连接，42脚与电阻R31的一端、按键S6的一端连接，43脚与电阻R30的一端、按键S7的一端连接，50脚与电阻R37的一端连接，51脚与电阻R38的一端连接，39脚、44脚、46脚、49脚、52脚、53脚作为外部数据的预留输入端；电阻R37的另一端与发光二极管D6的负极连接，电阻R38的另一端与发光二极管D7的负极连接，发光二极管D6的正极、发光二极管D7的正极、电阻R30的另一端、电阻R31的另一端、电阻R32的另一端接滤波模块的3.3VFPGA模块供电端；按键S5-S7的另一端接地；
所述的第一信号输入逻辑电路包括芯片U5、同轴电缆连接器P11、电阻R40、按键S9；芯片U5D的54脚与同轴电缆连接器P11的1脚连接，59脚与电阻R40的一端、按键S9的一端连接，
55脚、58脚、60脚、64-72脚作为外部数据的预留输入端；同轴电缆连接器P11的1脚同时作为FPGA模块外部数据的第一输入端口，2脚接地，其余脚架空；电阻R40的另一端接滤波模块的
3.3VFPGA模块供电端；按键S9的另一端接地；
所述的第二信号输入逻辑电路包括芯片U5、同轴电缆连接器P12；芯片U5E的73脚与同轴电缆连接器P12的1脚连接，74-77脚、80脚、83-87脚作为外部数据的预留输入端；同轴电缆连接器P12的1脚同时作为FPGA模块外部数据的第二输入端口，2脚接地，其余脚架空；
所述的复位逻辑电路包括芯片U5、电容C49、电阻R39、按键S8；芯片U5G的110脚与电解电容C49的正极、按键S8的一端、电阻R39的一端连接，111-115脚、119-121脚、124-127脚作为外部数据的预留输入端；电解电容C49的负极、按键S8的另一端接地；电阻R39的另一端接滤波模块的3.3VFPGA模块供电端；
所述的晶振及信号输入电路包括芯片U5、振荡器Y3、同轴电缆连接器P13、电阻R41、电容C55、电感L3；芯片U5的24脚与电阻R41的一端连接，91脚与同轴电缆连接器P13的1脚连接，23脚、25脚、88-90脚作为时钟信号预留引脚；同轴电缆连接器P13的1脚同时作为时钟信号输入端口，2脚接地，其余脚架空；振荡器Y3的1脚架空，2脚接地，3脚与电阻R41的另一端连接，4脚与电感L3的一端、电容C55的一端连接；电感L3的另一端接滤波模块的3.3VFPGA模块供电端；电容C55的另一端接地；
所述的信号输出电路包括芯片U5，芯片U5B的28脚、30-34脚分别作为FPGA模块的信号输出端PB10、PB14、PB15、PD2、PD3、PE0；
芯片U5的型号为EP4CE10E22C8，芯片U6的型号为EPCS4SI8N，芯片U7-U10的型号为BAT54S，同轴电缆连接器P11-13的型号为SMA。
5.如权利要求4所述的基于STM32与FPGA的智能硬件终端，其特征在于所述的单片机模块包括芯片U1、U2，USB接插件U3，电阻R1-R22、电容C1、C11-C14、C23-C24、晶振Y1-Y2、接线端子P5、接线端子BOOT1、按键S1-S4、SW1、同轴电缆连接器P6、P9、卡座SD、发光二极管D1-D2；芯片U1的6脚与电容C12的一端连接，8脚与电容C1的一端、晶振Y1的一端连接，9脚与电容C10的一端、晶振Y1的另一端连接，10脚接地，11脚接滤波模块的3.3V单片机模块供电端，
12脚与电容C11的一端、晶振Y2的一端连接，13脚与电容C14的一端、晶振Y2的另一端连接，
14脚与电容C23的一端、按键SW1的一端连接，19脚、20脚接地，21脚与电容C24的一端、电感L1的一端连接，22脚接滤波模块的3.3V单片机模块供电端，27脚接地，28脚接滤波模块的
3.3V单片机模块供电端，29脚与同轴电缆连接器P6的1脚连接，35脚与同轴电缆连接器P9的
1脚连接，37脚与接线端子BOOT1的4脚、电阻R16的一端连接，47脚与FPGA模块的信号输出端PB10连接，49脚接地，50脚接滤波模块的3.3V单片机模块供电端，53脚、54脚分别与FPGA模块的信号输出端PB14、PB15连接，65脚与卡座SD的7脚、电阻R6的一端连接，66脚与卡座SD的
8脚、电阻R7的一端连接，67脚与电阻R8的一端、电阻R9的一端连接，70脚与电阻R20的一端连接，71脚与电阻R11的一端、电阻R10的一端连接，72脚与接线端子P5的2脚连接，74脚与接线端子P5的4脚连接后接地，75脚与接线端子P5的1脚连接后接滤波模块的3.3V单片机模块供电端，76脚与接线端子P5的3脚连接，78脚与电阻R2的一端、电阻R15的一端、卡座SD的1脚连接，79脚与电阻R3的一端、电阻R20的一端、卡座SD的2脚连接，80脚与电阻R5的一端、卡座SD的5脚连接，83脚与电阻R4的一端、卡座SD的3脚连接后接FPGA模块的信号输出端PD2,84脚接FPGA模块的信号输出端PD3,92脚与芯片U2的6脚、电阻R1的一端连接，93脚与芯片U2的
5脚,94脚与接线端子BOOT1的2脚、电阻R17的一端连接，97脚接FPGA模块的信号输出端PE0,
99脚接地，100脚接滤波模块的3.3V单片机模块供电端，其余脚作为IO信号输入输出端口；
电容C1、C10、C11、C14、C23、C24的另一端、按键SW1的另一端接地；电感L1的另一端与电阻R13的一端、电阻R14的一端连接后接滤波模块的3.3V单片机模块供电端；同轴电缆连接器P6、P9的1脚同时作为外部数据输入端口，2脚接地，其余脚架空；接线端子BOOT1的1脚与电阻R13的另一端连接，3脚与电阻R14的另一端连接；电阻R16的另一端与电阻R17的另一端、按键S1-S4的一端连接后接地；按键S1-S4的另一端分别与电阻R18、R19、R21、R22的一端连接，电阻R18、R19、R21、R22的另一端接滤波模块的3.3V单片机模块供电端；电阻R15的另一端与发光二极管D1的负极连接，电阻R20的另一端与发光二极管D2的负极连接，发光二极管D1的正极与发光二极管D2的正极连接后接滤波模块的3.3V单片机模块供电端；USB接插件U3的G脚与ID脚、卡座SD的9脚连接后接地，D+脚与电阻R11的另一端连接，D-脚与电阻R12的另一端连接，Vbus脚接滤波模块的5V单片机模块供电端；卡座SD的4脚与电阻R10的另一端连接，6脚接地，10脚与电阻R9的另一端连接；电阻R8的另一端与电阻R1-R7的另一端连接后接滤波模块的3.3V单片机模块供电端；芯片U2的1脚与2-4脚、7脚连接后接地，8脚与电容C13的一端连接，电容C13的另一端接地；
芯片U1的型号为STM32F103VC/ET6，芯片U2的型号为AT24C08，卡座SD的型号为micro SD卡，同轴电缆连接器P6、P9的型号为SMA。