一种半导体器件及其制造方法和电子装置
阅读：1032发布：2020-06-08
专利汇可以提供一种半导体器件及其制造方法和电子装置专利检索，专利查询，专利分析的服务。并且本 发明 提供一种 半导体 器件及其制造方法和 电子 装置，涉及半导体技术领域。包括：提供顶部 晶圆 ，在所述顶部晶圆中形成有多个 像素 单元；提供底部晶圆，将顶部晶圆的 正面 和底部晶圆的正面进行键合；对所述顶部晶圆的背面进行减薄处理；在所述顶部晶圆的背面沉积形成半导体材料层，并 图案化 所述半导体材料层形成多个格栅；沉积形成保护层，以 覆盖 所述顶部晶圆的背面和每个所述格栅。根据本发明的制造方法，在顶部晶圆的背面对应像素单元的区域上形成SiGe格栅，可以减少各种串扰问题的产生，同时在格栅形成后在实施保护层的制作，可有效提高图形 质量 ，进而提高器件的性能。，下面是一种半导体器件及其制造方法和电子装置专利的具体信息内容。
1.一种半导体器件的制造方法，包括：
步骤S1：提供顶部晶圆，在所述顶部晶圆中形成有多个像素单元；
步骤S2：提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；
步骤S3：对所述顶部晶圆的背面进行减薄处理；
在对所述顶部晶圆的背面进行减薄处理之后，在所述顶部晶圆的背面上形成氧化物层；
步骤S4：形成所述氧化物层之后，在所述顶部晶圆的背面沉积形成半导体材料层，并图案化所述半导体材料层形成多个格栅；
步骤S5：沉积形成保护层，以覆盖所述顶部晶圆的背面和每个所述格栅。
2.根据权利要求1所述的制造方法，其特征在于，每个所述格栅由四个条状结构围成的方框形构成，所述顶部晶圆的每个像素单元对应一个所述格栅。
3.根据权利要求1所述的制造方法，其特征在于，所述氧化物层的厚度范围为80～200埃。
4.根据权利要求1所述的制造方法，其特征在于，在所述步骤S4中，图案化所述半导体材料层的步骤包括：在所述半导体材料层上形成图案化的光阻，以图案化的光阻为掩膜刻蚀所述半导体材料层停止于所述氧化物层上，以形成所述多个格栅。
5.根据权利要求1所述的制造方法，其特征在于，所述半导体材料层的厚度范围为1500～2500埃。
6.根据权利要求1所述的制造方法，其特征在于，所述半导体材料层的材料包括SiGe。
7.根据权利要求1所述的制造方法，其特征在于，所述保护层的材料包括氮化硅。
8.根据权利要求1所述的制造方法，其特征在于，所述底部晶圆包括形成于所述底部晶圆正面的多个CMOS器件，位于所述底部晶圆正面的多个CMOS器件上的层间介电层，以及位于所述层间介电层中的与每个所述CMOS器件相连的布线层。
9.根据权利要求8所述的制造方法，其特征在于，在所述步骤S5之后还包括以下步骤：
从所述顶部晶圆的背面开始，刻蚀所述格栅外侧的顶部晶圆和部分所述底部晶圆，直到暴露所述底部晶圆中的布线层的底部金属层为止，以形成开口；
在所述顶部晶圆的背面以及所述开口的侧壁上形成金属间氧化物；
在所述顶部晶圆的背面以及所述开口中的所述金属间氧化物上形成焊盘材料层；
刻蚀所述开口中的焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘。
10.一种半导体器件，包括：
顶部晶圆，在所述顶部晶圆中形成有多个像素单元，在所述顶部晶圆的背面上形成有多个格栅，以及覆盖每个所述格栅和所述顶部晶圆背面的保护层，其中，所述格栅的材料为半导体材料；在所述顶部晶圆的背面所述格栅的下方以及格栅侧部的保护层下方还形成有氧化物层；
底部晶圆，顶部晶圆的正面和底部晶圆的正面相键合。
11.根据权利要求10所述的半导体器件，其特征在于，所述氧化物层的厚度范围为80～
200埃。
12.根据权利要求10所述的半导体器件，其特征在于，所述格栅的高度范围为1500～
2500埃。
13.根据权利要求10所述的半导体器件，其特征在于，所述半导体材料包括SiGe。
14.根据权利要求10所述的半导体器件，其特征在于，每个所述格栅由四个条状结构围成的方框形构成，所述顶部晶圆的每个像素单元对应一个所述格栅。
15.根据权利要求10所述的半导体器件，其特征在于，所述底部晶圆包括形成于所述底部晶圆正面的多个CMOS器件，位于所述底部晶圆正面的多个CMOS器件上的层间介电层，以及位于所述层间介电层中的分别与每个CMOS器件相连的布线层。
16.根据权利要求15所述的半导体器件，其特征在于，还包括从所述顶部晶圆的背面开始，贯穿所述格栅外侧的顶部晶圆和部分所述底部晶圆的开口，所述开口的底部位于所述底部晶圆中的布线层的底部金属层的表面上，在所述顶部晶圆的背面以及所述开口的侧壁上形成有金属间氧化物，在部分顶部晶圆的背面以及所述开口的侧壁和底部的所述金属间氧化物层上形成有焊盘。
17.一种电子装置，其特征在于，包括如权利要求10至16任一项所述的半导体器件。
一种半导体器件及其制造方法和电子装置
技术领域
[0001] 本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
[0002] 背照式(BSI)图像传感器可以减少/避免电路层或氧化层对光线的吸收和反射，因而具有较高的感光度和信噪比。为了提高光子捕集效率，现在许多高性能CMOS图像传感器都是背照式(BSI)图像传感器。
[0003] 在BSI工艺技术发展期间，其正遭受串扰问题。主要包括以下几种串扰：光谱串扰、光学串扰和电串扰。
[0004] 其中，光谱串扰由滤色镜的特征引起。光学串扰是由光子穿透诱导到相邻像素引起。在后端堆叠结构中的光子反射或衍射在BSI传感器中得到改善，但在硅中的光学串扰仍然是一个严重的问题，因为不可能通过注入隔离来抑制光学串扰。电串扰是电子扩散或漂移到其他像素。
[0005] 现有以下几种方法来改善BSI图像传感器的光学串扰：一种方法为在相邻像素区之间形成多晶硅深沟槽隔离结构，然而，多晶硅的沉积温度高，约为500℃，高温对会对光电二极管和ROC IC的功能造成负面影响；另一种方法是，使用金属格栅屏蔽来改善光学串扰，其形成步骤包括：在晶圆的背面依次形成氧化物层和氮化硅层，氮化硅层上形成金属层，在金属层上形成图案化的光阻，以图案化的光阻为掩膜刻蚀金属层停止于氮化硅层上，以形成格栅，然而，在刻蚀金属层的过程中，容易对氮化硅层造成损伤，而氮化硅层的厚度又会影响器件的量子效率(Quantum Efficiency，简称QE)。
[0006] 因此，有必要提出一种新的半导体器件及其制造方法，以解决上述技术问题。
发明内容
[0007] 在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
[0008] 针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
[0009] 步骤S1：提供顶部晶圆，在所述顶部晶圆中形成有多个像素单元；
[0010] 步骤S2：提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；
[0011] 步骤S3：对所述顶部晶圆的背面进行减薄处理；
[0012] 步骤S4：在所述顶部晶圆的背面沉积形成半导体材料层，并图案化所述半导体材料层形成多个格栅；
[0013] 步骤S5：沉积形成保护层，以覆盖所述顶部晶圆的背面和每个所述格栅。
[0014] 进一步，每个所述格栅由四个条状结构围成的方框形构成，所述顶部晶圆的每个像素单元对应一个所述格栅。
[0015] 进一步，在所述步骤S3和所述步骤S4之间，还包括：在所述顶部晶圆的背面上形成氧化物层的步骤。
[0016] 进一步，所述氧化物层的厚度范围为80～200埃。
[0017] 进一步，在所述步骤S4中，图案化所述半导体材料层的步骤包括：在所述半导体材料层上形成图案化的光阻，以图案化的光阻为掩膜刻蚀所述半导体材料层停止于所述氧化物层上，以形成所述多个格栅。
[0018] 进一步，所述半导体材料层的厚度范围为1500～2500埃。
[0019] 进一步，所述半导体材料层的材料包括SiGe。
[0020] 进一步，所述保护层的材料包括氮化硅。
[0021] 进一步，所述底部晶圆包括形成于所述底部晶圆正面的多个CMOS器件，位于所述底部晶圆正面的多个CMOS器件上的层间介电层，以及位于所述层间介电层中的与每个所述CMOS器件相连的布线层。
[0022] 进一步，在所述步骤S5之后还包括以下步骤：
[0023] 从所述顶部晶圆的背面开始，刻蚀所述格栅外侧的顶部晶圆和部分所述底部晶圆，直到暴露所述底部晶圆中的布线层的底部金属层为止，以形成开口；
[0024] 在所述顶部晶圆的背面以及所述开口的侧壁上形成金属间氧化物；
[0025] 在所述顶部晶圆的背面以及所述开口中的所述金属间氧化物上形成焊盘材料层；
[0026] 刻蚀所述开口中的焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘。
[0027] 本发明实施例二提供一种半导体器件，包括：
[0028] 顶部晶圆，在所述顶部晶圆中形成有多个像素单元，在所述顶部晶圆的背面上形成有多个格栅，以及覆盖每个所述格栅和所述顶部晶圆背面的保护层，其中，所述格栅的材料为半导体材料；
[0029] 底部晶圆，顶部晶圆的正面和底部晶圆的正面相键合。
[0030] 进一步，在所述顶部晶圆的背面所述格栅的下方还形成有氧化物层。
[0031] 进一步，所述氧化物层的厚度范围为80～200埃。
[0032] 进一步，所述格栅的高度范围为1500～2500埃。
[0033] 进一步，所述半导体材料包括SiGe。
[0034] 进一步，每个所述格栅由四个条状结构围成的方框形构成，所述顶部晶圆的每个像素单元对应一个所述格栅。
[0035] 进一步，所述底部晶圆包括形成于所述底部晶圆正面的多个CMOS器件，位于所述底部晶圆正面的多个CMOS器件上的层间介电层，以及位于所述层间介电层中的分别与每个CMOS器件相连的布线层。
[0036] 进一步，还包括从所述顶部晶圆的背面开始，贯穿所述格栅外侧的顶部晶圆和部分所述底部晶圆的开口，所述开口的底部位于所述底部晶圆中的布线层的底部金属层的表面上，在所述顶部晶圆的背面以及所述开口的侧壁上形成有金属间氧化物，在部分顶部晶圆的背面以及所述开口的侧壁和底部的所述金属间氧化物层上形成有焊盘。
[0037] 本发明实施例二提供一种电子装置，其包括前述的半导体器件。
[0038] 综上所述，根据本发明的半导体器件的制造方法，在顶部晶圆的背面对应像素单元的区域上形成SiGe格栅，可以减少各种串扰问题的产生，同时在格栅形成后在实施保护层的制作，可有效提高图形质量，进而提高器件的性能。附图说明
[0039] 本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0040] 附图中：
[0041] 图1A-1F示出了本发明一实施例中的半导体器件的剖面示意图；
[0042] 图2示出了根据本发明一实施例中的半导体器件的制造方法的示意性流程图。
具体实施方式
[0043] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0044] 应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0045] 应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0046] 空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0047] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0048] 这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
[0049] 为了彻底理解本发明，将在下列的描述中提出详细的结构及制造过程，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0050] 实施例一
[0051] 下面，参照图1A至图1F以及图2来描述本发明实施例提出的半导体器件的制造方法。示例性地，本发明的半导体器件为背照式(BSI)图像传感器，其中，图1A-1F示出了本发明一实施例中的半导体器件的剖面示意图，图2示出了根据本发明一实施例中的半导体器件的制造方法的示意性流程图。
[0052] 首先，如图1A所示，提供顶部晶圆100，在所述顶部晶圆100的正面形成有多个CMOS器件101。
[0053] 具体地，所述顶部晶圆100包括半导体衬底1001，半导体衬底1001可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。
[0054] 在一个实施例中，在顶部晶圆中还包括像素区，像素区包含多个像素单元，这些像素单元以阵列方式排列于半导体衬底中。光电二极管阵列包含多个光电二极管及多个像素晶体管，遍布于像素区中的整个半导体衬底中。
[0055] 示例性地，在半导体衬底1001的正面形成有多个CMOS器件101，其中CMOS器件为像素单元的组成元件，每个CMOS器件101均包括形成于半导体衬底1001中的阱区，位于阱区中的源极和漏极，以及位于源极和漏极之间的半导体衬底表面上的栅极结构等。其中，在所述顶部晶圆100的正面的半导体衬底1001中还形成有隔离结构102，以隔离相邻的CMOS器件101。本实施例中，隔离结构102较佳地为浅沟槽隔离结构。
[0056] 在每个CMOS器件101上形成有布线层103。示例性地，在顶部晶圆100的正面还形成有覆盖半导体衬底1001表面的层间介电层104，布线层103形成于层间介电层104中。层间介电层104可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
[0058] 接着，如图1B所示，提供底部晶圆200，将顶部晶圆100的正面和底部晶圆200的正面进行键合。
[0059] 进一步地，所述底部晶圆200包括形成于所述底部晶圆200正面的多个CMOS器件201，位于所述底部晶圆200正面的多个CMOS器件201上的层间介电层204，以及位于所述层间介电层204中的与每个CMOS器件201相连布线层203。
[0060] 具体地，所述底部晶圆200包括半导体衬底2001，半导体衬底2001可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。
[0061] 在半导体衬底2001的正面形成有多个CMOS器件201，每个CMOS器件201均包括形成于半导体衬底2001中的阱区，位于阱区中的源极和漏极，以及位于源极和漏极之间的半导体衬底表面上的栅极结构等。其中，在所述底部晶圆200的正面的半导体衬底2001中还形成有隔离结构202，以隔离相邻的CMOS器件201。本实施例中，隔离结构202较佳地为浅沟槽隔离结构。
[0062] 在每个所述多个CMOS器件201上形成有布线层203。示例性地，在顶部晶圆200的正面还形成有覆盖半导体衬底2001表面的层间介电层204，布线层203形成于层间介电层204中。层间介电层204可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
[0063] 在一个示例中，布线层203由多层金属层和连接相邻金属层的金属通孔组成，该布线层203可以为铜互连结构，布线层203与每个CMOS晶体管201相连接。可采用本领域技术人员熟知的任何方法形成该布线层203。
[0064] 将顶部晶圆100的正面和底部晶圆200的正面进行键合。可采用任何适合的键合方法进行该键合步骤，例如，氧化物熔融键合等。
[0065] 继续参考图1B，对所述顶部晶圆100的背面进行减薄处理。
[0066] 可采用本领域技术人员熟知的任何方法进行本步骤的减薄处理，例如，刻蚀工艺或者背部研磨工艺等。本实施例中，较佳地使用背部研磨工艺进行减薄处理。示例性地，减薄后，所述顶部晶圆的剩余厚度范围为2～3μm。
[0067] 接着，如图1B所示，在所述顶部晶圆100的背面上形成氧化物层105。
[0068] 所述氧化物层105的材料可以包括氧化硅或氮氧化硅等材料。示例性地，所述氧化物层105的厚度范围为80～200埃，在本实施例中，所述氧化物层105的厚度较佳地为160埃。可采用本领域技术人员熟知的任何沉积方法形成氧化物层105，例如化学气相沉积、物理气相沉积等方法。
[0069] 接着，如图1C-1D所示，在所述顶部晶圆100的背面沉积形成半导体材料层106a，并图案化所述半导体材料层106a，以形成多个格栅106。
[0070] 半导体材料层106a的材料可以为任何适合的半导体材料，例如Ge、SiGe等，本实施例中，较佳地半导体材料层106a的材料为SiGe。可以采用任何适合的沉积方法形成SiGe，其中，较佳地为使用PECVD工艺，且采用比较低的沉积温度，例如沉积温度为250℃。可选地，所述半导体材料层的厚度范围为1500～2500埃。上述厚度仅是示例示例性地，其他任何合适的厚度范围也可适用于本发明。
[0071] 在一个示例中，图案化所述半导体材料层106a的步骤包括：在所述半导体材料层106a上形成图案化的光阻，以图案化的光阻为掩膜刻蚀所述半导体材料层106a停止于氧化物层105上，以形成所述多个格栅106。示例性地，每个所述格栅106由四个条状结构围成的方框形构成，所述顶部晶圆的每个像素单元对应一个所述格栅，换言之，格栅106中的间隙的尺寸可近似的等于每个像素单元的尺寸。其中，可通过多半导体材料层106a的刻蚀形成多个暴露氧化物层105的开口的方法来形成格栅106，该开口的尺寸可定义为基本上与每个像素单元的尺寸相同，其中开口的形状可以为方形或其他合适的形状。对于半导体材料层
106a的刻蚀可采用任何适用的干法刻蚀或者湿法刻蚀工艺，本实施例中，较佳地使用包括刻蚀剂Cl2和HBr的干法刻蚀工艺，该干法刻蚀具有半导体材料对氧化物的高选择性。
106a的刻蚀可采用任何适用的干法刻蚀或者湿法刻蚀工艺，本实施例中，较佳地使用包括刻蚀剂Cl2和HBr的干法刻蚀工艺，该干法刻蚀具有半导体材料对氧化物的高选择性。
[0072] 进一步地，在平面上看，所述多个格栅106由多条纵横交错平行的条状结构间隔交叉形成，相邻条状结构之间的间隔距离可以近似与像素单元的尺寸相同。
[0073] 接着，如图1E所示，沉积形成保护层107，以覆盖所述顶部晶圆100的背面和每个所述格栅106。
[0074] 具体地，保护层107可以包括任何适合的绝缘材料，例如可以为SiO2、SiN、SiON或SiON2，本实施例中，较佳地保护层107的材料包括SiN。保护层107的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法。其中，在保护层107的厚度范围为100～1000埃，例如，可以为200埃、500埃、600埃等。
[0075] 接着，如图1F所示，从所述顶部晶圆100的背面开始，刻蚀所述格栅106外侧的顶部晶圆100和部分所述底部晶圆200，直到暴露所述底部晶圆200中的布线层203的底部金属层为止，以形成开口；在所述开口的侧壁上以及顶部晶圆100的背面上形成金属间氧化物108；在所述开口中以及部分顶部晶圆100的背面的所述金属间氧化物108上形成焊盘材料层；刻蚀所述开口中的焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘109。
[0076] 示例性地，可先依次刻蚀顶部晶圆100背面的保护层107、氧化物层105、半导体衬底1001和层间介电层104，再刻蚀底部晶圆200正面的部分层间介电层204，直到暴露所述底部晶圆200中的布线层203的底部金属层为止，以形成开口。可采用本领域技术人员熟知的任何方法进行半导体衬底1001和层间介电层104、204的刻蚀，例如干法刻蚀或者湿法刻蚀等。
[0077] 金属间氧化物108的材料可以包括氧化硅、氮氧化硅等。可采用化学气相沉积、物理气相沉积、热氧化等方法形成金属间氧化物108。
[0078] 在所述开口中以及部分顶部晶圆100的背面的所述金属间氧化物108上形成焊盘材料层；刻蚀所述开口中的焊盘材料层的中心区域，保留所述开口侧壁和底部上的焊盘材料层，以形成焊盘109。其中，所述焊盘材料层的材料可以为适合的任何金属材料，例如，金、银、铝、铜等，本实施中，较佳地焊盘材料层的材料包括铝。
[0079] 至此完成了本发明的半导体器件的关键制作步骤，在本发明实施例中，在形成焊盘之后还可以包括其他步骤，在此并不进行限定。
[0080] 综上所述，根据本发明的半导体器件的制造方法，在顶部晶圆的背面对应像素单元的区域上形成SiGe格栅，可以减少各种串扰问题的产生，同时在格栅形成后在实施保护层的制作，可有效提高图形质量，进而提高器件的性能。
[0081] 参照图2，为本发明的一个实施例的一种半导体器件的制造方法的示意性流程图，用于简要示出整个制造工艺的流程。
[0082] 步骤S201：提供顶部晶圆，在所述顶部晶圆中形成有多个像素单元；
[0083] 步骤S202：提供底部晶圆，将顶部晶圆的正面和底部晶圆的正面进行键合；
[0084] 步骤S203：对所述顶部晶圆的背面进行减薄处理；
[0085] 步骤S204：在所述顶部晶圆的背面沉积形成半导体材料层，并图案化所述半导体材料层形成多个格栅；
[0086] 步骤S205：沉积形成保护层，以覆盖所述顶部晶圆的背面和每个所述格栅。
[0087] 实施例二
[0088] 下面，参照图1F来描述本发明实施例提出的半导体器件。示例性地，本发明的半导体器件为背照式(BSI)图像传感器。
[0089] 如图1F所示，本发明的半导体器件包括顶部晶圆100，在所述顶部晶圆100的正面形成有多个CMOS器件101，在每个所述CMOS器件101上形成有布线层103，在所述顶部晶圆100的背面上形成有多个格栅106，以及覆盖每个所述格栅106和所述顶部晶圆100背面的保护层107，其中，所述格栅106的材料为半导体材料。
[0090] 具体地，所述顶部晶圆100包括半导体衬底1001，半导体衬底1001可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。示例性地，所述顶部晶圆的厚度范围为2～3μm。
[0091] 在一个实施例中，本发明的半导体器件为BSI CMOS图像传感器，BSI CMOS图像传感器包含像素区及设置于像素区周围的外围电路区。像素区包含多个像素单元，这些像素单元以阵列方式排列于由硅形成的半导体衬底中。光电二极管阵列包含多个光电二极管及多个像素晶体管，遍布于像素区中的整个半导体衬底中。
[0092] 其中，在半导体衬底1001的正面形成有多个CMOS器件101，CMOS器件可以作为像素单元的组成元件，每个CMOS器件101均包括形成于半导体衬底1001中的阱区，位于阱区中的源极和漏极，以及位于源极和漏极之间的半导体衬底表面上的栅极结构等。其中，在所述顶部晶圆100的正面的半导体衬底1001中还形成有隔离结构102，以隔离相邻的CMOS器件101。本实施例中，隔离结构102较佳地为浅沟槽隔离结构。
[0093] 在每个所述多个CMOS器件101上形成有布线层103。示例性地，在顶部晶圆100的正面还形成有覆盖半导体衬底1001表面的层间介电层104，布线层103形成于层间介电层104中。层间介电层104可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
[0094] 在一个示例中，布线层103由多层金属层和连接相邻金属层的金属通孔组成，多层金属层可以包括位于下层的铝金属层和位于顶层的铜金属层。可采用本领域技术人员熟知的任何方法形成该布线层103。
[0095] 示例性地，每个所述格栅106由四个条状结构围成的方框形构成，所述顶部晶圆的每个像素单元对应一个所述格栅，换言之，格栅106中的条状结构之间的间隙的尺寸可近似的等于每个像素单元的尺寸。进一步地，所述多个格栅106由多条纵横交错平行的条状结构间隔交叉形成，相邻条状结构之间的间隔距离可以近似与像素单元的尺寸相同。
[0096] 半导体材料可以为任何适合的半导体材料，例如Ge、SiGe等，本实施例中，较佳地半导体材料为SiGe。可以采用任何适合的沉积方法形成SiGe，其中，较佳地为使用PECVD工艺，且采用比较低的沉积温度，例如沉积温度为250℃。可选地，所述格栅106的高度范围可以为1500～2500埃。所述格栅106可以有效屏蔽像素之间的串扰。
[0097] 进一步地，在所述顶部晶圆100的背面上、所述格栅106的下方还形成有氧化物层105。所述氧化物层105的材料可以包括氧化硅或氮氧化硅等材料。示例性地，所述氧化物层
105的厚度范围为80～200埃，在本实施例中，所述氧化物层105的厚度较佳地为160埃。
105的厚度范围为80～200埃，在本实施例中，所述氧化物层105的厚度较佳地为160埃。
[0098] 本发明的半导体器件进一步还包括底部晶圆200，顶部晶圆100的正面和底部晶圆200的正面相键合。
[0099] 所述底部晶圆200包括形成于所述底部晶圆200正面的多个CMOS器件201，位于所述底部晶圆200正面的多个CMOS器件201上的层间介电层204，以及位于所述层间介电层204中的与每个CMOS器件201相连布线层203。
[0100] 具体地，所述底部晶圆200包括半导体衬底2001，半导体衬底2001可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等等。
[0101] 在半导体衬底2001的正面形成有多个CMOS器件201，每个CMOS器件201均包括形成于半导体衬底2001中的阱区，位于阱区中的源极和漏极，以及位于源极和漏极之间的半导体衬底表面上的栅极结构等。其中，在所述底部晶圆200的正面的半导体衬底2001中还形成有隔离结构202，以隔离相邻的CMOS器件201。本实施例中，隔离结构202较佳地为浅沟槽隔离结构。
[0102] 在每个CMOS器件201上形成有布线层203。示例性地，在顶部晶圆200的正面还形成有覆盖半导体衬底2001表面的层间介电层204，布线层203形成于层间介电层204中。层间介电层204可为氧化硅层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。
[0103] 在一个示例中，布线层203由多层金属层和连接相邻金属层的金属通孔组成，该布线层203可以为铜互连结构，布线层203与每个CMOS晶体管201相连接。可采用本领域技术人员熟知的任何方法形成该布线层203。
[0104] 顶部晶圆100的正面和底部晶圆200的正面相键合。可采用任何适合的键合方法实现该键合，例如，氧化物熔融键合等。
[0105] 在一个示例中，本发明实施例中的半导体器件还包括从所述顶部晶圆100的背面开始，贯穿所述格栅106外侧的顶部晶圆100和部分所述底部晶圆200的开口，所述开口的底部位于所述底部晶圆200中的布线层203的底部金属层的表面上，在所述顶部晶圆100的背面以及所述开口的侧壁上形成有金属间氧化物108，在部分顶部晶圆100的背面以及所述开口的侧壁和底部的所述金属间氧化物层108上形成有焊盘109。
[0106] 金属间氧化物108的材料可以包括氧化硅、氮氧化硅等。可采用化学气相沉积、物理气相沉积、热氧化等方法形成金属间氧化物108。
[0107] 其中，所述焊盘109的材料可以为适合的任何金属材料，例如，金、银、铝、铜等，本实施中，较佳地焊盘109的材料包括铝。
[0108] 综上所述，本发明的半导体器件，在顶部晶圆的背面对应像素区的区域上形成有SiGe格栅，可以减少各种串扰问题的产生，进而本发明的背照式(BSI)图像传感器的具有较高的性能。
[0109] 实施例三
[0110] 本发明还提供一种电子装置，其包括前述实施例二中的半导体器件，或者，其包括前述实施一中的制造方法形成的半导体器件。
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