技术领域
[0001] 本
发明涉及
半导体集成
电路制造领域，特别是涉及一种沟槽栅功率MOSFET；本发明还涉及一种沟槽栅功率MOSFET的制造方法。
背景技术
[0002] 如图1所示，是现有第一种沟槽栅功率MOSFET的结构示意图；下面以N型器件为例进行说明，现有第一种沟槽栅功率MOSFET的导通区201由多个元胞周期性排列组成，元胞也即器件的单元结构；导通区201也即会在器件工作时会形成
沟道并实现源漏导通的区域。图1中在导通区201外部还包括栅极引出区202。各所述元胞包括：
[0003] 具有N型掺杂的第一
外延层如
硅外延层101，在所述第一外延层101表面形成有由P型阱组成的沟道区102。
[0004] 由所述沟道区102底部的所述第一外延层101组成漂移区；
[0005] 第一沟槽形成于所述第一外延层101中并穿过所述沟道区102，所述第一沟槽的底部表面和侧面形成有栅介质层如栅
氧化层(未显示)，在所述第一沟槽中填充有由
多晶硅组成的多晶硅栅3。
[0006] N型重掺杂的源区104由形成于沟道区102的表面。
[0007] 层间膜105
覆盖在覆盖在所述多晶硅栅103和所述源区104的表面。
[0008] 图1中，在所述导通区201形成有穿过所述层间膜105的
接触孔106a，所述接触孔106a的底部还需要穿过所述源区104，这样通过所述接触孔106a同时实现和所述源区104以及所述源区104底部的所述沟道区102连接；在所述接触孔106a的底部形成有阱接触区107。
[0009] 源极由
正面金属层108图形化后形成，由图1所示可知，导通区201中源极的正面金属层108通过接触孔106a和底部的源区104和所述沟道区102连接。
[0010] 漏区(未显示)由形成于所述漂移区背面的N型重掺杂区组成；在所述漏区的背面形成有由背面金属层109组成的漏极。
[0011] 在所述导通区201之外的所述栅极引出区202中包括第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述第二沟槽和所述第一沟槽相连通且同时形成。较宽的所述第二沟槽有利于在其顶部形成接触孔106b。
[0012] 在所述第二沟槽的底部表面和侧面也形成有栅介质层以及在所述第二沟槽中填充有由多晶硅组成的多晶硅栅103a，所述第二沟槽中的栅介质层和所述第一沟槽中的栅介质层同时形成，所述第二沟槽中的多晶硅栅103a和所述第一沟槽中的多晶硅栅3同时形成且互相连接。
[0013] 所述栅极引出区202中所述第二沟槽中的多晶硅栅103a外的所述沟道区102的表面也形成有所述源区104的掺杂。
[0014] 在所述第二沟槽的多晶硅栅103a的顶部形成有接触孔106b并通过该接触孔106b将各所述多晶硅栅3连接到由正面金属层108组成的栅极。
[0015] 在所述接触孔106b的底部形成有和所述阱接触区107同时形成的接触区。
[0016] 由图1所示可知，导通区201中包括多个元胞，每个元胞的步进(pitch)由一个所述第一沟槽的宽度和一个所述第一沟槽之间的间距组成，也即一个所述第一沟槽和一个所述第一沟槽之间即可组成一个单元结构即元胞，多个元胞的并联形成于导通区201中。图1中仅显示了两个所述第一沟槽，实际上会有多个两个的所述第一沟槽间隔排列组成，根据所述导通区201中的元胞数量设置所述第一沟槽的数量。由图1所示可知，引出所述源区104和所述沟道区102的接触孔106a形成于所述导通区201中，且是位于所述导通区201的两个第一沟槽之间的区域，这样接触孔106a的存在会对第一沟槽之间的间距的缩小产生限制。而对于沟槽栅功率MOSFET来说，元胞的间距越小，步进就会越小，就能得到更大的沟道
密度，导通
电阻也会越小，元胞的间距受到接触孔106a的限制会使得元胞的间距无法进一步的缩小，所以无法得到更大的沟道密度和更小的导通电阻，也无法提高器件的集成度。
[0017] 为了，得到更大的沟道密度从而得到更小的导通电阻，
现有技术中采用了如图2所示的现有第二种沟槽栅功率MOSFET，比较图2和图1所示可知，现有第二种沟槽栅功率MOSFET和现有第一种沟槽栅功率MOSFET的区别之处为：
[0018] 在导通区201中，多晶硅栅103的顶部会回刻到低于第一沟槽的顶部，也即会在第一沟槽的顶部形成有凹槽，层间膜105仅填充于第一沟槽顶部的凹槽中，这样第一沟槽外的源区104不再
覆盖层间膜105而是直接暴露，这样的结构的好处是源区104能够不采用接触孔而直接和源极的正面金属层108接触，所以图2所示的结构中能够实现不在导通区201中设置接触孔来引出源区104，这样能够使得导通区201中的第一沟槽之间的间距不会受到接触孔的限制，从而能够使元胞的第一沟槽的间距减少，步进也缩小，从而能得到更大的沟道密度和更小的导通电阻。
[0019] 但是，由于源区104完全覆盖在导通区201的表面，导通区201中的源极的正面金属层108无法直接和沟道区102连接。为了实现源极的正面金属层108和沟道区102的连接，图2所示的第二种结构中需要额外增加一个阱引出区域203，在阱引出区域202中形成接触孔106a，接触孔106a的底部要穿过源区104实现和沟道区102的连接。注意，图1中接触孔106a的数量包括多个，即每两个相邻的第一沟槽之间都需要设置一个接触孔106a；而图2中在阱引出区域203中仅设置一个接触孔106a即可。可知，第二种结构虽然实现了缩小第一沟槽之间的间距，但是需要额外增加一个阱引出区域203来形成引出沟道区102的接触孔106a，阱引出区域203的引入增加了器件的面积。
[0020] 如图3A至图5F所示，是图2所示现有第二种沟槽栅功率MOSFET的制造方法各步骤中的器件结构示意图；现有第二种沟槽栅功率MOSFET的制造方法的各所述元胞的形成步骤包括：
[0021] 步骤一、如图3A所示，提供具有N型掺杂的第一外延层101。采用
光刻工艺定义在所述第一外延层101形成多个沟槽，包括导通区201中的第一沟槽204和栅极引出区202中的第二沟槽204a。通常，所述第一外延层101为硅外延层并形成于硅衬底表面。
[0022] 步骤二、如图3B所示，在所述第一沟槽204的底部表面和侧面形成栅介质层，进行多晶硅淀积以及多晶硅回刻形成填充于所述第一沟槽204中的多晶硅栅103。在第二沟槽204a也同时形成栅介质层和多晶硅栅103a。栅介质层能为采用热氧化工艺形成的栅氧化层。
[0023] 图3B可知，所述多晶硅栅103的顶部表面低于所述第一沟槽204的顶部表面并在所述多晶硅栅103顶部形成一凹槽205。凹槽205是为了实现后续的在第一沟槽204之间自对准形成和正面金属层108接触的源区104。
[0024] 步骤三、如图3C所示，进行全面的N型重掺杂
离子注入形成源区104。
[0025] 步骤四、如图3D所示，形成层间膜105。
[0026] 步骤五、如图3E所示，进行层间膜105的
刻蚀即回刻，刻蚀前需要采用
光刻胶图形206定义出栅极引出区202中的接触孔106b的形成区域。回刻后，导通区201和阱引出区域
203表面的层间膜105都被去除且导通区201中的层间膜105自对准形成于凹槽205中。而在栅极引出区202中则形成有穿过层间膜105的接触孔106b的开口207。
[0027] 步骤六、如图3F所示，再进行光刻工艺形成光刻胶图形208并用光刻胶图形208定义出阱引出区域203中的接触孔106a的形成区域；之后对第一外延层101进行刻蚀形成穿过源区104的接触孔106a的开口209。
[0028] 之后在开口209的底部表面形成阱接触区107。
[0029] 步骤七、如图2所示，之后在开口209和207中填充金属形成接触孔106a和106b；形成正面金属层108并图形化形成源极和栅极。
[0030] 步骤八、如图2所示，对硅衬底进行背面减薄并进行背面N+掺杂的漏区；形成背面金属层109引出漏极。
发明内容
[0031] 本发明所要解决的技术问题是提供一种沟槽栅功率MOSFET，能在保证提高器件的沟道密度和减小器件的导通电阻的条件下进一步减少芯片面积，提高芯片的集成度。为此，本发明还提供一种沟槽栅功率MOSFET的制造方法。
[0032] 为解决上述技术问题，本发明提供的沟槽栅功率MOSFET的导通区由多个元胞周期性排列组成，各所述元胞包括：
[0033] 具有第一导电类型掺杂的第一外延层，在所述第一外延层表面形成有由第二导电类型阱组成的沟道区。
[0034] 由所述沟道区底部的所述第一外延层组成漂移区。
[0035] 第一沟槽形成于所述第一外延层中并穿过所述沟道区，所述第一沟槽的底部表面和侧面形成有栅介质层，在所述第一沟槽中填充有由多晶硅组成的多晶硅栅，所述多晶硅栅被过刻蚀到顶部表面低于所述第一沟槽的顶部表面并在所述多晶硅栅顶部形成一凹槽；在所述凹槽中填充有层间膜。
[0036] 第一导电类型重掺杂的源区由形成于所述凹槽侧面的所述第一外延层中的带
角度离子注入区组成，所述带角度离子注入区的注入采用定义所述第一沟槽的硬质掩膜层并在所述凹槽形成后、所述层间膜填充前进行。
[0037] 侧面结构的所述源区使所述第一沟槽之间的所述沟道区表面直接暴露，由第二导电类型重掺杂区组成的阱接触区直接形成于所述第一沟槽之间的所述沟道区表面，所述阱接触区的结深小于所述源区的深度，所述阱接触区同时和所述沟道区以及所述源区接触。
[0038] 在所述导通区的各所述元胞的表面同时形成有正面金属层并通过所述正面金属层引出源极，所述源极的正面金属层直接和所述阱接触区以及所述源区接触并形成无接触孔的连接结构，以利于所述元胞的步进尺寸的减少并提高器件的集成度。
[0039] 进一步的改进是，漏区由形成于所述漂移区背面的第一导电类型重掺杂区组成；在所述漏区的背面形成有由背面金属层组成的漏极。
[0040] 进一步的改进是，在所述导通区之外包括栅极引出区，所述栅极引出区中包括第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述第二沟槽和所述第一沟槽相连通且同时形成。
[0041] 在所述第二沟槽的底部表面和侧面也形成有栅介质层以及在所述第二沟槽中填充有由多晶硅组成的多晶硅栅，所述第二沟槽中的栅介质层和所述第一沟槽中的栅介质层同时形成，所述第二沟槽中的多晶硅栅和所述第一沟槽中的多晶硅栅同时形成且互相连接。
[0042] 所述第二沟槽中的多晶硅栅的顶部表面高于或等于所述第二沟槽的顶部表面，所述第二沟槽的多晶硅栅的侧面直接覆盖不具有源区掺杂的所述沟道区。
[0043] 在所述第二沟槽的多晶硅栅的顶部形成有接触孔并通过该接触孔将各所述多晶硅栅连接到由正面金属层组成的栅极。
[0044] 进一步的改进是，在所述接触孔的底部形成有和所述阱接触区同时形成的接触区。
[0045] 进一步的改进是，所述第一外延层为硅外延层。
[0046] 进一步的改进是，所述栅介质层为栅氧化层。
[0047] 进一步的改进是，沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
[0048] 为解决上述技术问题，本发明提供的沟槽栅功率MOSFET的制造方法的导通区由多个元胞周期性排列组成，各所述元胞的形成步骤包括：
[0049] 步骤一、提供具有第一导电类型掺杂的第一外延层，在所述第一外延层的表面区域中形成由第二导电类型阱组成的沟道区；由所述沟道区底部的所述第一外延层组成漂移区。
[0050] 步骤二、在所述第一外延层表面上形成硬质掩模层，采用光刻工艺定义出沟槽的形成区域，依次对所述硬质掩模层和所述第一外延层进行刻蚀形成穿过所述沟道区的第一沟槽。
[0051] 步骤三、在保留所述硬质掩模层的条件下，在所述第一沟槽的底部表面和侧面形成栅介质层，之后形成多晶硅将所述第一沟槽完全填充，所述多晶硅还延伸到所述第一沟槽外的所述硬质掩模层表面。
[0052] 步骤四、在保留所述硬质掩模层的条件下，进行多晶硅回刻，回刻后的导通区中所述第一沟槽外的所述多晶硅都被去除，由所述第一沟槽内的所述多晶硅组成多晶硅栅，且所述多晶硅栅的顶部表面低于所述第一沟槽的顶部表面并在所述多晶硅栅顶部形成一凹槽。
[0053] 步骤五、在保留所述硬质掩模层的条件下，进行第一导电类型重掺杂的带角度离子注入在所述凹槽侧面的所述第一外延层中形成侧面结构的源区。
[0054] 步骤六、去除所述硬质掩模层，使所述第一沟槽之间的所述沟道区表面直接暴露。
[0055] 步骤七、形成层间膜，对所述层间膜进行回刻，回刻后所述导通区中的所述层间膜仅填充于所述凹槽中，所述第一沟槽之间区域表面打开。
[0056] 步骤八、进行第二导电类型重掺杂的注入形成阱接触区，所述阱接触区直接形成于所述第一沟槽之间的所述沟道区表面，所述阱接触区的结深小于所述源区的深度，所述阱接触区同时和所述沟道区以及所述源区接触。
[0057] 步骤九、形成正面金属层并对所述正面金属层进行图形化形成源极；所述导通区的各所述元胞的表面同时形成有正面金属层并通过所述正面金属层引出源极，所述源极的正面金属层直接同时和所述导通区的各所述元胞的所述阱接触区以及所述源区接触并形成无接触孔的连接结构，以利于所述元胞的步进尺寸的减少并提高器件的集成度。
[0058] 进一步的改进是，还包括步骤：
[0059] 在所述漂移区背面进行第一导电类型重掺杂注入形成漏区。
[0060] 在所述漏区的背面形成背面金属层并由所述背面金属层组成漏极。
[0061] 进一步的改进是，在所述导通区之外包括栅极引出区，所述栅极引出区中包括第二沟槽，所述第二沟槽的宽度大于所述第一沟槽的宽度，所述第二沟槽和所述第一沟槽相连通且在步骤二中同时形成。
[0062] 在所述第二沟槽的底部表面和侧面也形成有栅介质层以及在所述第二沟槽中填充有由多晶硅组成的多晶硅栅，所述第二沟槽中的栅介质层和所述第一沟槽中的栅介质层在步骤三中同时形成，所述第二沟槽中的多晶硅栅和所述第一沟槽中的多晶硅栅在步骤三同时形成且互相连接。
[0063] 步骤四中，回刻后，所述第二沟槽中的多晶硅栅的顶部表面高于或等于所述第二沟槽的顶部表面。
[0064] 步骤五中的所述源区的带角度离子注入不会形成于所述第二沟槽的侧面的所述沟道区中。
[0065] 步骤七进行所述层间膜的回刻工艺之前采用光刻工艺在所述第二沟槽的顶部打开接触孔的形成区域，所述层间膜的回刻后在所述第二沟槽的多晶硅栅的顶部形成有接触孔的开口。
[0066] 步骤九中所述正面金属层图形化后还形成栅极，所述栅极通过对应的所述接触孔连接所述第二沟槽中的多晶硅栅并通过该多晶硅栅连接各所述第一沟槽中的多晶硅栅。
[0067] 进一步的改进是，步骤八中同时在所述接触孔的底部形成有和所述阱接触区同时形成的接触区。
[0068] 进一步的改进是，所述第一外延层为硅外延层。
[0069] 进一步的改进是，所述第一外延层形成于硅衬底表面。
[0070] 进一步的改进是，所述栅介质层为栅氧化层。
[0071] 进一步的改进是，沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型；或者，所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
[0072] 本发明的导通区的每个元胞的步进由一个第一沟槽的宽度和一个第一沟槽之间的间距组成，通过在第一沟槽顶部形成多晶硅栅回刻后的凹槽结构以及采用带角度离子注入自对准形成于凹槽侧面的具有侧面结构的源区，在凹槽中填充层间膜后使得第一沟槽之间的区域自动打开使得第一沟槽之间的区域能不通过接触孔直接和源极对应的正面金属层接触，从而本发明不需要在第一沟槽之间设置接触孔，从而能够消除接触孔对第一沟槽之间的间距的限制，从而能使第一沟槽之间的间距缩小，从而能提高器件的沟道密度并降低器件的导通电阻。
[0073] 另外，由于本发明的侧面结构的源区并不是将第一沟槽之间的沟道区表面全部覆盖，故能将第一沟槽之间的沟道区的表面之间曝露，不需要额外形成穿过源区的接触孔就能将沟道区直接连接到正面金属层，所以本发明不需要额外增加设置用于形成引出沟道区的接触孔的阱引出区域，故能够进一步的节省芯片面积，从而能进一步的提高芯片的集成度。
附图说明
[0074] 下面结合附图和具体实施方式对本发明作进一步详细的说明：
[0075] 图1是现有第一种沟槽栅功率MOSFET的结构示意图；
[0076] 图2是现有第二种沟槽栅功率MOSFET的结构示意图；
[0077] 图3A-图3F是图2所示现有第二种沟槽栅功率MOSFET的制造方法各步骤中的器件结构示意图；
[0079] 图5A-图5I是本发明实施例方法各步骤中的器件结构示意图。
具体实施方式
[0080] 如图4所示，是本发明实施例器件结构示意图；本发明实施例沟槽栅功率MOSFET的导通区301由多个元胞周期性排列组成，元胞也即器件的单元结构，各所述元胞包括：
[0081] 具有第一导电类型掺杂的第一外延层1，在所述第一外延层1表面形成有由第二导电类型阱组成的沟道区2。
[0082] 由所述沟道区2底部的所述第一外延层1组成漂移区；
[0083] 第一沟槽303形成于所述第一外延层1中并穿过所述沟道区2，所述第一沟槽303的底部表面和侧面形成有栅介质层(未显示)，在所述第一沟槽303中填充有由多晶硅组成的多晶硅栅3，所述多晶硅栅3被过刻蚀到顶部表面低于所述第一沟槽303的顶部表面并在所述多晶硅栅3顶部形成一凹槽304；在所述凹槽304中填充有层间膜5。
[0084] 第一导电类型重掺杂的源区4由形成于所述凹槽304侧面的所述第一外延层1中的带角度离子注入区组成，所述带角度离子注入区的注入采用定义所述第一沟槽303的硬质掩膜层305(请参考后续图5B所示)并在所述凹槽304形成后、所述层间膜5填充前进行。
[0085] 侧面结构的所述源区4使所述第一沟槽303之间的所述沟道区2表面直接暴露，由第二导电类型重掺杂区组成的阱接触区7直接形成于所述第一沟槽303之间的所述沟道区2表面，所述阱接触区7的结深小于所述源区4的深度，所述阱接触区7同时和所述沟道区2以及所述源区4接触。
[0086] 在所述导通区301的各所述元胞的表面同时形成有正面金属层8并通过所述正面金属层8引出源极，所述源极的正面金属层8直接和所述阱接触区7以及所述源区4接触并形成无接触孔的连接结构，以利于所述元胞的步进尺寸的减少并提高器件的集成度。
[0087] 漏区(未显示)由形成于所述漂移区背面的第一导电类型重掺杂区组成；在所述漏区的背面形成有由背面金属层9组成的漏极。
[0088] 在所述导通区301之外包括栅极引出区302，所述栅极引出区302中包括第二沟槽303a，所述第二沟槽303a的宽度大于所述第一沟槽303的宽度，所述第二沟槽303a和所述第一沟槽303相连通且同时形成。
[0089] 在所述第二沟槽303a的底部表面和侧面也形成有栅介质层以及在所述第二沟槽303a中填充有由多晶硅组成的多晶硅栅3a，所述第二沟槽303a中的栅介质层和所述第一沟槽303中的栅介质层同时形成，所述第二沟槽303a中的多晶硅栅3a和所述第一沟槽303中的多晶硅栅3同时形成且互相连接。
[0090] 所述第二沟槽303a中的多晶硅栅3a的顶部表面高于或等于所述第二沟槽303a的顶部表面，所述第二沟槽303a的多晶硅栅3a的侧面直接覆盖不具有源区4掺杂的所述沟道区2。
[0091] 在所述第二沟槽303a的多晶硅栅3a的顶部形成有接触孔6并通过该接触孔6将各所述多晶硅栅3连接到由正面金属层8组成的栅极。
[0092] 在所述接触孔6的底部形成有和所述阱接触区7同时形成的接触区。
[0093] 本发明实施例中，所述第一外延层1为硅外延层。所述栅介质层为栅氧化层。沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例中也能为：所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
[0094] 由图4所示可知，导通区301中包括多个元胞，每个元胞的步进即pitch由一个所述第一沟槽303的宽度和一个所述第一沟槽303之间的间距组成，图4中仅显示了两个所述第一沟槽303，实际上会有多个两个的所述第一沟槽303间隔排列组成，根据所述导通区301中的元胞数量设置所述第一沟槽303的数量。由图4所示可知，整个导通区301中的正面金属层8直接接触所述源区4和所述阱接触区7并通过所述阱接触区7连接所述沟道区2，所以整个所述导通区301中不需要设置任何接触孔，这样能使得所述第一沟槽303之间的间距不受接触孔的宽度的限制，从而能使所述第一沟槽303之间的间距得到缩小，从而能提高器件的沟道密度并降低器件的导通电阻；同时，由于所述源区4、所述阱接触区7和所述沟道区2已经直接连接到所述正面金属层8，故也不需要在导通区301之外再设置一个沟道区2的引出区域，故本发明实施例能够实现在导通区301中不设置接触孔的条件下不需要另外再设置沟道区2的引出，所以能够节省制作沟道区2的引出区的面积，进一步节省芯片面积，这会使得芯片的集成度得到进一步的提高。
[0095] 如图5A至图5I所示，是本发明实施例方法各步骤中的器件结构示意图，本发明实施例沟槽栅功率MOSFET的制造方法中器件的导通区301由多个元胞周期性排列组成；除了所述导通区301之后，在所述导通区301之外还包括栅极引出区302，后续所述栅极引出区302中的结构的形成步骤结合到各所述元胞的形成步骤中进行说明；
[0096] 各所述元胞的形成步骤包括：
[0097] 步骤一、如图5A所示，提供具有第一导电类型掺杂的第一外延层1，在所述第一外延层1的表面区域中形成由第二导电类型阱组成的沟道区2；由所述沟道区2底部的所述第一外延层1组成漂移区。
[0098] 较佳为，所述第一外延层1为硅外延层并形成于硅衬底表面。
[0099] 步骤二、如图5B所示，在所述第一外延层1表面上形成硬质掩模层305，采用光刻工艺定义出沟槽的形成区域，依次对所述硬质掩模层305和所述第一外延层1进行刻蚀形成穿过所述沟道区2的第一沟槽303。
[0100] 在所述栅极引出区302中同时形成第二沟槽303a，所述第二沟槽303a的宽度大于所述第一沟槽303的宽度。
[0101] 步骤三、如图5C所示，在保留所述硬质掩模层305的条件下，在所述第一沟槽303的底部表面和侧面形成栅介质层，之后形成多晶硅3将所述第一沟槽303完全填充，所述多晶硅3还延伸到所述第一沟槽303外的所述硬质掩模层305表面。较佳为，所述栅介质层为栅氧化层，采用热氧化工艺形成。
[0102] 在所述栅极引出区302中，在所述第二沟槽303a的底部表面和侧面也同时形成栅介质层以及在所述第二沟槽303a中同时填充多晶硅3a，多晶硅3和3a其实是一样的即形成工艺一样且同时形成，为了便于说明将位于所述栅极引出区302中得到多晶硅标记为3a。
[0103] 步骤四、如图5D所示，在保留所述硬质掩模层305的条件下，进行多晶硅3回刻，回刻后的导通区301中所述第一沟槽303外的所述多晶硅3都被去除，由所述第一沟槽303内的所述多晶硅3组成多晶硅栅3，且所述多晶硅栅3的顶部表面低于所述第一沟槽303的顶部表面并在所述多晶硅栅3顶部形成一凹槽304。
[0104] 在所述栅极引出区302中，多晶硅3a回刻到和所述硬质掩模层305的表面相平即可；在其它实施例中，所述第二沟槽303a中的多晶硅栅3的顶部表面高于或等于所述第二沟槽303a的顶部表面即可；并由回刻后的填充于所述第二沟槽303a中的多晶硅3a组成的多晶硅栅3a。
[0105] 由于所述第一沟槽303和所述第二沟槽303a实际上是互为连通的结构，互为连通的区域没有画出，在俯视面上，所述第一沟槽303的两端可以和所述第二沟槽303a连通；这样，所述第二沟槽303a中的多晶硅栅3a和所述第一沟槽303中的多晶硅栅3会形成且互相连接，即在所述多晶硅栅3a加
电压后实际上也就将电压通过所述多晶硅栅3a加到所述多晶硅栅3上。
[0106] 步骤五、如图5E所示，在保留所述硬质掩模层305的条件下，进行第一导电类型重掺杂的带角度离子注入在所述凹槽304侧面的所述第一外延层1中形成侧面结构的源区4。所述带角度离子注入如标记306所示。
[0107] 在所述栅极引出区302中，由于没有形成低于所述第一外延层1的表面也即所示第二沟槽303a的顶部表面的凹槽，所述源区4的带角度离子注入不会形成于所述第二沟槽303a的侧面的所述沟道区2中，故在所述栅极引出区302中没有形成源区。
[0108] 步骤六、如图5F所示，去除所述硬质掩模层305，使所述第一沟槽303之间的所述沟道区2表面直接暴露。
[0109] 步骤七、如图5G所示，形成层间膜5。
[0110] 如图5H所示，对所述层间膜5进行回刻，回刻后所述导通区301中的所述层间膜5仅填充于所述凹槽304中，所述第一沟槽303之间区域表面打开。
[0111] 在所述栅极引出区302中，步骤七进行所述层间膜5的回刻工艺之前采用光刻工艺形成光刻胶图形307在所述第二沟槽303a的顶部打开接触孔6的形成区域，所述层间膜5的回刻后在所述第二沟槽303a的多晶硅栅3的顶部形成有接触孔6的开口308。
[0112] 步骤八、如图5I所示，进行第二导电类型重掺杂的注入形成阱接触区7，所述阱接触区7直接形成于所述第一沟槽303之间的所述沟道区2表面，所述阱接触区7的结深小于所述源区4的深度，所述阱接触区7同时和所述沟道区2以及所述源区4接触。由图5I所示可知，由于本发明实施例方法中所述源区4为
侧壁式结构，故所述阱接触区7能够直接接触所述沟道区2的表面；这和现有技术源区覆盖在整个沟道区的表面，使得需要形成穿过源区的接触孔才能实现将沟道区引出的结构完全不同，也即本发明实施例方法不再需要设置任何接触孔来引出沟道区，也即在导通区301中不需要设置接触孔；在导通区301外也不需要额外设置沟道区的引出区域来制作接触孔。
[0113] 在所述栅极引出区302中，所述阱接触区7的注入同时在所述接触孔6的底部形成接触区。
[0114] 步骤九、如图4所示，形成正面金属层8并对所述正面金属层8进行图形化形成源极；所述导通区301的各所述元胞的表面同时形成有正面金属层8并通过所述正面金属层8引出源极，所述源极的正面金属层8直接同时和所述导通区301的各所述元胞的所述阱接触区7以及所述源区4接触并形成无接触孔的连接结构，以利于所述元胞的步进尺寸的减少并提高器件的集成度。
[0115] 在所述栅极引出区302中，所述正面金属层8图形化后还形成栅极，所述栅极通过对应的所述接触孔6连接所述第二沟槽303a中的多晶硅栅3并通过该多晶硅栅3连接各所述第一沟槽303中的多晶硅栅3。所述接触孔6是通过在开口308中填充金属形成。
[0116] 还包括步骤：
[0117] 在所述漂移区背面进行第一导电类型重掺杂注入形成漏区。本发明实施例方法中，所述硅衬底采用第一导电类型重掺杂结构，所述漏区直接采用背面减薄后的所述硅衬底组成；或者，所述漏区的掺杂由背面减薄后的所述硅衬底
叠加背面第一导电类型重掺杂注入的杂质组成。
[0118] 在所述漏区的背面形成背面金属层9并由所述背面金属层9组成漏极。
[0119] 本发明实施例方法中，沟槽栅功率MOSFET为N型器件，第一导电类型为N型，第二导电类型为P型。在其它实施例方法中也能为：所述沟槽栅功率MOSFET为P型器件，第一导电类型为P型，第二导电类型为N型。
[0120] 以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多
变形和改进，这些也应视为本发明的保护范围。
