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集成电路及其形成方法

阅读：440发布：2020-05-11

专利汇可以提供集成电路及其形成方法专利检索，专利查询，专利分析的服务。并且在其它实施例中，本发明的实施例涉及集成电路及其形成方法。集成电路包括被配置为存储数据状态的工作磁隧道结 (MTJ)器件。工作MTJ器件连接至位线。调节访问装置连接在工作MTJ器件和第一字线之间。调节访问装置具有被配置为控制提供给工作MTJ器件的电流的一个或多个调节MTJ器件。，下面是集成电路及其形成方法专利的具体信息内容。

权利要求

1.一种集成芯片，包括：
工作磁隧道结(MTJ)器件，连接至位线，其中，所述工作磁隧道结器件被配置为存储数据状态；以及
调节访问装置，连接在所述工作磁隧道结器件和第一字线之间，其中，所述调节访问装置包括被配置为控制提供给所述工作磁隧道结器件的电流的一个或多个调节磁隧道结器件。
2.根据权利要求1所述的集成芯片，其中，所述一个或多个调节磁隧道结器件分别包括：
固定层；
介电阻挡层；以及
自由层，通过所述介电阻挡层与所述固定层分隔开。
3.根据权利要求1所述的集成芯片，其中，所述调节访问装置包括：
第一调节磁隧道结器件，连接在所述第一字线和所述工作磁隧道结器件之间；以及第二调节磁隧道结器件，连接在第二字线和所述工作磁隧道结器件之间，其中，所述第一字线和所述第二字线连接至字线解码器。
4.根据权利要求3所述的集成芯片，其中，所述第一调节磁隧道结器件具有比所述第二调节磁隧道结器件更大的尺寸。
5.根据权利要求1所述的集成芯片，其中，所述调节访问装置包括：
第一调节磁隧道结器件，连接在所述第一字线和第二位线之间；以及
第二调节磁隧道结器件，连接在所述第二位线和所述工作磁隧道结器件之间，其中，所述第一字线连接至字线解码器，并且所述位线和所述第二位线连接至位线解码器。
6.根据权利要求1所述的集成芯片，其中，所述工作磁隧道结器件不位于存取晶体管器件正上方。
7.一种集成电路，包括：
第一互连层，布置在衬底上方的介电结构内，其中，所述第一互连层通过所述介电结构与所述衬底分隔开；以及
工作MTJ器件，布置在所述第一互连层正上方并且被配置为存储数据状态，其中，所述工作MTJ器件通过包括多个互连层且不延伸穿过所述衬底的连续导电路径电连接在位线和第一字线之间。
8.根据权利要求7所述的集成电路，还包括：
调节访问装置，包括连接在所述第一字线和所述工作MTJ器件之间的第一调节MTJ器件，其中，所述第一调节MTJ器件包括通过第一介电阻挡层与第一自由层分隔开的第一固定层。
9.一种形成集成电路的方法，包括：
在衬底上方形成第一互连层；
在所述第一互连层正上方形成多个MTJ器件，其中，所述多个MTJ器件包括工作MTJ器件和一个或多个调节MTJ器件，所述一个或多个调节MTJ器件被配置为选择性地控制流至所述工作MTJ器件的电流；以及
在所述多个MTJ器件上方形成第二互连层，其中，所述第一互连层和所述第二互连层中的一个或两个限定位线和一条或多条字线。
10.根据权利要求9所述的方法，其中，所述一个或多个调节MTJ器件分别包括：
固定层；
自由层；以及
介电阻挡层，设置在所述固定层和所述自由层之间。

说明书全文

集成电路及其形成方法

技术领域

[0001] 本发明的实施例总体涉及半导体领域，更具体地，涉及集成电路及其形成方法。

背景技术

[0002] 许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在上电时存储数据，而非易失性存储器能够在断开电源时存储数据。磁阻式随机存取存储器(MRAM)是用于下一代非易失性存储器技术的一种有前景的候选。

发明内容

[0003] 根据本发明的一个方面，提供了一种集成芯片，包括：工作磁隧道结(MTJ)器件，连接至位线，其中，所述工作磁隧道结器件被配置为存储数据状态；以及调节访问装置，连接在所述工作磁隧道结器件和第一字线之间，其中，所述调节访问装置包括被配置为控制提供给所述工作磁隧道结器件的电流的一个或多个调节磁隧道结器件。

[0004] 根据本发明的另一个方面，提供了一种集成电路，包括：第一互连层，布置在衬底上方的介电结构内，其中，所述第一互连层通过所述介电结构与所述衬底分隔开；以及工作MTJ器件，布置在所述第一互连层正上方并且被配置为存储数据状态，其中，所述工作MTJ器件通过包括多个互连层且不延伸穿过所述衬底的连续导电路径电连接在位线和第一字线之间。

[0005] 根据本发明的又一个方面，提供了一种形成集成电路的方法，包括：在衬底上方形成第一互连层；在所述第一互连层正上方形成多个MTJ器件，其中，所述多个MTJ器件包括工作MTJ器件和一个或多个调节MTJ器件，所述一个或多个调节MTJ器件被配置为选择性地控制流至所述工作MTJ器件的电流；以及在所述多个MTJ器件上方形成第二互连层，其中，所述第一互连层和所述第二互连层中的一个或两个限定位线和一条或多条字线。附图说明

[0006] 当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

[0007] 图1示出了具有调节访问装置的存储器电路的一些实施例的示意图，该调节访问装置被配置为选择性地对操作磁隧道结(MTJ)器件提供访问。

[0008] 图2示出了具有调节访问装置的存储器电路的一些额外实施例的示意图，该调节访问装置包括调节MTJ器件，该调节MTJ器件被配置为选择性地对工作MTJ器件提供访问。

[0009] 图3A至图3C示出了图2的公开的存储器电路的读取和写入操作的一些实施例的示意图。

[0010] 图4A至图4B示出了对应于图2的公开的存储器电路的集成芯片的截面图的一些实施例。

[0011] 图5A至图5B示出了具有调节访问装置的存储器电路的一些额外实施例，该调节访问装置被配置为选择性地对工作MTJ器件提供访问。

[0012] 图6A至图6B示出了具有调节访问装置的存储器电路的一些额外实施例，该调节访问装置被配置为选择性地对工作MTJ器件提供访问。

[0013] 图7A至图7B示出了具有调节访问装置的存储器电路的一些额外实施例，该调节访问装置被配置为选择性地对工作MTJ器件提供访问。

[0014] 图8A至图8B示出了具有调节访问装置的存储器电路的一些额外实施例，该调节访问装置被配置为选择性地对工作MTJ器件提供访问。

[0015] 图9至图12示出了形成具有存储器电路的集成芯片的方法的一些实施例，该存储器电路包括存储单元，该存储单元包括被配置为选择性地对工作MTJ器件提供访问的调节访问装置。

[0016] 图13示出了形成具有存储器电路的集成芯片的方法的一些实施例的流程图，该存储器电路包括存储单元，该存储单元包括被配置为选择性地对工作MTJ器件提供访问的调节访问装置。

具体实施方式

[0017] 以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

[0018] 而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如个实施例和和布置的具体实例等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地做出相应的解释。

[0019] 磁阻式随机存取存储器(MRAM)单元包括垂直布置在导电电极之间的磁隧道结(MTJ)。MTJ包括通过隧穿阻挡层与自由层分隔开的固定层。固定层的磁取向是静态的(即，固定的)，而自由层的磁取向能够在相对于固定层的磁取向的平行配置和反平行配置之间切换。平行配置提供低电阻状态，低电阻状态数字化地将数据存储为第一位值(例如，逻辑“1”)。反平行配置提供高电阻状态，高电阻状态数字化地将数据存储为第二位值(例如，逻辑“0”)。

[0020] 随着集成芯片的功能增多，对更多的存储器的需求也增加，从而使得集成芯片设计者和制造商必须增加可用存储器的量，同时减小集成芯片的尺寸和功耗。为了达到这个目标，在过去的几十年间，存储单元组件的尺寸已经不断缩小。MTJ器件超越其它存储器类型的一个优势是MTJ器件的MTJ可以制成非常小的尺寸。然而，在MRAM单元中，驱动晶体管(即，存取晶体管)用于在读取和/或写入操作期间选择性地向相关的MTJ器件提供电压和/或电流。因为MRAM单元通常对写入操作使用相对高的电压和/或电流，所以驱动晶体管的尺寸可能相对较大。虽然可以使MRAM单元的MTJ具有小的尺寸，但是相对大尺寸的驱动晶体管限制了存储器阵列内的小型RAM单元可以缩小的程度。

[0021] 在一些实施例中，本发明涉及集成芯片，该集成芯片包括具有多个存储单元(例如，MRAM单元)的存储器阵列，存储单元不包括驱动晶体管(即，不使用驱动晶体管来对存储单元提供电压和/或电流)。而且，多个存储单元分别包括调节访问装置，该调节访问装置被配置为选择性地对存储器阵列内的工作MTJ器件提供访问。调节访问装置具有连接至工作MTJ器件的一个或多个调节MTJ器件。一个或多个调节MTJ器件被配置为通过控制(即，调节)提供给工作MTJ器件的电流来选择性地对工作MTJ器件提供访问。通过使用调节访问装置来选择性地对存储器阵列内的工作MTJ器件提供访问，可以减小存储器阵列内的存储单元(例如，MRAM单元)的尺寸，因为该尺寸不再取决于驱动晶体管的尺寸。

[0022] 图1示出了具有调节访问装置的存储器电路100的一些实施例的示意图，该调节访问装置被配置为选择性地对工作MTJ器件提供访问。

[0023] 存储器电路100包括具有多个存储单元104a,1至104b,2的存储器阵列102。多个存储单元104a,1至104b,2以行和/或列布置在存储器阵列102内。例如，第一行存储单元包括存储单元104a,1和104a,2，而第一列存储单元包括存储单元104a,1和104b,1。在一些实施例中，多个存储单元104a,1至104b,2可以包括多个MRAM单元。

[0024] 多个存储单元104a,1至104b,2(例如，MRAM单元)分别包括连接至调节访问装置108的工作MTJ器件106。工作MTJ器件106包括磁隧道结(MTJ)，磁隧道结(MTJ)具有通过介电遂穿阻挡层112a与自由层114a分隔开的固定层110a。固定层110a具有固定的磁向，而自由层114a具有可以在操作期间(通过隧道磁阻(TMR)效应)改变为相对于固定层110a的磁向平行(即，“P”状态)或反向平行(即，“AP”状态)的磁向。固定层110a和自由层114a的磁向之间的关系限定了MTJ的电阻状态，并且从而使得多个存储单元104a,1至104b,2能够分别存储数据状态，数据状态具有基于存储单元内的工作MTJ器件106的电阻的值。例如，如果第一工作MTJ器件106a,1具有低电阻状态，则第一存储单元104a,1将存储第一位值(例如，逻辑“0”)，或者如果第一工作MTJ器件106a,1具有高电阻状态，则第一存储单元104a,1将存储第二位值(例如，逻辑“1”)。

[0025] 调节访问装置108分别具有通过其可以控制提供给相关的工作MTJ器件106的电流的电阻。例如，第一调节访问装置108a,1被配置为控制提供给第一工作MTJ器件106a,1的电流，第二调节访问装置108b,1被配置为控制提供给第二工作MTJ器件106b,1的电流等。调节访问装置108被配置为通过控制提供给工作MTJ器件106的电流来选择性地对存储器阵列102内的一个或多个工作MTJ器件106提供访问。

[0026] 在一些实施例中，调节访问装置108可以包括一个或多个调节MTJ器件109，一个或多个调节MTJ器件109分别包括MTJ，MTJ具有通过介电遂穿阻挡层112b与自由层114b分隔开的固定层110b。例如，在一些实施例中，调节访问装置108可以包括与相关的工作MTJ器件106连接的并联连接的第一调节MTJ器件和第二调节MTJ器件206。在一些实施例中，第一调节MTJ器件、第二调节MTJ器件和工作MTJ器件106分别包括MTJ，MTJ具有通过介电遂穿阻挡层与自由层分隔开的固定层。在一些实施例中，固定层110可以包括钴(Co)、铁(Fe)、硼(B)、镍(Ni)、钌(Ru)、铱(Ir)、铂(Pt)等。在一些实施例中，介电遂穿阻挡层可以包括氧化镁(MgO)、氧化铝(Al2O3)等。在一些实施例中，自由层可以包括钴(Co)、铁(Fe)、硼(B)等。

[0027] 在其它实施例中，调节访问装置108可以包括一个或多个电阻器(例如，包括氮化钽、钽、氮化钛、钛、钨等的薄膜电阻器)。例如，在一些实施例中，调节访问装置108可以包括与工作MTJ器件106并联连接的第一薄膜电阻器和第二薄膜电阻器。在各个实施例中，调节访问装置108可以包括具有基本类似的尺寸或具有不同的尺寸的电阻器。

[0028] 存储器阵列102通过多条位线BL1至BL2和多条字线WL1至WL2连接至控制电路115。在一些实施例中，控制电路115包括连接至多条位线BL1至BL2的位线解码器116和连接至多条字线WL1至WL2的字线解码器118。调节访问装置108连接在字线WLx(x＝1或2)和工作MTJ器件106之间，而工作MTJ器件106连接在调节访问装置108和位线BLy(y＝1或2)之间。

[0029] 为了访问工作MTJ器件106，位线解码器116被配置为基于从控制单元120接收的地址SADDR1选择性地向一条或多条位线BL1至BL2提供信号(例如，电压)。而字线解码器118被配置为基于从控制单元120接收的地址SADDR2选择性地向一条或多条字线WL1至WL2提供信号(例如，电压)。调节访问装置108被配置为调节电流(提供给相关的工作MTJ器件106的信号)，并且由此选择性地对相关的工作MTJ器件106提供访问。例如，在写入操作期间，存储器阵列102内的调节访问装置108可以对选择的存储单元内的工作MTJ器件提供大于或等于最小切换电流(即，足以使存储单元的数据状态改变的电流)电流，而对未选择的存储单元内的工作MTJ器件提供小于最小切换电流的电流。

[0030] 使用调节访问装置108来选择性地对工作MTJ器件106提供访问提供了没有驱动晶体管的存储单元。没有驱动晶体管的存储单元允许存储器阵列102的尺寸减小，从而改进存储器电路100的性能并且减小成本。

[0031] 图2示出了具有调节访问装置的存储器电路200的一些额外实施例的示意图，该调节访问装置包括被配置为选择性地对工作MTJ器件提供访问的调节MTJ器件。

[0032] 存储器电路200包括存储器阵列102，存储器阵列102具有以行和列布置的多个存储单元202a,1至202c,3(例如，MRAM单元)。多个存储单元202a,1至202c,3分别包括被配置为存储数据的工作MTJ器件106和通过调节提供给工作MTJ器件106的电流而选择性地对工作MTJ器件106提供访问的调节访问装置108。

[0033] 在一些实施例中，调节访问装置108包括连接至工作MTJ器件106的同一层的第一调节MTJ器件204和第二调节MTJ器件206。例如，第一调节MTJ器件204和第二调节MTJ器件206可以都连接至工作MTJ器件106的固定层110。在一些实施例中，第一调节MTJ器件204连接在工作MTJ器件106和第一字线WLx之间(x＝1,3,5)，并且第二调节MTJ器件206连接在工作MTJ器件106和第二字线WLy(y＝2,4,6)之间。例如，在第一存储单元202a,1中，第一调节MTJ器件204连接在工作MTJ器件106和字线WL1之间，而第二调节MTJ器件206连接在工作MTJ器件106和字线WL2之间。

[0034] 第一调节MTJ器件204、第二调节MTJ器件206和工作MTJ器件106分别包括MTJ，MTJ具有通过介电遂穿阻挡层112与自由层114分隔开的固定层110。在一些实施例中，固定层110可以包括钴(Co)、铁(Fe)、硼(B)、镍(Ni)、钌(Ru)、铱(Ir)、铂(Pt)等。在一些实施例中，介电遂穿阻挡层112可以包括氧化镁(MgO)、氧化铝(Al2O3)等。在一些实施例中，自由层114可以包括钴(Co)、铁(Fe)、硼(B)等。

[0035] 在操作期间，字线解码器118被配置为选择性地将信号施加至连接至存储器阵列102的一条或多条字线WL1至WL6，并且位线解码器116被配置成选择性地将信号施加至连接至存储器阵列102的一条或多条位线BL1至BL3。通过选择性地将信号施加至一条或多条字线WL1至WL6和一条或多条位线BL1至BL3，可以在相互排斥的情况下选择性地访问多个工作MTJ器件106中的不同工作MTJ器件106。

[0036] 例如，图3A至图3B示出了图2的存储器电路200的写入操作的一些实施例的示意图300和302。示意图300和302所示的写入操作是实施写入操作的方法的非限制性实例。在其它实施例中，可以可选地使用实施写入操作的其它方法。

[0037] 图3A至图3B中示出的写入操作在第一步骤(图3A所示)期间将第一数据状态写入至存储器阵列的一行中的一个或多个存储单元，并且在随后的第二步骤(图3B所示)期间将第二数据状态写入至存储器阵列的该行中的一个或多个存储单元，以使用两步工艺将数据写入至存储器阵列102的整个行。应该理解，为了将数据写入MTJ器件，提供的通过MTJ器件的电流必须大于切换电流(即，临界切换电流)。不大于切换电流的电流将不会导致电阻状态之间的切换，并且因此不会将数据写入存储器阵列102内的MTJ器件。在一些实施例中，公开的写入操作可以在调节MTJ器件(例如，图2中的204至206)处于高电阻状态来实施，以在选择和未选择的单元之间提供隔离。

[0038] 如图3A的示意图300所示，写入操作的第一步骤通过将第一数据状态写入存储器阵列102的第一行301中的第一存储单元202a,1和第三存储单元202a,3内的工作MTJ器件来实施。通过将第一非零偏置电压V1(例如，2V)施加至字线WL1和WL2，将第二非零偏置电压V2(例如，6V)施加至字线WL3，将第三非零偏置电压V3(例如，8V)施加至位线BL1和BL3，并且将第四非零偏置电压V4(例如，4V)施加至位线BL2来实施写入操作的第一步骤。第一非零偏置电压V1(例如，2V)和第三非零偏置电压V3(例如，8V)之间的差异使得第一电流I1流过第一存储单元202a,1和第三存储单元202a,3内的调节MTJ器件。第一电流I1小于切换电流ISW，使得第一存储单元202a,1和第三存储单元202a,3内的调节MTJ器件的状态不变。然而，来自调节MTJ器件的电流加在一起，使得为第一电流I1的两倍的电流流过第一存储单元202a,1和第三存储单元202a,3内的工作MTJ器件。第一电流I1的两倍的电流大于切换电流ISW，以将第一数据状态写入第一存储单元202a,1和第三存储单元202a,3内的工作MTJ器件。

[0039] 第二存储单元202a,2内的工作MTJ器件不受写入操作的第一步骤的影响，因为第一非零偏置电压V1(例如，2V)和第四非零偏置电压V4(例如，4V)之间的差异使得第二电流I2流过第二存储单元202a,2内的调节MTJ器件。然而，第二电流I2的两倍小于切换电流ISW，因此没有将数据状态写入至第二存储单元202a,2内的工作MTJ器件。类似地，连接至字线WL3和WL4的工作MTJ器件也不受写入操作的第一步骤的影响。

[0040] 如图3B的示意图302所示，通过将第二数据状态写入存储器阵列102的第一行301中的第二存储单元202a,2内的工作MTJ器件来实施写入操作的第二步骤。通过将第一非零偏置电压V1(例如，6V)施加至字线WL1和WL2，将第二非零偏置电压V2(例如，2V)施加至位线BL1和BL3并且将第三偏置电压V3(例如，0V)施加至位线BL2来实施写入操作的第二步骤。第一非零偏置电压V1(例如，6V)和第三偏置电压V3(例如，0V)之间的差异使得第一电流I1流过第二存储单元202a,2内的调节MTJ器件。第一电流I1小于切换电流ISW，使得第二存储单元202a,2内的调节MTJ器件的状态不变。然而，第一电流I1(其流过第二存储单元202a,2内的工作MTJ器件)的两倍大于切换电流ISW，以将第二数据状态写入第二存储单元202a,2内的工作MTJ器件。

[0041] 第一存储单元202a,1和第三存储单元202a,3内的工作MTJ器件不受写入操作的第二步骤的影响，因为第一非零偏置电压V1(例如，6V)和第二非零偏置电压V2(例如，2V)之间的差异使得小于切换电流的第二电流I2流过第一存储单元202a,1和第三存储单元202a,3内的调节MTJ器件。然而，电流I2的两倍小于切换电流ISW，使得没有将数据状态写入至第一存储单元202a,1和第三存储单元202a,3内的工作MTJ器件。

[0042] 图3C示出了示出从工作MTJ器件读取数据状态的读取操作的示意图304的一些实施例。

[0043] 如示意图304所示，通过将第一非零偏置电压V1(例如，2V)施加至字线WL1，对第一存储单元202a,1内的第一工作MTJ器件实施读取操作。第一非零偏置电压V1将使得读取电流IR通过第一存储单元202a,1内的第一工作MTJ器件。通过第一工作MTJ器件的读取电流IR具有取决于第一工作MTJ器件的电阻状态的值。例如，第一工作MTJ器件处于低电阻状态(例如，存储逻辑“0”)时的读取电流IR将大于第一工作MTJ器件处于高电阻状态(例如，存储逻辑“1”)的读取电流IR。

[0044] 在一些实施例中，位线解码器116可以包括多路复用器，多路复用器被配置为确定存储器阵列102的期望输出。多路复用器被配置为将来自第一存储单元202a,1内的第一工作MTJ器件的读取电流IR选择性地提供给感测放大器306，感测放大器306被配置为比较IR与由电流源308产生的参考电流IREF，以确定存储在第一存储单元202a,1内的第一工作MTJ器件中的数据状态。

[0045] 图4A示出了对应于图2的存储器阵列102的集成芯片400的一些实施例的截面图。

[0046] 集成芯片400包括布置在衬底402上方的介电结构404。介电结构404围绕第一存储单元202a,1和第二存储单元202b,1，第二存储单元202b,1邻近于第一存储单元202a,1横向定位。介电结构404还围绕多个导电互连层406a至406c。在一些实施例中，介电结构404可以包括多个堆叠的ILD层。在各个实施例中，多个堆叠的ILD层可以包括氧化硅、氟掺杂的氧化硅、碳掺杂的氧化硅等的一种或多种。在各个实施例中，多个导电互连层406a至406c可以包括铜、铝、钨、碳纳米管等。

[0047] 第一存储单元202a,1和第二存储单元202b,1分别包括调节访问装置108和工作MTJ器件106。调节访问装置108连接至限定多条字线WL1至WL4的第一互连层406a。多条字线WL1至WL4中的两个连接至图2的存储器阵列102的一行内的相应存储单元。例如，字线WL1至WL2可以连接至第一行中的第一存储单元202a,1，并且字线WL3至WL4可以连接至第二行中的第二存储单元202b,1。在一些实施例中，多条字线WL1至WL4可以与衬底402分隔开非零距离d。第二互连层406b布置在调节访问装置108和工作MTJ器件106之间。工作MTJ器件106进一步连接至限定位线BL1的第三互连层406c，位线BL1连接至布置在存储器阵列102的一列内的存储单元内的工作MTJ器件106。例如，位线BL1连接至图2的存储器阵列102的列内的工作MTJ器件106。

[0048] 在一些实施例中，工作MTJ器件106通过包括多个导电互连层406a至406c并且不延伸穿过衬底402的连续导电路径连接在位线BLz(z＝1,2)和字线WLx(x＝1,3)之间。在一些实施例中，工作MTJ器件106不位于被配置为控制对工作MTJ器件106的访问的存取晶体管器件正上方。

[0049] 在一些实施例中，调节访问装置108包括第一调节MTJ器件204和第二调节MTJ器件206。第一调节MTJ器件204、第二调节MTJ器件206和工作MTJ器件106分别包括垂直布置在底电极通孔408和顶电极通孔410之间的MTJ。在一些实施例中，顶电极通孔410可以通过通孔
412(例如，铜通孔)连接至上面的互连层。在一些实施例中，底电极通孔408和顶电极通孔
410可以包括金属，诸如氮化钛(TiN)、氮化钽(TaN)、钛(Ti)、钽(Ta)等。在一些实施例中，第二互连层406b从第一调节MTJ器件204正上方连续延伸至第二调节MTJ器件206正上方。

[0050] 第一调节MTJ器件204、第二调节MTJ器件206和工作MTJ器件106分别包括由介电遂穿阻挡层112分隔开的自由层114和固定层110。自由层114具有被配置为响应于电信号(例如，电流)而改变的磁矩。固定层110具有固定的磁取向，该磁取向被配置为用作参考磁方向和/或减少对自由层114的磁冲击。在一些实施例中，MTJ中的一个或多个可以包括附加层。例如，在一些实施例中，MTJ中的一个或多个可以包括位于底电极通孔408和第一固定层之间的反铁磁层。在其它实施例中，MTJ中的一个或多个可以包括以各种方式布置的附加固定层(例如，第一附加固定层、第二附加固定层等)和/或附加自由层(例如，第一附加自由层、第二附加自由层等)以改进MTJ的性能。

[0051] 图4B示出了对应于图2的存储器阵列102的集成芯片414的一些可选实施例的截面图。

[0052] 集成芯片414包括布置在衬底402上方的介电结构404。介电结构404围绕第一存储单元202a,1。第一存储单元202a,1包括工作MTJ器件106和具有第一调节MTJ器件204和第二调节MTJ器件206的调节访问装置108。

[0053] 介电结构404还围绕多个导电互连层406a至406f。多个导电互连层406a至406f包括第一互连层406a，第一互连层406a在第一存储单元202a,1的工作MTJ器件106、第一调节MTJ器件204和第二调节MTJ器件206正下方延伸为连续结构。第一互连层406a通过第二互连层406b和第一多个通孔412a连接至第一存储单元202a,1的工作MTJ器件106、第一调节MTJ器件204和第二调节MTJ器件206。第三互连层406c具有离散的互连结构，离散的互连结构限定连接至图2的存储器阵列102的列内的相应存储单元的两条字线WL1至WL2以及连接至图2的存储器阵列102的行内的相应存储单元的位线BL1。在一些实施例中，第一存储单元202a,1的工作MTJ器件106、第一调节MTJ器件204和第二调节MTJ器件206可以通过第二多个通孔412b连接至第三互连层406c。

[0054] 在一些实施例中，一个或多个附加存储单元可以布置在第一存储单元202a,1上方。在这样的实施例中，第四互连层406d在第二存储单元202b,1的工作MTJ器件106、第一调节MTJ器件204和第二调节MTJ器件206正下方延伸为连续结构。第四互连层406d通过第五互连层406e和第三多个通孔412c连接至第二存储单元202b,1的工作MTJ器件106、第一调节MTJ器件204和第二调节MTJ器件206。第六互连层406f限定连接至图2的存储器阵列102的列内的相应存储单元的两条字线WL3至WL4以及连接至图2的存储器阵列102的行内的相应存储单元的位线BL2。在一些实施例中，第二存储单元202a,2的工作MTJ器件106、第一调节MTJ器件204和第二调节MTJ器件206可以通过第四多个通孔412d连接至第六互连层406f。

[0055] 在其它实施例(未示出)中，一个或多个附加存储单元可以横向地布置为邻近第一存储单元202a,1。在一些这样的实施例中，存储器阵列内的存储单元可以在相同的互连层上彼此横向邻近布置。

[0056] 应当理解，图4A至图4B所示的集成芯片400和414可以实现图2的存储器阵列102的集成芯片的两个非限制性实施例，并且可以在可选实施例中使用其它实施方式。

[0057] 在一些实施例中，调节访问装置内的调节MTJ器件可以具有相同的尺寸。在其它实施例中，调节访问装置内的调节MTJ器件可以具有彼此不同的尺寸和/或与工作MTJ器件不同的尺寸。例如，图5A示出了具有调节访问装置的存储器电路500的一些额外实施例的示意图，该调节访问装置包括具有不同尺寸的调节器件。

[0058] 存储器电路500包括多个存储单元502a,1至502c,3，每个存储单元分别包括被配置为存储数据的工作MTJ器件106和被配置为选择性地对工作MTJ器件106提供访问的调节访问装置108。调节访问装置108包括连接至MTJ器件106的同一层的第一调节MTJ器件504和第二调节MTJ器件506。第一调节MTJ器件504连接在第一字线(例如，WL1)和工作MTJ器件106之间，而第二调节MTJ器件506连接在第二字线(例如，WL2)和工作MTJ器件106之间。工作MTJ器件106进一步连接至第一位线(例如，BL1)。

[0059] 图5B示出了对应于图5A的存储器电路500的集成电路的一些实施例的截面图508。如截面图508所示，第一调节MTJ器件504具有第一尺寸(例如，第一宽度w1)，并且第二调节MTJ器件具有与第一尺寸不同的第二尺寸(例如，第二宽度w2)。第一调节MTJ器件504的第一尺寸赋予第一调节MTJ器件504更大的切换电流，这可以允许更大的电流。在一些实施例中，工作MTJ器件106具有与第一尺寸和第二尺寸不同的第三尺寸(例如，第三宽度w3)。

[0060] 图6A至图6B示出了包括存储器电路的集成芯片的一些额外实施例，存储器电路具有被配置为选择性地对工作MTJ器件提供访问的调节访问装置。

[0061] 图6A示出了具有以行和列布置的多个存储单元602a,1至602c,3的存储器电路600的示意图。多个存储单元602a,1至602c,3分别包括被配置为存储数据的工作MTJ器件106和被配置为选择性地对工作MTJ器件106提供访问的调节访问装置108。调节访问装置108包括连接在字线WLx(x＝1,2,3)和偏置电压线BVLy(y＝1,2,3)之间的调节MTJ器件604。工作MTJ器件106连接在偏置电压线BVLy(y＝1,2,3)和位线BLz(z＝1,2,3)之间。

[0062] 多个存储单元602a,1至602c,3连接至控制电路607。控制电路607包括被配置为选择性地将信号施加至一条或多条位线BLz的位线解码器116、被配置为选择性地将信号施加至一条或多条字线WLx的字线解码器118以及被配置为选择性地将信号施加至一条或多条偏置电压线BVLy的偏置电路606。在一些实施例中，字线解码器118和偏置电路606可以包括相同的电路元件(即，字线解码器118可以将信号施加至偏置电压线BVLy)。

[0063] 在操作期间，为了访问工作MTJ器件106，偏置电路606和字线解码器118可以将电压施加至偏置电压线BVLy和字线WLx，以设置存储器阵列102的行内的调节MTJ器件604的值。随后，位线解码器116可以施加位线电压，该位线电压允许访问多个存储单元602a,1至602c,3中的选择的存储单元，而不访问多个存储单元602a,1至602c,3中的未选择的存储单元。

[0064] 例如，为了将数据写入第一存储单元602a,1内的工作MTJ器件106，可以将第一组偏置电压施加至第一字线WL1和第一偏置电压线BVL1。第一组偏置电压赋予第一行内的调节访问装置108低电阻。可以将第二组偏置电压施加至其它行中的偏置电压线BVL2和字线WL1，以赋予其它行内的调节访问装置108高电阻。然后将位线电压施加至第一位线BL1。第一存储单元602a,1内的调节访问装置的低电阻使得大电流(例如，大于切换电流)流过第一存储单元602a,1内的工作MTJ器件，同时第二存储单元602a,2内的调节访问装置的高电阻使得小电流(例如，小于切换电流)流过第二存储单元602a,2内的工作MTJ器件。

[0065] 图6B示出了对应于图6A的存储器电路600的集成电路的一些实施例的截面图608。

[0066] 图7A至图7B示出了包括存储器电路的集成芯片的一些额外实施例，该存储器电路具有被配置为选择性地对工作MTJ器件提供访问的调节访问装置。

[0067] 图7A示出了具有以行和列布置的多个存储单元702a,1至702c,3的存储器电路700的一些额外实施例的示意图。多个存储单元702a,1至702c,3分别包括配置为存储数据的工作MTJ器件106和配置为选择性地对工作MTJ器件106提供访问的调节访问装置108。

[0068] 调节访问装置108包括连接至工作MTJ器件106的同一层的第一调节MTJ器件204和第二调节MTJ器件206。第一调节MTJ器件204连接在多条字线WL1至WL6的第一条和多条偏置电压线BVL1至BVL3的第一条之间。第二调节MTJ器件206连接在多条位线BL1至BL6的第一条和多条偏置电压线BVL1至BVL3的第一条之间。工作MTJ器件106连接在多条偏置电压线BVL1至BVL3的第一条和多条位线BL1至BL6的第二条之间。

[0069] 在操作期间，位线解码器116被配置为选择性地将信号施加至一条或多条位线BL1至BL6，并且字线解码器118被配置为选择性地将信号施加至一条或多条字线WL1至WL3和一条或多条偏置电压线BVL1至BVL3。施加的信号使得第一调节MTJ器件204内的电流基于提供给存储器阵列102的整个列的电压而产生，而将调节访问装置108连接至位线BL2使得第二调节MTJ器件206内的电流基于提供给存储器阵列102的整个行的电压而产生。将调节访问装置连接至在不同方向上延伸的位线和字线允许改进存储器阵列102的存储单元之间的隔离。

[0070] 图7B示出了对应于图7A的存储器电路700的集成电路的一些额外实施例的截面图704。

[0071] 图8A至图8B示出了包括存储器电路的集成芯片的一些额外实施例，该存储器电路具有被配置为选择性地对工作MTJ器件提供访问的调节访问装置。

[0072] 图8A示出了具有调节访问装置108的存储器电路800的一些额外实施例的示意图，调节访问装置108包括第一调节MTJ器件804、第二调节MTJ器件806和第三调节MTJ器件808。第一调节MTJ器件804连接在第一字线(例如，WL1)和第一偏置电压线(例如，BVL1)之间，第二调节MTJ器件806连接在第二字线(例如，WL2)和第一偏置电压线(例如，BVL1)之间，第三调节MTJ器件808连接在第一偏置电压线(例如，BVL1)和工作MTJ器件106之间。工作MTJ器件106连接在第三调节MTJ器件808和第一位线(例如，BL1)之间。包含第三调节MTJ器件808在产生不同的电阻来控制相关的工作MTJ器件106内的电流方面赋予调节访问装置108更大的灵活性。

[0073] 图8B示出了对应于图8A的存储器电路800的集成电路的一些实施例的截面图810。

[0074] 虽然关于具有调节MTJ器件的调节访问装置描述了图2至图8B中示出的操作和/或装置，但是应该理解，公开的存储单元不限于这样的实施例。而且，在可选实施例中，图2至图8B的操作和/或装置可以实施和/或包括具有调节薄膜电阻器(例如，包括钽、氮化钽、钛、钨等)的调节访问装置。

[0075] 图9至图12示出了形成具有存储器电路的集成芯片的方法的一些实施例的截面图900至1200，该存储器电路包括存储单元(例如，MRAM单元)，各存储单元具有被配置为选择性地对工作MTJ器件提供访问的调节访问装置。虽然关于方法描述了图9至图12，但是应该理解，图9至图12中公开的结构不限于这种方法，而且可以作为独立于该方法的结构而单独存在。

[0076] 如图9的截面图900所示，在衬底402上方形成第一互连层406a。在一些实施例中，通过在衬底402上方形成第一层间介电(ILD)层904来形成第一互连层406a。在一些实施例中，第一ILD层904可以通过一个或多个附加介电层902与衬底402分隔开。图案化第一ILD层904以限定沟槽906。在一些实施例中，可以通过在第一ILD层904上方形成图案化的掩模层(未示出)并且实施蚀刻工艺来去除第一ILD层904的未由图案化的掩模层覆盖的各部分来图案化第一ILD层904。在沟槽906内形成导电材料，以及随后是平坦化工艺(例如，化学机械平坦化工艺)以形成第一互连层406a。

[0077] 在各个实施例中，衬底402可以是任何类型的半导体主体(例如，硅、SiGe、SOI等)，诸如半导体晶圆和/或晶圆上的一个或多个管芯，以及任何与其相关的其它类型的半导体和/或外延层。在一些实施例中，第一ILD层904可以包括一种或多种介电材料，诸如二氧化硅(SiO2)、SiCOH、氟硅酸盐玻璃、磷酸盐玻璃(例如，硼磷硅酸盐玻璃)等。在一些实施例中，导电材料可以包括通过沉积工艺(例如，CVD、PVD、PE-CVD、ALD等)形成的金属(例如，钨、铝等)。在各个实施例中，第一互连层406a可以是第一互连线层、第二互连层、第三互连线层或更高金属互连线层。

[0078] 如图10的截面图1000所示，在第一互连层406a的上表面上方形成多个底电极通孔408。多个底电极通孔408由介电层1002围绕。在一些实施例中，介电层1002可以沉积在第一互连层406a上方，并且然后选择性地被图案化以限定底电极通孔开口。然后通过在底电极通孔开口内的沉积工艺形成多个底电极通孔408。在各个实施例中，介电层1002可以包括碳化硅、富硅氧化物、TEOS(正硅酸乙酯)等的一种或多种。在各个实施例中，多个底电极通孔
408可以包括导电材料，诸如钛、氮化钛、钽等。

[0079] 在多个底电极通孔408上方形成多个MTJ器件106、204和206。多个MTJ器件106、204和206分别包括MTJ，MTJ具有通过介电遂穿阻挡层112与自由层114分隔开的固定层110。在一些实施例中，固定层110可以形成为接触底电极通孔408。在其它实施例中，自由层114可以形成为接触底电极通孔408。多个MTJ器件106、204和206中的一个包括被配置为存储数据状态的工作MTJ器件106。多个MTJ器件106、204和206中的一个或多个包括设置在调节访问装置108内的调节MTJ器件204和206，调节访问装置108被配置为控制(即，调节)提供给相关的工作MTJ器件106的电流。

[0080] 在一些实施例中，可以同时形成多个MTJ器件106、204和206。例如，在一些实施例中，可以通过在介电层1002和多个底电极通孔408上方沉积磁固定膜，在磁固定膜上方形成介电阻挡膜，并且在介电阻挡膜上方形成磁自由膜来形成多个MTJ器件106、204和206。可以对磁固定膜、介电阻挡层和磁自由膜实施一个或多个图案化工艺以限定多个MTJ器件106、204和206。在其它实施例中，可以在不同时间形成多个MTJ器件106、204和206。

[0081] 如图11的截面图1100所示，在多个MTJ器件106、204和206上方形成多个顶电极通孔410。多个顶电极通孔410由第二ILD层1102围绕。在一些实施例中，可以在多个MTJ器件106、204和206上方沉积第二ILD层1102，并且然后选择性地图案化第二ILD层1102以限定顶电极通孔开口。然后通过沉积工艺在顶电极通孔开口内形成多个顶电极通孔410。在各个实施例中，第二ILD层1102可以包括一种或多种介电材料，诸如二氧化硅(SiO2)、SiCOH、氟硅酸盐玻璃、磷酸盐玻璃(例如，硼磷硅酸盐玻璃)等。在各个实施例中，多个顶电极通孔410可以包括导电材料，诸如钛、氮化钛、钽等。

[0082] 在多个MTJ器件106、204和206上方的第三ILD层1104内形成第二互连层406b。在一些实施例中，第二互连层406b包括限定第一存储单元202a,1的位线BL1和一条或多条字线WL1至WL2的多个互连结构。在一些实施例中，第三ILD层1104可以包括通过一个或多个沉积工艺(例如，PVD、CVD、PE-CVD等)形成的电介质(例如，氧化物、低k电介质或超低k电介质)。可以通过选择性地蚀刻第三ILD层1104以在第三ILD层1104内形成开口来形成第二互连层
406b。然后在开口内沉积导电材料(例如，铜和/或铝)，以及随后的平坦化工艺(例如，化学机械平坦化工艺)以形成第二互连层406b。

[0083] 如图12的截面图1200所示，可以在第一存储单元202a,1上方形成第二存储单元202b,1。第二存储单元202b,1可以包括工作MTJ器件106和调节访问装置108，调节访问装置
108具有形成在第三互连层406c和第四互连层406d之间的调节MTJ器件204和206。第二存储单元202b,1可以根据与关于图9至图11描述的那些类似的步骤形成。

[0084] 图13示出了形成具有存储器电路的集成芯片的方法1300的一些实施例的流程图，该存储器电路包括具有调节访问装置的存储单元(例如，MRAM单元)，该调节访问装置被配置为选择性地对工作MTJ器件提供访问。

[0085] 虽然方法300示出和描述为一系列步骤或事件，但是应该理解，这些步骤或事件的示出的顺序不被解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了此处示出的和/或描述的一些的其它步骤或事件同时发生。此外，可能不是所有示出的步骤对于实施此处描述的一个或多个方面或实施例都是需要的，并且此处描述的一个或多个步骤可以在一个或多个单独的步骤和/或阶段中实施。

[0086] 在步骤1302中，在衬底上方形成第一互连层。第一互连层可以形成在衬底上方的第一ILD层内。图9示出了对应于步骤1302的一些实施例的截面图900。

[0087] 在步骤1304中，在第一互连层的连续上表面正上方形成多个底电极通孔。图10示出了对应于步骤1304的一些实施例的截面图1000。

[0088] 在步骤1306中，在多个底电极通孔正上方形成多个MTJ器件。多个MTJ器件包括工作MTJ器件和一个或多个调节MTJ器件。图10示出了对应于步骤1306的一些实施例的截面图1000。

[0089] 在步骤1308中，在多个MTJ器件正上方形成多个顶电极通孔。图11示出了对应于步骤1308的一些实施例的截面图1100。

[0090] 在步骤1310中，在多个顶电极通孔上方形成具有多个互连结构的第二互连层。多个互连结构限定位线和一条或多条字线。图11示出了对应于步骤1310的一些实施例的截面图1100。

[0091] 步骤1302至1310在衬底上方形成第一存储单元。在一些实施例中，可以重复步骤1302至1310(如步骤1312所示)以在第一存储单元上方形成第二存储单元。图12示出了对应于步骤1312的一些实施例的截面图1200。

[0092] 虽然方法1300描述了包括具有调节访问装置(包括MTJ器件)的存储单元(例如，MRAM单元)的方法存储器电路，但是应该理解，在其它实施例中，调节装置可以包括电阻器(例如，薄膜电阻器)。在这样的实施例中，工作MTJ器件可以通过第一组操作(在步骤1306中)形成，而包括电阻器的调节装置可以通过第二组单独的操作(在步骤1306和步骤1308之间发生)形成。例如，在工作MTJ的形成(在步骤1306中)之后，可以通过一个或多个沉积和蚀刻工艺形成电阻器。

[0093] 因此，在一些实施例中，本发明涉及不具有驱动晶体管(即，存取晶体管)的存储单元(例如，MRAM单元)。而且，存储单元包括调节访问装置，该调节访问装置具有被配置为选择性地对工作MTJ器件提供访问的一个或多个调节MTJ器件。

[0094] 在一些实施例中，本发明涉及集成芯片。集成芯片包括连接至位线的工作磁隧道结(MTJ)器件，工作MTJ器件被配置为存储数据状态；以及连接在工作MTJ器件和第一字线之间的调节访问装置，调节访问装置包括被配置为控制提供给工作MTJ器件的电流的一个或多个调节MTJ器件。在一些实施例中，一个或多个调节MTJ器件分别包括固定层、介电阻挡层和通过介电阻挡层与固定层分隔开的自由层。在一些实施例中，调节访问装置还包括连接在第二字线和工作MTJ器件之间的第二调节MTJ器件，第一字线和第二字线连接至字线解码器。在一些实施例中，第一调节MTJ器件具有比第二调节MTJ器件更大的尺寸。在一些实施例中，调节访问装置还包括连接在第二位线和工作MTJ器件之间的第二调节MTJ器件，第一字线连接至字线解码器，并且位线和第二位线连接至位线解码器。在一些实施例中，工作MTJ器件不位于存取晶体管器件正上方。在一些实施例中，集成芯片还包括连接在第一调节MTJ器件和工作MTJ器件之间的偏置电压线。在一些实施例中，工作MTJ器件通过设置在衬底上方的介电结构与第一调节MTJ器件横向分隔开。在一些实施例中，集成芯片还包括布置在位于工作MTJ器件正上方的存储单元内的第二工作MTJ器件，第二工作MTJ器件被配置为存储第二数据状态。在一些实施例中，工作MTJ器件通过不延伸穿过衬底的连续导电路径连接在位线和第一字线之间。

[0095] 在其它实施例中，本发明涉及集成电路。集成电路包括布置在衬底上方的介电结构内的第一互连层，第一互连层通过介电结构与衬底分隔开；以及调节MTJ器件，布置在第一互连层正上方并且被配置为存储数据状态，工作MTJ器件通过包括多个互连层并且不延伸穿过衬底的连续导电路径电连接在位线和第一字线之间。在一些实施例中，集成电路还包括调节访问装置，其具有连接在第一字线和工作MTJ器件之间的第一调节MTJ器件，第一调节MTJ器件具有通过第一介电阻挡层与第一自由层分隔开的第一固定层。在一些实施例中，第一互连层从工作MTJ器件正下方连续延伸至第一调节MTJ器件正下方。在一些实施例中，集成电路还包括连接在第二字线和工作MTJ器件之间的第二调节MTJ器件，第一字线和第二字线连接至字线解码器。在一些实施例中，第一调节MTJ器件与第二调节MTJ器件具有不同的尺寸。在一些实施例中，集成电路还包括连接在第二位线和工作MTJ器件之间的第二调节MTJ器件，第一字线连接至字线解码器并且第二位线连接至位线解码器。在一些实施例中，集成电路还包括连接在第一调节MTJ器件和工作MTJ器件之间的偏置电压线，偏置电压线连接至偏置电路，偏置电路被配置为选择性地将偏置电压施加至偏置电压线。

[0096] 在又一些其它实施例中，本发明涉及一种形成集成电路的方法。该方法包括在衬底上方形成第一互连层；在第一互连层正上方形成多个MTJ器件，多个MTJ器件包括工作MTJ器件和一个或多个调节MTJ器件，调节MTJ器件被配置为选择性地控制流至工作MTJ器件的电流；以及在多个MTJ器件上方形成第二互连层，第一互连层和第二互连层中的一个或两个限定位线和一条或多条字线。在一些实施例中，一个或多个调节MTJ器件分别包括固定层、自由层和设置在固定层和自由层之间的介电阻挡层。在一些实施例中，该方法还包括同时形成工作MTJ器件和一个或多个调节MTJ器件。

[0097] 上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

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