磁阻随机存取存储器件及其制造方法
阅读：363发布：2020-05-11
专利汇可以提供磁阻随机存取存储器件及其制造方法专利检索，专利查询，专利分析的服务。并且提供了一种磁阻随机存取存储(MRAM)器件及其制造方法。根据 实施例 ，MRAM器件可以包括：在包括单元区域和外围区域的衬底上的第一层间绝缘层、延伸穿过单元区域的第一层间绝缘层的下 电极 接触 部、在每个下电极接触部上的第一结构以及在单元区域和外围区域中 覆盖 第一层间绝缘层和第一结构的表面的 覆盖层 ，所述第一结构包括顺序堆叠的下电极、 磁隧道结 结构和上电极，其中外围区域中第一层间绝缘层上的覆盖层的上表面高于单元区域中第一结构之间的第一层间绝缘层上的覆盖层的上表面。，下面是磁阻随机存取存储器件及其制造方法专利的具体信息内容。
1.一种磁阻随机存取存储器件，包括：
在包括单元区域和外围区域的衬底上的第一层间绝缘层；
延伸穿过所述单元区域的所述第一层间绝缘层的下电极接触部；
在每个所述下电极接触部上的第一结构，所述第一结构包括顺序堆叠的下电极、磁隧道结结构和上电极；以及
在所述单元区域和所述外围区域中覆盖所述第一层间绝缘层和所述第一结构的表面的覆盖层，
其中所述外围区域中所述第一层间绝缘层上的所述覆盖层的上表面高于所述单元区域中所述第一结构之间的所述第一层间绝缘层上的所述覆盖层的上表面。
2.根据权利要求1所述的磁阻随机存取存储器件，其中所述外围区域中所述第一层间绝缘层的上表面高于所述单元区域中所述第一结构之间的所述第一层间绝缘层的上表面。
3.根据权利要求1所述的磁阻随机存取存储器件，其中所述单元区域中所述第一结构之间的所述第一层间绝缘层的上表面低于所述下电极接触部的上表面。
4.根据权利要求1所述的磁阻随机存取存储器件，其中所述外围区域中所述第一层间绝缘层的上表面与所述下电极接触部的上表面共面或低于所述下电极接触部的上表面。
5.根据权利要求1所述的磁阻随机存取存储器件，其中所述外围区域中所述第一层间绝缘层的上表面是基本平坦的。
6.根据权利要求1所述的磁阻随机存取存储器件，其中所述覆盖层在所述单元区域和所述外围区域中在所述第一层间绝缘层和所述第一结构的表面上共形，使得所述覆盖层具有均匀的厚度。
7.根据权利要求1所述的磁阻随机存取存储器件，其中所述覆盖层包括氮化硅或氮氧化硅。
8.根据权利要求1所述的磁阻随机存取存储器件，进一步包括：
在所述单元区域和所述外围区域中在所述覆盖层上的第二层间绝缘层，以填充所述第一结构之间的间隙；以及
在所述外围区域中延伸穿过所述第二层间绝缘层、所述覆盖层和所述第一层间绝缘层的通孔接触部。
9.根据权利要求8所述的磁阻随机存取存储器件，进一步包括：在所述衬底上的下布线和下层间绝缘层，所述通孔接触部与所述下布线电连接。
10.一种磁阻随机存取存储器件，包括：
在包括单元区域和外围区域的衬底上的第一层间绝缘层；
延伸穿过所述单元区域的所述第一层间绝缘层的下电极接触部；以及
在每个所述下电极接触部上的第一结构，所述第一结构包括顺序堆叠的下电极、磁隧道结结构和上电极，
其中所述外围区域中所述第一层间绝缘层的上表面高于所述单元区域中所述第一结构之间的所述第一层间绝缘层的上表面。
11.根据权利要求10所述的磁阻随机存取存储器件，进一步包括在所述单元区域和所述外围区域中覆盖所述第一层间绝缘层和所述第一结构的表面的覆盖层。
12.根据权利要求11所述的磁阻随机存取存储器件，其中所述单元区域中所述第一结构之间的所述第一层间绝缘层的上表面低于所述下电极接触部的上表面。
13.根据权利要求11所述的磁阻随机存取存储器件，进一步包括：
在所述单元区域和所述外围区域中在所述覆盖层上的第二层间绝缘层，以填充所述第一结构之间的间隙；以及
在所述外围区域中延伸穿过所述第二层间绝缘层、所述覆盖层和所述第一层间绝缘层的通孔接触部。
14.根据权利要求13所述的磁阻随机存取存储器件，进一步包括在所述第二层间绝缘层中的位线，所述位线接触所述第一结构的所述上电极。
15.一种磁阻随机存取存储器件，包括：
在包括单元区域和外围区域的衬底上的第一层间绝缘层；
延伸穿过所述单元区域的所述第一层间绝缘层的下电极接触部；
在每个所述下电极接触部上的第一结构，所述第一结构包括顺序堆叠的下电极、磁隧道结结构和上电极；以及
在所述单元区域和所述外围区域中覆盖所述第一层间绝缘层和所述第一结构的表面的覆盖层，所述覆盖层具有均匀的厚度，
其中所述单元区域中所述第一结构之间的所述第一层间绝缘层的上表面低于所述外围区域中所述第一层间绝缘层的上表面。
16.根据权利要求15所述的磁阻随机存取存储器件，其中所述外围区域中所述第一层间绝缘层上的所述覆盖层的上表面高于所述单元区域中所述第一结构之间的所述第一层间绝缘层上的所述覆盖层的上表面。
17.根据权利要求15所述的磁阻随机存取存储器件，其中所述单元区域中所述第一结构之间的所述第一层间绝缘层的上表面低于所述下电极接触部的上表面。
18.根据权利要求15所述的磁阻随机存取存储器件，其中所述外围区域中所述第一层间绝缘层的上表面与所述下电极接触部的上表面共面或低于所述下电极接触部的上表面。
19.根据权利要求15所述的磁阻随机存取存储器件，其中所述外围区域中所述第一层间绝缘层的上表面是基本平坦的。
20.一种制造磁阻随机存取存储器件的方法，所述方法包括：
在包括单元区域和外围区域的衬底上形成第一层间绝缘层；
形成延伸穿过所述单元区域的所述第一层间绝缘层的下电极接触部；
在每个所述下电极接触部上形成第一结构，所述第一结构包括顺序堆叠的下电极、磁隧道结结构和上电极；以及
在所述单元区域和所述外围区域中形成覆盖所述第一层间绝缘层和所述第一结构的表面的覆盖层，
其中所述外围区域中所述第一层间绝缘层上的所述覆盖层的上表面高于所述单元区域中所述第一结构之间的所述第一层间绝缘层上的所述覆盖层的上表面。
21.根据权利要求20所述的方法，其中形成所述第一结构包括：
在所述第一层间绝缘层和所述下电极接触部上形成下电极层、磁隧道结层和上电极层；
在所述上电极层上形成硬掩模，其中在所述单元区域中所述硬掩模具有柱状，以及在所述外围区域中所述硬掩模覆盖所述上电极层的上表面；以及
使用所述硬掩模作为蚀刻掩模，蚀刻所述单元区域和所述外围区域中的所述上电极层、所述磁隧道结层和所述下电极层以及所述单元区域中的所述第一层间绝缘层的上部，其中，在刻蚀之后，所述外围区域中所述第一层间绝缘层的上表面高于所述单元区域中所述第一结构之间的所述第一层间绝缘层的上表面。
22.根据权利要求20所述的方法，其中形成所述第一结构包括：
在所述外围区域中形成覆盖所述第一层间绝缘层的预备电极层，以在所述单元区域中显露所述第一层间绝缘层的上表面；
在所述第一层间绝缘层、所述下电极接触部和所述预备电极层上形成下电极层、磁隧道结层和上电极层；
在所述上电极层上形成硬掩模，其中在所述单元区域中所述硬掩模具有柱状，以及在所述外围区域中所述上电极层的上表面被所述硬掩模显露；以及
使用所述硬掩模作为蚀刻掩模，蚀刻所述单元区域和所述外围区域中的所述上电极层、所述磁隧道结层和所述下电极层、所述单元区域中的所述第一层间绝缘层的上部以及所述外围区域中的所述预备电极层，
其中，在刻蚀之后，所述外围区域中所述第一层间绝缘层的上表面高于所述单元区域中所述第一结构之间的所述第一层间绝缘层的上表面。
23.根据权利要求20所述的方法，其中所述覆盖层在所述单元区域和所述外围区域中在所述第一层间绝缘层的表面和所述第一结构的表面上共形地形成。
磁阻随机存取存储器件及其制造方法
[0001] 相关申请的交叉引用
技术领域
背景技术
[0005] 根据示例实施例，提供了一种MRAM器件。该MRAM器件可以包括第一层间绝缘层、下电极接触部、第一结构和覆盖层。第一层间绝缘层可以形成在包括单元区域和外围区域的衬底上。下电极接触部可以延伸穿过单元区域的第一层间绝缘层。第一结构可以在每个下电极接触部上。第一结构可以包括顺序堆叠的下电极、磁隧道结结构和上电极。覆盖层可以覆盖单元区域和外围区域中的第一层间绝缘层和第一结构的表面。外围区域中第一层间绝缘层上的覆盖层的上表面可以高于单元区域中第一结构之间的第一层间绝缘层上的覆盖层的上表面。
[0006] 根据示例实施例，提供了一种MRAM器件。该MRAM器件可以包括第一层间绝缘层、下电极接触部和第一结构。第一层间绝缘层可以形成在包括单元区域和外围区域的衬底上。下电极接触部可以延伸穿过单元区域的第一层间绝缘层。第一结构可以在每个下电极接触部上。第一结构可以包括顺序堆叠的下电极、磁隧道结结构和上电极。外围区域中第一层间绝缘层的上表面可以高于单元区域中第一结构之间的第一层间绝缘层的上表面。
[0007] 根据示例实施例，提供了一种MRAM器件。该MRAM器件可以包括第一层间绝缘层、下电极接触部、第一结构和覆盖层。第一层间绝缘层可以形成在包括单元区域和外围区域的衬底上。下电极接触部可以延伸穿过单元区域的第一层间绝缘层。第一结构可以在每个下电极接触部上。第一结构包括顺序堆叠的下电极、磁隧道结结构和上电极。覆盖层可以覆盖单元区域和外围区域中的第一层间绝缘层和第一结构的表面。覆盖层可以具有均匀的厚度。单元区域中第一结构之间的第一层间绝缘层的上表面可以低于外围区域中第一层间绝缘层的上表面。附图说明
[0008] 通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得清楚，附图中：
[0009] 图1示出了根据示例实施例的MRAM器件的横截面图；
[0010] 图2至图13示出了根据示例实施例的制造MRAM器件的方法中的一些阶段的横截面图；
[0011] 图14至图24示出了根据示例实施例的制造MRAM器件的方法中的一些阶段的横截面图；
[0012] 图25示出了根据示例实施例的制造MRAM器件的方法中的一些阶段的横截面图；
[0013] 图26示出了根据示例实施例的制造MRAM器件的方法中的一些阶段的横截面图；
[0014] 图27示出了根据示例实施例的MRAM器件的横截面图；以及
[0015] 图28至图30示出了根据示例实施例的制造MRAM器件的方法中的一些阶段的横截面图。
具体实施方式
[0016] 图1是示出根据示例实施例的MRAM器件的横截面图。
[0017] 参照图1，可以在包括单元区域C和外围区域P的衬底100上形成MRAM器件。可以在单元区域C的衬底100上形成第一层间绝缘层102、下电极接触部110、下电极112a、MTJ结构136、中间电极116a和上电极118a。可以在外围区域P的衬底100上形成第一层间绝缘层102。
此外，可以在第一结构138的表面以及第一层间绝缘层102的表面上形成第一覆盖层140，其中第一结构138包括下电极112a、MTJ结构136、中间电极116a和上电极118a。该MRAM器件可以进一步包括第二层间绝缘层142、位线146、第三层间绝缘层144和通孔接触部148。
此外，可以在第一结构138的表面以及第一层间绝缘层102的表面上形成第一覆盖层140，其中第一结构138包括下电极112a、MTJ结构136、中间电极116a和上电极118a。该MRAM器件可以进一步包括第二层间绝缘层142、位线146、第三层间绝缘层144和通孔接触部148。
[0018] 衬底100可以包括半导体材料例如硅、锗、硅锗，或III-V族半导体化合物例如GaP、GaAs、GaSb等。在示例实施例中，衬底100可以是绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。可以在衬底100上进一步形成各种类型的电路图案(例如，晶体管、下布线等)和覆盖电路图案的下层间绝缘层。
[0020] 下电极接触部110可以填充在单元区域C中例如沿Z方向延伸穿过第一层间绝缘层102的第一开口。在示例实施例中，下电极接触部110可以包括第一阻挡图案106和第一导电图案108。第一阻挡图案106可以包括金属氮化物例如氮化钨、氮化钽、氮化钛等，或金属例如钽、钛等。第一导电图案108可以包括具有低电阻的金属，例如钨、铜、铝等。下电极接触部
110可以接触衬底100或衬底100上的下布线。
110可以接触衬底100或衬底100上的下布线。
[0021] 第一结构138可以包括顺序堆叠的下电极112a、MTJ结构136、中间电极116a和上电极118a。第一结构138可以为柱状。第一结构138可以接触下电极接触部110的上表面。因此，第一结构138可以形成在单元区域C上。第一结构138可以不形成在外围区域P上。在一些实施例中，第一结构138可以不包括中间电极。
[0022] 在示例实施例中，第一结构138的侧壁可以倾斜使得第一结构138的宽度可以在向下的方向上逐渐增大，例如，随着距衬底100沿Z方向的距离减小，第一结构138在X方向上的宽度可以逐渐增大。备选地，第一结构138的侧壁可以具有竖直坡度。
[0023] 在示例实施例中，第一结构138可以完全覆盖下电极接触部110的上表面，并且第一结构138可以覆盖与下电极接触部110相邻的第一层间绝缘层102(例如，第一层间绝缘层102的上表面的第一部分102a)。在示例实施例中，第一结构138之间的第一层间绝缘层102的上表面(例如，第一层间绝缘层102的上表面的第二部分102b)可以低于下电极接触部110的上表面。
[0024] 外围区域P中的第一层间绝缘层102的上表面102p可以高于第一结构138之间的第一层间绝缘层102的上表面的第二部分102b。外围区域P中的第一层间绝缘层102的上表面102p可以是基本平坦的。在示例实施例中，外围区域P中的第一层间绝缘层102的上表面
102p可以与下电极接触部110的上表面基本共面或低于下电极接触部110的上表面。
102p可以与下电极接触部110的上表面基本共面或低于下电极接触部110的上表面。
[0025] 也就是说，外围区域P中的第一层间绝缘层102的上表面102p的高度可以高于单元区域C中第一结构138之间的第一层间绝缘层102的上表面的第二部分102b的高度。因此，形成第一结构138的单元区域C与未形成第一结构138的外围区域P之间的阶梯差可以减小。
[0026] 下电极112a可以在下电极接触部110上。下电极112a可以包括金属氮化物例如氮化钽、氮化钛等或金属例如钽、钛等。
[0028] 在示例实施例中，第一磁性图案136a可以用作具有固定磁化方向的固定层。在示例实施例中，第一磁性图案136a可以包括固定图案、下铁磁图案、反铁磁耦合间隔图案和上铁磁图案。在这种情况下，固定图案可以包括例如FeMn、IrMn、PtMn、MnO、MnS、MnTe、MnF2、FeF2、FeCl2、FeO、CoCl2、CoO、NiCl2、NiO和/或Cr等。下铁磁图案和上铁磁图案可以包括铁磁材料，例如Fe、Ni和/或Co。反铁磁耦合间隔图案可以例如包括Ru、Ir和/或Rh。
[0029] 在示例实施例中，第二磁性图案136c可以用作具有可变磁化方向的自由层。在这种情况下，第二磁性图案136c可以包括铁磁材料，例如Fe、Ni、Co、Cr、Pt等。第二磁性图案136c还可以包括例如硼、硅等。第二磁性图案136c可以包括所述铁磁材料中的至少一种。例如，第二磁性图案136c可以包括例如CoFe、NiFe、FeCr、CoFeNi、PtCr、CoCrPt、CoFeB、NiFeSiB、CoFeSiB等。
[0030] 隧道势垒图案136b可以设置在第一磁性图案136a和第二磁性图案136c之间。因此，第一磁性图案136a和第二磁性图案136c可以彼此不直接接触。在示例实施例中，隧道势垒图案136b可以包括具有绝缘材料的金属氧化物，例如氧化铝或氧化镁。
[0031] 在示例实施例中，中间电极116a可以包括金属氮化物例如氮化钽、氮化钛等或金属例如钽、钛等。上电极118a可以包括金属例如钨、铜、铂、镍、银、金等。例如，上电极118a可以包括钨。
[0032] 第一覆盖层140可以共形地形成在第一结构138和第一层间绝缘层102的表面上。例如，如图1所示，第一覆盖层140可以包括在第一层间绝缘层102上例如沿X方向的水平部分以及从水平部分沿第一结构138的侧壁例如沿Z方向延伸的竖直部分。第一覆盖层140可以具有基本均匀的厚度。第一覆盖层140可以接触第一结构138的侧壁，从而第一覆盖层140可以保护第一结构138。第一覆盖层140可以包括例如氮化硅或氮氧化硅。
[0033] 在外围区域P中的第一层间绝缘层102上形成的第一覆盖层140的上表面140p可以高于在单元区域C中的第一层间绝缘层102上形成的第一覆盖层140的上表面140c。也就是说，外围区域P中的第一覆盖层140的上表面140p可以(例如，相对于衬底100沿Z方向)高于单元区域C中的第一覆盖层140的最低部分(即，在第一层间绝缘层102上的水平部分)。
[0034] 可以在第一覆盖层140上形成第二层间绝缘层142，以填充第一结构138之间的间隙。第二层间绝缘层142可以包括氧化物，例如氧化硅。
[0035] 由于外围区域P中的第一层间绝缘层102的上表面102p相对较高(即，相对于衬底100沿Z方向)，因而形成第一结构138的单元区域C与未形成第一结构138的外围区域P之间的阶梯差可以减小。因此，单元区域C中和外围区域P中的第二层间绝缘层142的上表面之间的阶梯差可以减小。在示例实施例中，单元区域C中和外围区域P中的第二层间绝缘层142的上表面可以彼此共面。
[0036] 位线146可以穿过第二层间绝缘层142接触上电极118a的上表面。在示例实施例中，位线146可以在一个方向上延伸以具有线形。位线146可以包括第二阻挡图案146a和第二金属图案146b。
[0037] 第二阻挡图案146a可以包括例如金属氮化物如氮化钨、氮化钽、氮化钛等和/或金属如钽、钛等。第二金属图案146b可以包括例如钨、铜、铝等。
[0038] 可以在第二层间绝缘层142上形成第三层间绝缘层144。通孔接触部148可以延伸穿过第三层间绝缘层144、第二层间绝缘层142、第一覆盖层140和第一层间绝缘层102，接触衬底100或衬底100上的下布线。在示例实施例中，可以进一步在通孔接触部148上形成上布线。
[0039] 在示例实施例中，第二层间绝缘层142和第三层间绝缘层144可以包括基本相同的材料，因此可以合并成一个层间绝缘层。
[0040] 单元区域C中和外围区域P中的第二绝缘层142之间的阶梯差以及单元区域C中和外围区域P中的第三绝缘层144之间的阶梯差可以分别减小。因此，用于形成通孔接触部148和上布线的光刻工艺的变化和故障可以减少。因此，通孔接触部148和上布线的故障可以减少。
[0041] 图2至图13是示出根据示例实施例的制造MRAM器件的方法中的一些阶段的横截面图。
[0042] 参照图2，可以在包括单元区域C和外围区域P的衬底100上形成第一层间绝缘层102。可以在单元区域C中穿过第一层间绝缘层102形成下电极接触部110。在示例实施例中，可以在衬底100和第一层间绝缘层102之间进一步形成包括例如晶体管和下布线等的电路图案。此外，可以进一步形成下层间绝缘层以覆盖电路图案。
[0043] 在示例实施例中，下电极接触部110可以仅形成在单元区域C上。例如，下电极接触部110可以电连接到衬底100或衬底100上形成的下布线。
[0044] 例如，可以在第一层间绝缘层102上形成蚀刻掩模。可以使用蚀刻掩模来各向异性蚀刻第一层间绝缘层102，以形成显露衬底100的上表面的第一开口。各向异性蚀刻工艺可以包括化学蚀刻工艺，例如反应离子蚀刻(RIE)工艺。
[0045] 可以在第一开口的内表面和第一层间绝缘层102的上表面上形成第一阻挡层。可以在第一阻挡层上形成第一导电层以填充第一开口。可以平坦化第一阻挡层和第一导电层，直到显露第一层间绝缘层102的上表面，以形成填充第一开口的下电极接触部110。下电极接触部110可以包括第一阻挡图案106和第一导电图案108。
[0046] 参照图3，可以在第一层间绝缘层102和下电极接触部110上顺序形成下电极层112、MTJ层114和中间电极层116。可以在中间电极层116上顺序形成上电极层118、第一粘附层120、模制层122和第二粘附层124。
[0047] 下电极层112可以由金属例如钽、钛等和/或金属氮化物例如氮化钽、氮化钛等形成。
[0048] MTJ层114可以包括顺序堆叠的第一磁性层114a、隧道势垒层114b和第二磁性层114c。
[0049] 中间电极层116可以由金属例如钽、钛等和/或金属氮化物例如氮化钽、氮化钛等形成。在一些示例实施例中，可以不形成中间电极层116。
[0050] 上电极层118可以由金属例如钨、铜、铂、镍、银、金等形成。例如，上电极层118可以由钨形成。
[0051] 可以形成第一粘附层120，使得模制层122可以与之结合。在示例实施例中，第一粘附层120可以包括氮化物，例如氮化硅、氮氧化硅等。
[0052] 模制层122可以用作用于在随后的大马士革工艺中形成蚀刻掩模图案的模具。在示例实施例中，模制层122可以包括可通过灰化工艺去除的材料。例如，模制层122可以包括碳，例如旋涂硬掩模(SOH)。
[0053] 可以形成第二粘附层124，使得光刻胶膜可以与之结合。第二粘附层124可以用作用于蚀刻模制层的蚀刻掩模图案。在示例实施例中，第二粘附层124可以包括氮化物，例如氮化硅、氮氧化硅等。
[0054] 参照图4，可以通过执行光刻工艺在第二粘附层124上形成光刻胶图案126。
[0055] 光刻胶图案126可以仅形成在单元区域C的第二粘附层124上。光刻胶图案126可以包括具有与下电极接触部110面对(例如，重叠)的显露部分的开口。另一方面，光刻胶图案126可以不形成在外围区域P的第二粘附层124上，使得第二粘附层124可以在外围区域P中显露。
[0056] 参照图5，可以使用光刻胶图案126作为蚀刻掩模来蚀刻第二粘附层124，以形成第二粘附图案124a。可以使用第二粘附图案124a作为蚀刻掩模来蚀刻模制层122，以形成模制图案122a。在蚀刻工艺期间，光刻胶图案126可以被去除。
[0057] 由于在外围区域P中没有形成光刻胶图案126，因而外围区域P中的第二粘附层124和模制层122可以通过蚀刻工艺去除。因此，第一粘附层120可以在外围区域P中显露。
[0058] 可以在单元区域C中形成包括模制图案122a和第二粘附图案124a在内的堆叠结构。该堆叠结构可以包括在竖直方向上与下电极接触部110的上表面面对(例如，重叠)的第二开口128。
[0059] 参照图6，可以在单元区域C的第二粘附图案124a上形成第一硬掩模层130，以填充第二开口128并覆盖外围区域P的第一粘附层120。可以在第一硬掩模层130上形成第二硬掩模层132。因此，可以在单元区域C和外围区域P中形成包括第一硬掩模层130和第二硬掩模层132在内的硬掩模结构。
[0060] 第一硬掩模层130可以用作用于在随后的工艺中形成上电极的蚀刻掩模。第一硬掩模层130可以通过具有优异阶梯覆盖特性的沉积工艺而被形成为充分填充第二开口128。在示例实施例中，第一硬掩模层130可以通过原子层沉积(ALD)工艺形成。在示例实施例中，第一硬掩模层130可以包括氧化硅。
[0061] 由于在外围区域P中没有形成模制图案122a，因而外围区域P中的第一硬掩模层130的上表面可以低于单元区域C中的第一硬掩模层130的上表面(例如，相对于衬底100沿竖直方向)。
[0062] 第二硬掩模层132可以被形成为减少或去除单元区域C中和外围区域P中掩模结构的上表面的阶梯差。因此，单元区域C中的第二硬掩模层132的厚度可以小于外围区域P中的第二硬掩模层132的厚度(例如，沿竖直方向)。第二硬掩模层132可以包括具有流动性的绝缘材料，使得第二硬掩模层132可以被形成为在低阶梯部分处相对较厚。在示例实施例中，第二硬掩模层132可以通过化学气相沉积(CVD)工艺或旋涂玻璃(SOG)工艺形成。在示例实施例中，第二硬掩模层132可以包括氧化硅。
[0063] 在示例实施例中，外围区域P中的第二硬掩模层132的上表面可以高于单元区域C中的第二粘附图案124a的上表面。因此，单元区域C中和外围区域P中第二硬掩模层132的上表面的阶梯差可以减小。例如，单元区域C中和外围区域P中第二硬掩模层132的上表面可以彼此共面。备选地，单元区域C中和外围区域P中第二硬掩模层132的上表面可以具有微小的阶梯。
[0064] 参照图7，可以平坦化第二硬掩模层132和第一硬掩模层130，直到显露单元区域C中的模制图案122a的上表面。因此，在单元区域C中可以形成第一硬掩模130a以填充第二开口128，而在外围区域P中可以在第一粘附层120上形成第一硬掩模130a和第二硬掩模132a。在示例实施例中，平坦化工艺可以包括化学机械抛光(CMP)工艺。
[0065] 在示例实施例中，单元区域C中的第一硬掩模130a可以具有柱状，其可以在竖直方向上与下电极接触部110面对(例如，重叠)。外围区域P中的第一硬掩模130a和第二硬掩模132a可以覆盖外围区域P中的第一粘附层120的整个上表面。
[0066] 在一些示例实施例中，在平坦化工艺期间，外围区域P中的所有第二硬掩模132a可能都被去除。在这种情况下，可以在外围区域P中在第一粘附层120上形成第一硬掩模130a。
[0067] 参照图8，可以去除模制图案122a。因此，可以在单元区域C中在第一粘附层120上形成柱状的第一硬掩模130a。第一硬掩模130a可以通过大马士革工艺形成。在示例实施例中，当模制图案122a包括SOH时，可以通过灰化工艺去除模制图案122a。
[0068] 参照图9，可以使用第一硬掩模130a和第二硬掩模132a作为蚀刻掩模来各向异性蚀刻单元区域中的第一粘附层120和上电极层118。各向异性蚀刻工艺可以包括RIE工艺。
[0069] 在蚀刻工艺中，第一硬掩模130a之间的第一粘附层120和上电极层118可以被蚀刻，从而形成包括堆叠在中间电极层116上的上电极118a和第一粘附图案120a在内的单元掩模结构131。在蚀刻工艺期间，单元区域中的第一硬掩模130a可以被完全或部分去除。另外，外围区域P中的第一硬掩模130a和第二硬掩模132a可以通过蚀刻工艺被完全或部分去除。
[0070] 在示例实施例中，通过蚀刻工艺，外围区域P中的第二硬掩模132a可以被完全去除，并且单元区域C和外围区域P中的第一硬掩模130a可以被部分去除。因此，第一硬掩模130a可以留在单元区域C和外围区域P中具有一定厚度。在一些示例实施例中，单元区域C中的第一硬掩模130a以及外围区域P中的第一硬掩模130a和第二硬掩模132a可以通过蚀刻工艺被完全去除。
[0071] 参照图10，可以使用单元掩模结构131作为蚀刻掩模来顺序蚀刻单元区域C中的中间电极层116、MTJ层114和下电极层112。随后，可以蚀刻第一层间绝缘层102的上部。此外，在蚀刻工艺中，可以一起蚀刻外围区域P中的第一硬掩模130a、第一粘附层120、上电极层118、中间电极层116、MTJ层114和下电极层112。
[0072] 通过蚀刻工艺可以在单元区域C中形成包括堆叠的下电极112a、MTJ结构136、中间电极116a和上电极118a在内的第一结构138。上电极118a的上部可以通过蚀刻工艺被部分去除。此外，外围区域P中的第一层间绝缘层102的上表面可以显露。
[0073] 蚀刻工艺可以包括物理蚀刻工艺如离子束蚀刻(IBE)工艺等。例如，蚀刻工艺可以包括氩离子溅射蚀刻。在示例实施例中，在蚀刻工艺中，用作蚀刻源的离子束的入射角可以是可变的。
[0074] 具体地，可以通过第一蚀刻工艺来图案化单元区域C中单元掩模结构131之间的中间电极层116、MTJ层114和下电极层112。在第一蚀刻工艺中，离子束可以相对于衬底100的上表面以70度或更大的高角度入射。在第一蚀刻工艺期间，溅射的金属材料可以再度沉积在图案化的结构的侧壁上。因此，在第一蚀刻工艺之后，可以进一步执行第二蚀刻工艺以去除再沉积的金属材料。在第二蚀刻工艺中，离子束可以相对于衬底100的上表面以70度或更小的低角度入射。在第一和第二蚀刻工艺期间，在外围区域P中形成的层可以被一起蚀刻。
[0075] 因此，在第一和第二蚀刻工艺中，离子束可以相对于衬底100的上表面成一角度，入射在显露层的上表面上。由于仅在单元区域C中形成单元掩模结构131，因而单元掩模结构131可以干扰用作蚀刻源的离子束的移动。也就是说，在蚀刻工艺中，可以产生阴影效应。因此，可以减少施加到单元掩模结构131之间的显露层的离子束。因此，单元区域C中单元掩模结构131之间的显露层的蚀刻速率可以减小。
[0076] 另一方面，在外围区域P中具有平坦上表面的第一硬掩模130a可以显露。因此，离子束可以在没有阴影效应的情况下被提供到第一硬掩模130a的整个表面以及随后被提供到第一硬掩模130a下方形成的层的整个表面。因此，外围区域P中形成的层的蚀刻速率可以高于单元区域C中形成的层的蚀刻速率。也就是说，在蚀刻单元区域C中单元掩模结构131之间形成的中间电极层116、MTJ层114、下电极层112和第一层间绝缘层102的上部期间，可以一起蚀刻外围区域P中形成的第一硬掩模130a、第一粘附层120、上电极层118、中间电极层116、MTJ层114和下电极层112。在蚀刻工艺之后，外围区域P中显露的第一层间绝缘层102的上表面可以是基本平坦的。
[0077] 第一结构138可以具有接触下电极接触部110的柱状。MTJ结构136可以包括顺序堆叠的第一磁性图案136a、隧道势垒图案136b和第二磁性图案136c。由于单元区域C中第一层间绝缘层102的上部被蚀刻，在第一结构138之间显露的第一层间绝缘层102的上表面可以低于下电极接触部110的上表面。
[0078] 由于外围区域P中被蚀刻的层具有比单元区域C中被蚀刻的层更大的堆叠数量和更大的厚度，因而在蚀刻工艺中第一层间绝缘层102的上部可能几乎没有被蚀刻。在示例实施例中，在蚀刻工艺中，外围区域P中的第一层间绝缘层102的蚀刻厚度(例如，去除的厚度)小于单元区域C中的第一层间绝缘层102的蚀刻厚度。外围区域P中的第一层间绝缘层102的上表面可以(例如，相对于衬底100的底部)高于单元区域C中第一结构138之间形成(例如，并显露)的第一层间绝缘层102的上表面。外围区域P中的第一层间绝缘层102的上表面可以与下电极接触部110的上表面共面或低于下电极接触部110的上表面。
[0079] 参照图11，可以形成第一覆盖层140以覆盖第一结构138和第一层间绝缘层102的表面。第一覆盖层140可以共形地形成在第一结构138和第一层间绝缘层102的表面上。因此，第一覆盖层140可以具有基本均匀的厚度。
[0080] 单元区域C中的第一覆盖层140可以直接接触第一结构138的侧壁，从而第一覆盖层140可以保护第一结构138中包括的MTJ结构136的侧壁。外围区域P中的第一覆盖层140可以具有平坦的上表面和平坦的下表面。
[0081] 第一覆盖层140可以包括例如氮化硅。第一覆盖层140可以通过ALD工艺或CVD工艺形成。
[0082] 外围区域P中第一层间绝缘层102上的第一覆盖层140的上表面可以高于单元区域C中第一层间绝缘层102上的第一覆盖层140的上表面。也就是说，外围区域P中的第一覆盖层140的上表面可以高于单元区域C中的第一覆盖层140的最低部分。
[0083] 参照图12，可以在第一覆盖层140上形成第二层间绝缘层142。第二层间绝缘层142可以被形成为填充第一结构138之间的间隙。第二层间绝缘层142可以包括氧化硅。
[0084] 形成第一结构138的单元区域C与未形成第一结构138的外围区域P之间的阶梯差减小。因此，可以减少单元区域C中和外围区域P中的第二层间绝缘层142的上表面之间的阶梯差。
[0085] 参照图13，可以蚀刻单元区域C中的第二层间绝缘层142和第一覆盖层140，以形成显露上电极118a的上表面的沟槽。可以在沟槽中形成位线146。位线146可以包括第二阻挡图案146a和第二金属图案146b。
[0086] 可以在第二层间绝缘层142上形成第三层间绝缘层144。然后，可以蚀刻外围区域P中的第三层间绝缘层144、第二层间绝缘层142、第一覆盖层140和第一层间绝缘层102，以形成显露衬底100或衬底100上的下布线的通孔。可以在通孔中形成通孔接触部148。
[0087] 为了形成通孔接触部148，可以在通孔和第三层间绝缘层144的表面上形成阻挡层，并可以在阻挡层上形成金属层以填充通孔的内部空间。然后，可以平坦化阻挡层和金属层，直到可以显露第三层间绝缘层144的上表面，以形成填充通孔的通孔接触部148。因此，通孔接触部148可以包括第三阻挡图案148a和第三金属图案148b。
[0088] 单元区域C中和外围区域P中的第二层间绝缘层142之间的阶梯差以及单元区域C中和外围区域P中的第三层间绝缘层144之间的阶梯差可以减小。因此，用于形成通孔的光刻工艺的变化和故障可以减少。因此，可以减少通孔接触部148的故障。可以在通孔接触部148上进一步形成上布线。
[0089] 如上所述，可以制造在单元区域和外围区域之间具有低阶梯差的MRAM器件。
[0090] 图14至图24是示出根据示例实施例的制造MRAM器件的方法的一些阶段的横截面图。
[0091] 首先，可以执行与参考图2所示的工艺基本相同或相似的工艺，以在包括单元区域C和外围区域P的衬底100上形成第一层间绝缘层102和穿过第一层间绝缘层102的下电极接触部110。
[0092] 参照图14，可以在第一层间绝缘层102和下电极接触部110上形成预备电极层160。预备电极层160可以被形成来在随后的工艺中减少单元区域C与外围区域P之间的阶梯差。
[0093] 具体地，在随后的离子束蚀刻工艺中，预备电极层160可以补偿外围区域P中形成的、可比单元区域C中形成的层更快地被蚀刻的层。根据外围区域P和单元区域C中形成的层的蚀刻速率之间的差异，可以控制预备电极层160的厚度。另外，可以通过调节预备电极层160的厚度，在随后的工艺中控制外围区域P中的第一层间绝缘层102的上表面的高度。预备电极层160可以包括金属如钛、钽等或金属氮化物如氮化钛、氮化钽等。
[0094] 参照图15，可以在预备电极层160上形成下覆盖层162。可以在外围区域P中形成第一掩模结构169以覆盖下覆盖层162。第一掩模结构169可以不形成在单元区域C中的下覆盖层162上，从而下覆盖层162可以在单元区域C中显露。在示例实施例中，第一掩模结构169可以包括堆叠的下粘附图案164、下掩模166和第一光刻胶图案168。
[0095] 在示例实施例中，下覆盖层162可以包括氮化物如氮化硅、氮氧化硅等。
[0096] 为了形成第一掩模结构169，可以在下覆盖层162上形成下粘附层和下掩模层。可以在下掩模层上形成第一光刻胶图案168以覆盖整个外围区域P。此外，下掩模层可以包括碳，例如旋涂硬掩模(SOH)。然后，可以使用第一光刻胶图案168作为蚀刻掩模来顺序蚀刻单元区域C中的下掩模层和下粘附层，以形成第一掩模结构169。
[0097] 参照图16，可以使用第一掩模结构169作为蚀刻掩模来去除单元区域C中的下覆盖层162和预备电极层160。在蚀刻工艺期间，外围区域P中的第一掩模结构169和下覆盖层162可以被大部分去除。
[0098] 因此，在单元区域C中第一层间绝缘层102和下电极接触部110的上表面可以显露。此外，在外围区域P中预备电极层160可以显露。由于预备电极层160仅留在外围区域P上，因而外围区域P中显露的预备电极层160的上表面可以高于单元区域C中显露的第一层间绝缘层102的上表面。
[0099] 参照图17，可以在第一层间绝缘层102、下电极接触部110和预备电极层160上顺序形成下电极层112、MTJ层114和中间电极层116。可以在中间电极层116上顺序形成上电极层118、第一粘附层120、模制层122和第二粘附层124。该工艺可以与参考图3所示的工艺基本相同或相似。在执行该工艺之后，外围区域P中的第二粘附层124的上表面可以高于单元区域C中的第二粘附层124的上表面。
[0100] 参照图18，可以通过光刻工艺在第二粘附层124上形成第二光刻胶图案170。
[0101] 单元区域C中的第二光刻胶图案170可以包括具有与下电极接触部110面对(例如，重叠)的显露部分的开口。外围区域P中的第二光刻胶图案170可以形成为完全覆盖第二粘附层124的上表面。
[0102] 参照图19，可以使用第二光刻胶图案170作为蚀刻掩模来蚀刻第二粘附层124，以形成第二粘附图案124a。可以使用第二粘附图案124a作为蚀刻掩模来蚀刻模制层122，以形成模制图案122a。
[0103] 通过蚀刻工艺可以在单元区域C和外围区域P上形成包括模制图案122a和第二粘附图案124a在内的堆叠结构。
[0104] 第二开口128可以包括在单元区域C中的堆叠结构中，并且第二开口128可以在竖直方向上与下电极接触部110的上表面面对(例如，重叠)。此外，外围区域P中的第二粘附层124可以被第二光刻胶图案170掩蔽，使得第二粘附层124和模制层122可以不被蚀刻工艺蚀刻。因此，外围区域P中的堆叠结构可以覆盖第一粘附层120的整个上表面。在蚀刻工艺期间，大部分第二光刻胶图案170可以被去除。
[0105] 参照图20，可以在第二粘附图案124a上形成第一硬掩模层130，以完全填充第二开口128。在示例实施例中，第一硬掩模层130可以通过ALD工艺形成。在示例实施例中，第一硬掩模层130可以包括氧化硅。
[0106] 在这种情况下，外围区域P中的第一硬掩模层130的上表面可以高于单元区域C中的第一硬掩模层130的上表面。
[0107] 参照图21，平坦化第一硬掩模层130，直到显露模制图案122a的上表面。因此，在单元区域C中可以形成第一硬掩模130a以填充第二开口128。此外，模制图案122a的上表面可以在单元区域C和外围区域P中显露。单元区域C中和外围区域P中的模制图案122a的上表面可以彼此共面。因此，外围区域P中的模制图案122a的厚度可以小于单元区域C中的模制图案122a的厚度。
[0108] 参照图22，可以去除模制图案122a。因此，可以在单元区域C中在第一粘附层120上形成柱状的第一硬掩模130a。由于外围区域P中的模制图案122a被完全去除，第一粘附层120可以在外围区域P中显露。
[0109] 参照图23，可以使用第一硬掩模130a作为蚀刻掩模来各向异性蚀刻第一粘附层120和上电极层118。各向异性蚀刻工艺可以包括RIE工艺。单元区域C中第一硬掩模130a之间的第一粘附层120和上电极层118可以被蚀刻，从而形成包括堆叠在中间电极层116上的上电极118a和第一粘附图案120a在内的单元掩模结构131。由于在外围区域P中没有形成第一硬掩模130a，因而可以在外围区域P中完全去除第一粘附层120和上电极层118。
[0110] 参照图24，可以使用单元掩模结构131作为蚀刻掩模来顺序蚀刻单元区域C中的中间电极层116、MTJ层114和下电极层112。随后，可以蚀刻第一层间绝缘层102的上部。在蚀刻工艺中，可以蚀刻外围区域P中的第一粘附层120、上电极层118、中间电极层116、MTJ层114以及下电极层112和预备电极层160。
[0111] 通过蚀刻工艺可以在单元区域C中形成包括堆叠的下电极112a、MTJ结构136、中间电极116a和上电极118a在内的第一结构138。此外，在外围区域P中第一层间绝缘层102的上表面可以显露。
[0112] 蚀刻工艺可以包括IBE工艺。蚀刻工艺可以与参考图10所示的基本相同。在执行离子束蚀刻工艺时，由于阴影效应，单元区域C中单元掩模结构131之间的显露层的蚀刻速率可以低于外围区域P中的显露层的蚀刻速率。
[0113] 也就是说，在蚀刻单元区域C中单元掩模结构131之间的中间电极层116、MTJ层114、下电极层112和第一层间绝缘层102期间，可以蚀刻外围区域P中的第一粘附层120、上电极层118、中间电极层116、MTJ层114、下电极层112和预备电极层160。此外，在蚀刻工艺之后，外围区域P中的第一层间绝缘层102的上表面可以是平坦的。
[0114] 第一结构138可以具有柱状，并且第一结构138可以接触下电极接触部110。第一结构138之间的第一层间绝缘层102的上表面可以低于下电极接触部110的上表面。
[0115] 由于外围区域P中的预备电极层160被更多地蚀刻，在蚀刻工艺中外围区域P中的第一层间绝缘层102的上部可能几乎没有被蚀刻。也就是说，可以在先前工艺中控制预备电极层160的沉积厚度，使得可以基本不蚀刻外围区域P中的第一层间绝缘层102的上部。
[0116] 在蚀刻工艺中，外围区域P中的第一层间绝缘层102的蚀刻厚度可以小于单元区域C中的第一层间绝缘层102的蚀刻厚度。因此，外围区域P中的第一层间绝缘层102的上表面可以高于单元区域C中第一结构138之间的第一层间绝缘层102的上表面。
[0117] 当执行上述工艺时，可以形成图10中所示的结构。此后，可以执行与参考图11至图13所示的工艺基本相同或相似的工艺，以形成图1中所示的MRAM器件。
[0118] 图25是示出根据示例实施例的制造MRAM器件的方法的横截面图。该方法可以与参考图2至图13所示的制造MRAM器件的方法基本相同，除了通过压印(embossing)工艺形成第一硬掩模。
[0119] 参照图25，可以在衬底100上形成第一层间绝缘层102，并可以穿过第一层间绝缘层102形成下电极接触部110。
[0120] 可以在第一层间绝缘层102和下电极接触部110上顺序形成下电极层112、MTJ层114、中间电极层116、上电极层118和第一粘附层120。然后，可以在第一粘附层120上形成第一硬掩模层，并且可以通过光刻来图案化第一硬掩模层以形成第一硬掩模180。
[0121] 单元区域C中的第一硬掩模180可以具有在竖直方向上与下电极接触部110面对(例如，重叠)的柱状。此外，外围区域P中的第一硬掩模180可以覆盖外围区域P中的第一粘附层120的整个上表面。此后，可以执行与参考图9至图13所示的工艺基本相同或相似的工艺，以形成图1中所示的MRAM器件。
[0122] 图26是示出根据示例实施例的制造MRAM器件的方法的横截面图。该方法可以与参考图14至图24所示的制造MRAM器件的方法基本相同，除了通过压印工艺形成第一硬掩模。
[0123] 参照图26，可以在衬底100上形成第一层间绝缘层102，并可以穿过第一层间绝缘层102形成下电极接触部110。
[0124] 然后，可以执行与参考图14至图16所示的工艺基本相同或相似的工艺，以在外围区域P中在第一层间绝缘层102上形成预备电极层160。
[0125] 可以在第一层间绝缘层102、下电极接触部110和预备电极层160上形成下电极层112、MTJ层114、中间电极层116、上电极层118和第一粘附层120。可以在第一粘附层120上形成第一硬掩模层，并且可以通过光刻工艺来图案化第一硬掩模层以形成第一硬掩模182。
[0126] 第一硬掩模182可以仅形成在单元区域C中，并且可以不形成在外围区域P中。单元区域C中的第一硬掩模182可以具有可在竖直方向上与下电极接触部110面对的柱状。此外，第一粘附层120的上表面可以在外围区域P中显露。此后，可以执行与参考图23和图24所示的工艺基本相同或相似的工艺以及与参考图11至图13所示的工艺基本相同或相似的工艺，以形成图1中所示的MRAM器件。
[0127] 在下文中，将参考图27描述在衬底上包括晶体管和下布线的MRAM器件。图27是示出根据示例实施例的MRAM器件的横截面图。
[0128] 参照图27，衬底200可以包括单元区域C和外围区域P。隔离层202可以形成在衬底200处，因此可以在衬底200中限定有源区和场区。
[0129] 可以在单元区域C的衬底200上形成单元晶体管218。在示例实施例中，单元晶体管218可以是掩埋栅晶体管，其中栅极216可以形成在衬底200的沟槽内。栅极216可以在第一方向上延伸以具有线形。可以在与栅极216的侧壁相邻的位置处分别形成第一杂质区212和第二杂质区214。在一些示例实施例中，单元晶体管218可以是平面型晶体管或鳍型晶体管。
[0130] 可以在外围区域P的衬底200上形成外围电路晶体管220。在示例实施例中，外围电路晶体管220可以是平面型晶体管。
[0131] 可以在衬底200上形成第一下层间绝缘层230a和第二下层间绝缘层230b，以覆盖单元晶体管218和外围电路晶体管220。源极线232可以延伸穿过第一下层间绝缘层230a，并且可以接触第一杂质区212。在单元区域C和外围区域P中每个接触插塞234可以延伸穿过第一下层间绝缘层230a和第二下层间绝缘层230b，并且可以与第二杂质区214或外围电路晶体管220电连接。
[0132] 可以在每个接触插塞234上形成布线结构236。此外，可以在布线结构236之间形成第三下层间绝缘层238。
[0133] 布线结构236可以包括延伸穿过第三下层间绝缘层238的接触部或导线。布线结构236可以包括阻挡层236a和形成在阻挡层236a上的金属图案236b，阻挡层236a包括例如钛、氮化钛、钽、氮化钽。阻挡层236a可以围绕金属图案236b的侧壁和底部。金属图案236b可以包括例如钨、铜、铝等。第三下层间绝缘层238和布线结构236的上表面可以彼此共面。
[0134] 可以在第三下层间绝缘层238和布线结构236上形成蚀刻停止层240。蚀刻停止层240可以包括氮化物如氮化硅(SiN)、氮氧化硅(SiON)、碳氮化硅(SiCN)、碳氮氧化硅(SiOCN)等。
[0135] 可以在蚀刻停止层240上形成第一层间绝缘层102、下电极接触部110、下电极112a、MTJ结构136、中间电极116a、上电极118a和覆盖层140。另外，可以形成第二层间绝缘层142、位线146、第三层间绝缘层144、通孔接触部148等。
[0136] 在示例实施例中，形成在蚀刻停止层240上的结构可以与参考图1所示的结构基本相同。单元区域C中的下电极接触部110可以穿过蚀刻停止层而接触布线结构236。此外，外围区域P中的通孔接触部148可以穿过蚀刻停止层240而接触布线结构236。
[0137] 图28至图30是示出根据示例实施例的制造MRAM器件的方法中的一些阶段的横截面图。
[0138] 参照图28，可以在包括单元区域C和外围区域P的衬底200上形成隔离层202，因此衬底200被分成有源区和场区。隔离层202可以通过浅沟槽隔离(STI)工艺形成。
[0139] 可以在单元区域C的衬底200上形成单元晶体管218。另外，可以在外围区域P的衬底200上形成外围电路晶体管220。
[0140] 在示例实施例中，可以在单元区域C的衬底200处形成沟槽，可以在沟槽中形成栅极216。可以在栅极216侧面的衬底处形成第一杂质区212和第二杂质区214。因此，可以在单元区域C的衬底200上形成单元晶体管218。在这种情况下，每个单元晶体管218可以是掩埋栅型晶体管。
[0141] 在示例实施例中，外围电路晶体管220可以是平面晶体管。
[0142] 参照图29，可以在衬底200上形成第一下层间绝缘层230a。可以穿过第一下层间绝缘层230a在第一杂质区212上形成源极线232。
[0143] 可以在第一下层间绝缘层230a和源极线232上形成第二下层间绝缘层230b。在单元区域C和外围区域P中接触插塞234可以穿过第一下层间绝缘层230a和第二下层间绝缘层230b而电连接到第二杂质区214和外围电路晶体管220。
[0144] 参照图30，可以在第二下层间绝缘层230b上形成第三下层间绝缘层238。可以穿过第三下层间绝缘层238在接触插塞234上形成布线结构236。可以在第三下层间绝缘层238和布线结构236上形成蚀刻停止层240。
[0145] 布线结构236可以包括阻挡层236a和金属图案236b。在示例实施例中，布线结构236可以通过双大马士革工艺或单大马士革工艺形成。
[0146] 在示例实施例中，蚀刻停止层240可以通过CVD工艺或ALD工艺由氮化硅或氮氧化硅形成。
[0147] 再次参照图27，可以在蚀刻停止层240和布线结构236上形成图1中所示的结构。在这种情况下，单元区域C中的下电极接触部110可以穿过蚀刻停止层240而接触布线结构236。外围区域P中的通孔接触部148可以穿过蚀刻停止层240而接触布线结构236。因此，可以制造图27中所示的MRAM器件。
[0148] 在示例实施例中，可以通过执行与参考图2至图13所示的工艺基本相同或相似的工艺而在蚀刻停止层240和布线结构236上形成图27中所示的结构。
[0149] 在一些示例实施例中，可以通过执行与参考图14至图24所示的工艺基本相同或相似的工艺、与参考图25所示的工艺基本相同或相似的工艺或与参考图26所示的工艺基本相同或相似的工艺而在蚀刻停止层240和布线结构236上形成图27中所示的结构。
[0150] 根据示例实施例的MRAM器件可以用作电子产品例如移动设备、存储卡和计算机等中包括的存储器。
[0151] 作为总结和回顾，在对MRAM器件的单元区域中的MTJ的蚀刻期间，可能发生MRAM器件的单元区域和外围区域之间的蚀刻速率的差异，使得可能大幅度产生单元区域与外围区域之间的阶梯差。相反，在根据实施例的MRAM中，外围区域中的第一层间绝缘层的上表面可以高于单元区域中的第一层间绝缘层的上表面。因此，可以减小单元区域与外围区域之间的阶梯差。由于因阶梯差而导致的可靠性缺陷和布线缺陷减少，MRAM的特性可以获得改善。
[0152] 本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般性和描述性的意义来使用和解释，而不是出于限制的目的。在某些情况下，如本领域普通技术人员在提交本申请时所知，结合具体实施例描述的特征、特性和/或元件可以单独使用或与结合其他实施例描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本发明的精神和范围的情况下，可以在形式和细节上作出各种改变。
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