基于两级放大器的STT-RAM读取电路
阅读：1019发布：2020-08-14
专利汇可以提供基于两级放大器的STT-RAM读取电路专利检索，专利查询，专利分析的服务。并且本实用新型涉及一种基于两级 放大器 的STT-RAM读取 电路 。包括一开环放大器及与该开环放大器连接的并行 磁隧道结 、控制 逻辑电路 和第一 反相器 ，所述第一反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至第一时钟输出模 块 的第一时钟 信号 输出端和第二 时钟信号 输出端，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据，所述控制逻辑电路还连接有一用于提供参考 电压 的外部电压输出电路。本实用新型提供的读取电路可以有效的提高读取速度，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。，下面是基于两级放大器的STT-RAM读取电路专利的具体信息内容。
1.一种基于两级放大器的STT-RAM读取电路，其特征在于：包括一开环放大器及与该开环放大器连接的并行磁隧道结、控制逻辑电路和第一反相器，所述第一反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至第一时钟输出模块的第一时钟信号输出端和第二时钟信号输出端；所述开环放大器第一MOS管的源极、第二MOS管的源极、第六MOS管的源极和第八MOS管的源极均连接至VDD端，所述第一MOS管的栅极与第二MOS管的栅极连接，所述第六MOS管的栅极与第一MOS管的漏极相连接至第三MOS管的漏极，所述第八MOS管的栅极与第二MOS管的漏极相连接至第四MOS管的漏极，所述第三MOS管的源极与第四MOS管的源极相连接至第五MOS管的漏极，所述第五MOS管的源极连接至地，所述第六MOS管的漏极连接第七MOS管的漏极，所述第七MOS管的源极接GND，所述第八MOS管的漏极与第九MOS管的漏极相连接至第一反相器的输入端，所述第九MOS管的源极接地，所述第七MOS管的栅极与第七MOS管的漏极及第九MOS管的栅极连接，所述第三MOS管的栅极和第一MOS管的源极分别连接至并行磁隧道结的两端，所述第四MOS管的栅极连接至控制逻辑电路，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路；还包括一第十MOS管，所述第三MOS管的栅极与并行磁隧道结的连接点连接至第十MOS管的漏极，所述第十MOS管的源极接地，所述第十MOS管的栅极连接第二时钟输出模块的第三时钟信号输出端。
2.根据权利要求1所述的基于两级放大器的STT-RAM读取电路，其特征在于：所述控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号输出端输出的第一时钟信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控制第四MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出端的连接。
3.根据权利要求1所述的基于两级放大器的STT-RAM读取电路，其特征在于：所述第一时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向开关，所述第一延时电路和第二延时电路连接至第三时钟信号输出端，所述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二时钟信号输出端的连接。
4.根据权利要求3所述的基于两级放大器的STT-RAM读取电路，其特征在于：所述第一延时电路的延迟时间小于第二延时电路的延迟时间。
基于两级放大器的STT-RAM读取电路
技术领域
[0001] 本实用新型涉及一种基于两级放大器的STT-RAM读取电路。
背景技术
[0002] 传统的随机存取存储器（RAM）如动态随机存取存储器（DRAM）具有比较低廉的价格，但是存取速度较慢、耐久性较差并且数据只能保存很短的一段时间。由于必须隔一段时间刷新一次数据，这又导致了功耗较大。静态随机存取存储器（SRAM）具有存取速度较快、功耗较低，非易失性等优点，但是价格昂贵、集成度较低。
[0004] 本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体功耗的改进结构。这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度，具有读取时间短的优点。该方案采用两级运放级联结构，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性。发明内容
[0005] 本实用新型的目的在于提供一种有效的提高读取速度，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性的基于两级放大器的STT-RAM读取电路。
[0006] 为实现上述目的，本实用新型的技术方案是：一种基于两级放大器的STT-RAM读取电路，包括一开环放大器及与该开环放大器连接的并行磁隧道结、控制逻辑电路和第一反相器，所述第一反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至第一时钟输出模块的第一时钟信号输出端和第二时钟信号输出端；所述开环放大器第一MOS管的源极、第二MOS管的源极、第六MOS管的源极和第八MOS管的源极均连接至VDD端，所述第一MOS管的栅极与第二MOS管的栅极连接，所述第六MOS管的栅极与第一MOS管的漏极相连接至第三MOS管的漏极，所述第八MOS管的栅极与第二MOS管的漏极相连接至第四MOS管的漏极，所述第三MOS管的源极与第四MOS管的源极相连接至第五MOS管的漏极，所述第五MOS管的源极连接至地，所述第六MOS管的漏极连接第七MOS管的漏极，所述第七MOS管的源极接GND，所述第八MOS管的漏极与第九MOS管的漏极相连接至第一反相器的输入端，所述第九MOS管的源极接地，所述第七MOS管的栅极与第七MOS管的漏极及第九MOS管的栅极连接，所述第三MOS管的栅极和第一MOS管的源极分别连接至并行磁隧道结的两端，所述第四MOS管的栅极连接至控制逻辑电路，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路；还包括一第十MOS管，所述第三MOS管的栅极与并行磁隧道结的连接点连接至第十MOS管的漏极，所述第十MOS管的源极接地，所述第十MOS管的栅极连接第二时钟输出模块的第三时钟信号输出端。
[0007] 在本实用新型实施例中，所述控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号输出端输出的第一时钟信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控制第四MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出端的连接。
[0008] 在本实用新型实施例中，所述第一时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向开关，所述第一延时电路和第二延时电路连接至第三时钟信号输出端，所述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二时钟信号输出端的连接。
[0009] 在本实用新型实施例中，所述第一延时电路的延迟时间小于第二延时电路的延迟时间。
[0010] 相较于现有技术，本实用新型具有以下有益效果：本实用新型电路采用开环放大器，节省了电路的重启时间，提高了电路的读取速度；开环放大器采用了两级运放级联结构，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠性；内置控制逻辑，降低了使用难度，和外围系统的控制成本；此外，与其他读取电路相比，本电路采用树型的读取方案，具有较快的读取速度、较小的硬件消耗、较低的成本等优点。附图说明
[0011] 图1为磁隧道结的两种结构图。
[0012] 图2为开环放大器的两级运放基本结构图。
[0013] 图3为本实用新型读取电路的电路原理图。
[0014] 图4为本实用新型所设计的读取电路的工作流程图。
[0015] 图5为控制逻辑电路原理图。
[0016] 图6为第一时钟输出模块原理图。
[0017] 图7为本实用新型读取并行磁隧道结结构的STT-RAM的仿真图。
具体实施方式
[0018] 下面结合附图，对本实用新型的技术方案进行具体说明。
[0019] 本实用新型的一种基于两级放大器的STT-RAM读取电路，包括一开环放大器及与该开环放大器连接的并行磁隧道结、控制逻辑电路和第一反相器，所述第一反相器还连接有第一D触发器和第二D触发器，所述第一D触发器和第二D触发器的时钟控制输入端分别连接至第一时钟输出模块的第一时钟信号输出端和第二时钟信号输出端；所述开环放大器第一MOS管的源极、第二MOS管的源极、第六MOS管的源极和第八MOS管的源极均连接至VDD端，所述第一MOS管的栅极与第二MOS管的栅极连接，所述第六MOS管的栅极与第一MOS管的漏极相连接至第三MOS管的漏极，所述第八MOS管的栅极与第二MOS管的漏极相连接至第四MOS管的漏极，所述第三MOS管的源极与第四MOS管的源极相连接至第五MOS管的漏极，所述第五MOS管的源极连接至地，所述第六MOS管的漏极连接第七MOS管的漏极，所述第七MOS管的源极接GND，所述第八MOS管的漏极与第九MOS管的漏极相连接至第一反相器的输入端，所述第九MOS管的源极接地，所述第七MOS管的栅极与第七MOS管的漏极及第九MOS管的栅极连接，所述第三MOS管的栅极和第一MOS管的源极分别连接至并行磁隧道结的两端，所述第四MOS管的栅极连接至控制逻辑电路，所述第一D触发器和第二D触发器的反相输出端分别输出并行磁隧道结中存储的高位数据和低位数据，所述控制逻辑电路还连接有一用于提供参考电压的外部电压输出电路；还包括一第十MOS管，所述第三MOS管的栅极与并行磁隧道结的连接点连接至第十MOS管的漏极，所述第十MOS管的源极接地，所述第十MOS管的栅极连接第二时钟输出模块的第三时钟信号输出端。
[0020] 所述控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号输出端输出的第一时钟信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双向开关和第二双向开关，所述双向开关电路用于控制第四MOS管栅极与外部电压输出电路的第一、第二和第三参考电压输出端的连接。
[0021] 所述第一时钟输出模块包括第一延时电路、第二延时电路、第三双向开关和第四双向开关，所述第一延时电路和第二延时电路连接至第三时钟信号输出端，所述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路与第一时钟信号输出端和第二时钟信号输出端的连接。所述第一延时电路的延迟时间小于第二延时电路的延迟时间。
[0022] 为让本领域技术人员更加了解本实用新型的技术方案，以下结合附图具体讲述本实用新型的原理。
[0023] STT-RAM内部用于存储数据的磁隧道结（magnetic tunnel junctions, MTJs）有两种结构：串行磁隧道结（如图1（1）所示）和并行磁隧道结（如图1（2）所示）。
[0024] 串行磁隧道结由两层铁磁层夹杂一层氧化镁氧化层组成，其中底层铁磁层为参考层（reference layer），具有固定的磁向；而另一层铁磁层为自由层（free layer），其磁向可以通过转变电流（switching current）来改变，当两层铁磁层的磁向相反时，磁隧道结处于高阻态；当两层铁磁层的磁向相同时，磁隧道结处于低阻态；而并行磁隧道结的自由层是由两个可以独立控制磁向的区域组成，其中软区（soft domain）只需通过一个小电流就可以改变磁向，而硬区（hard domain）则需要一个较大的电流才可以改变磁向，由于两个区域的磁向有四种组合，故并行磁隧道结具有四种电阻状态，因为并行磁隧道结具有较高的隧道磁致电阻率(Tunneling Magneto-resistance ratio(TMR))、较小的转换电流以及更高的可靠性等优点，所以本实用新型采用并行磁隧道结作为STT-RAM的存储结构。
[0025] 本专利提出一种新颖的树型读取电路方案，采用开环放大器作为读取电路的比较器。由于开环放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度，具有读取时间短的优点。由于所需要比较的电压差值并不大，为了可以把较小的电压放大到数字系统可以识别的程度，比较器的增益就需要比较大。为了增加开环放大器与数字系统对接的可靠性，开环放大器的输出摆幅又要求比较大。所以，为了获得比较大的增益和摆幅，本专利采用图2所示两级运放级联的结构。为了节省功耗的同时获得比较高的增益，第一级的放大器采用共源共栅的结构，为了获得较大的摆幅，第二级采用共源级的简单结构。在数字系统中，常常要求电压的摆幅等于工作电压（VDD），开环放大器的摆幅不能达到这个要求。由于反相器的输出摆幅可以等于工作电压（VDD），可以对开环放大器的输出摆幅起到放大的作用，故在开环放大器的输出端Vout’串接了一个反相器，使得最终的输出电压摆幅可以达到数字系统对电压摆幅的要求，以增加整个系统信号传递的可靠性。
[0026] 本专利所设计的读取电路的电路原理图如图3所示，由于一个并行磁隧道结有四种阻值，阻值关系为：R11>R10>R01>R00，其中R11、R10、R01、R00分别为存储数据为11、10、01、00的并行磁隧道结所对应的电阻阻值；当第三时钟信号CONT为高电平时，NMOS（第十MOS管M10）进入饱和区（第十MOS管M10应为一个长沟MOS管），产生一个固定值的读取电流，该电流流过并行磁隧道结，会产生读取电压Vin，由于并行磁隧道结中存储的数据不同，其阻值不同，产生的读取电压Vin会有4种不同的电压值，其电压关系为：
V11
V11
[0028] 1、当第三时钟信号输出端输出的第三时钟信号CONT为高电平时，第十MOS管M10开启，产生读取电压Vin，控制逻辑令读取电压Vin与第二参考电压Vref2进行比较；
[0029] 2、读取电路进入采用图4所示的树型方案的电压搜索模式进行两位数据的读取：
[0030] （1）当Vin>Vref2时，可知并行磁隧道结所产生的读取电压Vin只有两种可能（V01、V00），故并行磁隧道结所存储的高位数据为0，开环放大器输出端Vout’输出低电平，第一反相器输出端Vout输出高电平，然后，第一时钟输出模块产生一个时钟脉冲信号，即第一时钟信号clk1，控制第一D触发器存储高位数据（由于开环放大器的输出端Vout’必须要经过第一反相器来增大输出摆幅，因此第一D触发器读入的数据要从第一D触发器的反相输出端输出，以得到真实的高位数据1st），当第一D触发器存储高位数据结束之后，控制逻辑令Vin与第一参考电压Vref1进行下一步的比较，这时，如果Vin>Vref1，则并行磁隧道结所产生的读取电压只有V00这种可能，所存储的低位数据为0，开环放大器输出端Vout’输出低电平，第一反相器输出端Vout输出高电平，如果Vin
[0031] （2）当VinVref2的情况相同，第一D触发器读入的数据要从第一D触发器的反相输出端输出，以得到真实的高位数据1st），当第一D触发器存储高位数据结束之后，控制逻辑令Vin与第三参考电压Vref3进行下一步的比较，如果Vin>Vref3，则并行磁隧道结所产生的读取电压只有V10这一种可能，所存储的低位数据为0，开环放大器输出端Vout’输出低电平，反相器输出端Vout输出高电平，如果Vin
[0032] 本专利所采用的控制逻辑电路由图5所示，第一双向开关S1，第二双向开关S2分别为受高位数据1st和第一时钟信号clk1控制的双向开关电路（双向开关的结构如图5中圆圈内所示），首先，第三时钟信号CONT最先跳变为高电平，图3所示NMOS管第十MOS管M10进入开启状态，这时第一时钟信号clk1还为低电平，控制第二双向开关S2使得Vref与Vref2相连，令Vin与Vref2进行比较，第一反相器输出比较结果，当第一反相器输出比较结果之后，第一时钟信号clk1跳变到高电平，控制第一D触发器存储高位数据，并由第一D触发器的反相输出端输出高位数据1st，同时，第一时钟信号clk1控制第二双向开关S2使得Vref与Vref’相连，这时，高位数据1st就可以通过控制第一双向开关S1来选择相对应的参考电压（Vref1或者Vref3）与Vref’相连，当高位数据1st为高电平时，第一双向开关S1使得Vref’与Vref3相连；当高位数据1st为低电平时，第一双向开关S1使得Vref’与Vref1相连，由此，本专利所设计的控制逻辑电路就实现了读取电路的控制功能。
[0033] 为了减少读取电路的时钟输入端口，本专利采用如图6所示的第一时钟输出模块，包括第一延时电路Buffer1、第二延时电路Buffer2、第三双向开关S3和第四双向开关S4，图中第三双向开关S3、第四双向开关S4与图5所示开关的结构相同，只需要提供一个时钟信号第三时钟信号CONT即可产生第一时钟信号clk1与第二时钟信号clk2信号，当第三时钟信号CONT为低电平时，第三时钟信号CONT控制第三双向开关S3和第四双向开关S4的输出第一时钟信号clk1和第二时钟信号clk2与GND相连，这样当第三时钟信号CONT为低电平时，第一时钟信号clk1和第二时钟信号clk2可以迅速置为低电平，当第三时钟信号CONT为高电平时，控制第三双向开关S3和第四双向开关S4使得第一时钟信号输出端和第二时钟信号输出端分别与第一延时电路Buffer1的输出端clk1’和第二延时电路Buffer2的输出端clk2’相连，第一延时电路Buffer1的延迟时间小于第二延时电路Buffer2的延迟时间，且第一延时电路Buffer1和第二延时电路Buffer2的延迟时间设置必须满足如下条件：当第三时钟信号CONT由低电平跳变为高电平时，整个电路开始进行高位数据的比较，等高位数据的比较结果Vout输出稳定后，第一延时电路Buffer1的延迟时间使得clk1’由低电平跳变为高电平，第一时钟信号clk1也由低电平跳变为高电平，控制第一D触发器存储高位数据；然后电路开始进行低位数据的比较，只有等低位数据的比较结果Vout输出稳定后，第二延时电路Buffer2的延迟作用使得clk2’由低电平跳变为高电平，第二时钟信号clk2也由高电平跳变为高电平，控制第一D触发器存储低位数据，这样，图6所示的电路就可以完成降低时钟输入端口数量的功能。
[0034] 本实用新型的所有电路都经过Cadence软件的仿真验证，采用Global Foundries0.18um的工艺进行设计，以一组典型的STT-RAM参数指标为例，采用60μA的读取电流对所设计的电路进行验证,四种状态的阻值和读取的电压值如表1所示。
[0035]
[0036] 选取的参考电压值如表2所示。
[0037]
[0038] 以读取存储数据为11的并行磁隧道结的数据为例，来验证本发明所设计的读取电路的可行性。图7所示为本发明读取STT-RAM数据的仿真图。由该图可知，输入电压Vin首先与Vref2(Vref=1.67V)进行了比较，反相器输出端Vout的输出电压为0V，clk1读取高位的st数据进入D触发器中，再由D触发器的反相输出端输出真实的高位数据（1 ）为高电平1.8V（代表高位数据为1），然后控制逻辑根据读取出的高位数据结果，选择Vref3（Vref=1.64V）与输入电压Vin进行比较，反相器输出端Vout的输出电压为0 V，clk2读取低位的数据进入Dnd
触发器中，再由D触发器的反相输出端输出真实的低位数据(2 )为高电平1.8V（代表高位数据为1）。本发明所设计的读取电路实现了两位数据的读取。本发明中图3电路所采用的关键MOS管尺寸如表3所示。
触发器中，再由D触发器的反相输出端输出真实的低位数据(2 )为高电平1.8V（代表高位数据为1）。本发明所设计的读取电路实现了两位数据的读取。本发明中图3电路所采用的关键MOS管尺寸如表3所示。
[0039]
[0040] 以上是本实用新型的较佳实施例，凡依本实用新型技术方案所作的改变，所产生的功能作用未超出本实用新型技术方案的范围时，均属于本实用新型的保护范围。
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