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半导体结构及其形成方法

阅读：245发布：2020-05-14

专利汇可以提供半导体结构及其形成方法专利检索，专利查询，专利分析的服务。并且本发明的实施例描述了一种可以防止或减少Cu从互连层向磁隧道结 (MTJ)结构向外扩散的示例性方法。该方法包括在衬底上形成互连层，该互连层包括其中具有开口的层间介电叠层；在开口中设置金属以形成相应的导电结构；以及选择性地在金属上沉积扩散阻挡层。在该方法中，选择性地沉积扩散阻挡层包括对金属表面进行预处理；设置前体以在金属上选择性地形成部分分解的前体层；以及将部分分解的前体层暴露于等离子体以形成扩散阻挡层。方法还包括在扩散阻挡层上方的互连层上形成MTJ结构，其中MTJ结构的底部电极与扩散阻挡层对准。本发明的实施例还涉及半导体结构及其形成方法。，下面是半导体结构及其形成方法专利的具体信息内容。

权利要求

1.一种形成半导体结构的方法，包括：
在衬底上形成互连层，其中形成所述互连层包括：
形成其中具有开口的层间介电叠层；
在所述开口中设置金属以形成相应的导电结构；和
在所述金属上选择性地沉积扩散阻挡层，其中选择性地沉积所述扩散阻挡层包括：
对所述金属的表面进行预处理；
设置前体以在所述金属上选择性地形成部分分解的前体层；和
将所述部分分解的前体层暴露于等离子体以形成所述扩散阻挡层；以及在所述扩散阻挡层上方的所述互连层上形成磁隧道结(MTJ)结构，其中，所述磁隧道结结构的底部电极与所述扩散阻挡层对准。
2.根据权利要求1所述的方法，其中，形成所述磁隧道结结构包括在所述扩散阻挡层上方形成所述底部电极。
3.根据权利要求1所述的方法，其中，选择性地沉积所述扩散阻挡层包括在一个导电结构的顶面上形成所述扩散阻挡层，使得所述扩散阻挡层插入在所述磁隧道结结构的所述底部电极与所述一个导电结构的所述金属之间。
4.根据权利要求1所述的方法，其中，所述金属包括铜或铜合金。
5.根据权利要求1所述的方法，其中，所述扩散阻挡层包括厚度在至之间的钴或钌。
6.根据权利要求1所述的方法，其中，预处理所述金属的表面包括将所述金属暴露于等离子体，所述等离子体包括氩(Ar)、氢(H2)、氨(NH3)或其任何组合。
7.根据权利要求1所述的方法，其中，所述前体包含具有二羰基环戊二烯基钴(C5H5)Co(CO)2的有机金属前体。
8.根据权利要求1所述的方法，其中，所述等离子体包括氩(Ar)、氢(H2)、氨(NH3)或其任何组合。
9.一种半导体结构，包括：
设置在衬底上的互连层，其中所述互连层包括填充有导电材料的导电结构；
设置在所述导电结构上的扩散阻挡层，其中所述扩散阻挡层防止所述导电材料的向外扩散；以及
设置在所述互连层上的磁隧道结(MTJ)结构，其中所述扩散阻挡层插入在所述磁隧道结结构的底部电极和所述导电结构之间。
10.一种半导体结构，包括：
设置在衬底上的第一互连层，其中，所述第一互连层包括具有第一导电材料的一个或多个第一导电结构；
设置在所述第一互连层上的第二互连层，其中，所述第二互连层包括具有第二导电材料的一个或多个第二导电结构，所述一个或多个第二导电结构与所述一个或多个第一导电结构接触，其中所述第二导电材料与所述第一导电材料不同；以及
一个或多个磁隧道结(MTJ)结构，设置在所述第二互连层上并与所述一个或多个第二导电结构分别接触，其中，所述一个或多个磁隧道结结构的底部电极与所述一个或多个第二导电结构的所述第二导电材料接触。

说明书全文

半导体结构及其形成方法

技术领域

[0001] 本发明的实施例涉及半导体结构及其形成方法。

背景技术

[0002] 在集成电路(IC)中，磁隧道结(MTJ)是磁随机存储器(MRAM)的组成部分。MTJ结构可以形成在包括金属(例如，铜)或金属合金(例如，铜合金)的互连层(例如，线和通孔)之间的后段制程(BEOL)中。金属或金属合金从互连层到MTJ结构的扩散可以破坏MRAM的操作。

发明内容

[0003] 本发明的实施例提供了一种形成半导体结构的方法，包括：在衬底上形成互连层，其中形成所述互连层包括：形成其中具有开口的层间介电叠层；在所述开口中设置金属以形成相应的导电结构；和在所述金属上选择性地沉积扩散阻挡层，其中选择性地沉积所述扩散阻挡层包括：对所述金属的表面进行预处理；设置前体以在所述金属上选择性地形成部分分解的前体层；和将所述部分分解的前体层暴露于等离子体以形成所述扩散阻挡层；以及在所述扩散阻挡层上方的所述互连层上形成磁隧道结(MTJ)结构，其中，所述磁隧道结结构的底部电极与所述扩散阻挡层对准。

[0004] 本发明的另一实施例提供了一种半导体结构，包括：设置在衬底上的互连层，其中所述互连层包括填充有导电材料的导电结构；设置在所述导电结构上的扩散阻挡层，其中所述扩散阻挡层防止所述导电材料的向外扩散；以及设置在所述互连层上的磁隧道结(MTJ)结构，其中所述扩散阻挡层插入在所述磁隧道结结构的底部电极和所述导电结构之间。

[0005] 本发明的实施例还提供了一种半导体结构，包括：设置在衬底上的第一互连层，其中，所述第一互连层包括具有第一导电材料的一个或多个第一导电结构；设置在所述第一互连层上的第二互连层，其中，所述第二互连层包括具有第二导电材料的一个或多个第二导电结构，所述一个或多个第二导电结构与所述一个或多个第一导电结构接触，其中所述第二导电材料与所述第一导电材料不同；以及一个或多个磁隧道结(MTJ)结构，设置在所述第二互连层上并与所述一个或多个第二导电结构分别接触，其中，所述一个或多个磁隧道结结构的底部电极与所述一个或多个第二导电结构的所述第二导电材料接触。附图说明

[0006] 当结合附图进行阅读时，从以下详细的描述中可以更好地理解本公开的各方面。应注意，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚的讨论，可以任意增加或减少各种部件的尺寸。

[0007] 图1是根据一些实施例的在两个互连层之间形成的磁隧道结结构的截面图。

[0008] 图2是根据一些实施例的用于在互连层和磁隧道结结构的底部电极之间形成覆盖层的制造方法的流程图。

[0009] 图3是根据一些实施例的互连层的截面图。

[0010] 图4是根据一些实施例的在形成通孔开口之后的互连层的截面图。

[0011] 图5是根据一些实施例的在形成化学机械平坦化(CMP)操作之后的互连层的截面图。

[0012] 图6是根据一些实施例的两个互连层的截面图，其中两个互连层中的顶部互连层的通孔上选择性地形成扩散阻挡层(覆盖层)。

[0013] 图7是根据一些实施例的互连层上的磁隧道结(MTJ)结构的截面图，其中在MTJ结构的底部电极和互连层的通孔之间形成有覆盖层。

[0014] 图8是根据一些实施例的用于在磁隧道结结构下方形成无铜互连层的制造方法的流程图。

[0015] 图9是根据一些实施例的在形成无铜金属通孔之后的互连层的截面图。

[0016] 图10是根据一些实施例的在无铜互连层上形成的磁隧道结(MTJ)结构的截面图。

具体实施方式

[0017] 以下公开内容提供了许多用于实施本公开的不同特征的不同实施例或示例。以下描述组件和配置的具体实例以简化本公开。例如，在下面的描述中，在第二部件上形成第一部件可以包括其中第一部件和第二部件直接接触形成的实施例，并且还可以包括其中在第一部件和第二部件之间形成附加部件，使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。该重复本身并不规定所讨论的各种实施例和/或结构之间的关系。

[0018] 此外，这里可以使用空间的相对术语，例如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等，使描述如图所示的一个元件或特征与另一个元件或特征的关系时描述方便。除了图中描述的方位之外，这些空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式确定方向(旋转90度或在其他方位上)，并且同样可以相应地对本文中使用的空间相对描述符号进行同样的解释。

[0019] 这里使用的术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。在一些实施例中，基于特定技术节点，术语“约”可以表示给定量的值，该值在例如值的5-30％内变化(例如，值的±5％、±10％、±20％、或±30％)。

[0020] 这里使用的术语“标称”是指在产品或工艺的设计阶段期间设定的用于组件或过程操作的特征或参数的期望值或目标值，以及一系列高于和/或低于上述期望值的值。值的范围可以是因为制造工艺的微小变化或公差。除非另外定义，否则本文使用的技术和科学术语均具有本公开所属领域的普通技术人员通常理解的含义。

[0021] 在集成电路(IC)中，磁隧道结(MTJ)是磁随机存储器(MRAM)的组成部分。MTJ结构可以在填充有金属(例如，铜(Cu))或金属合金(例如，铜合金(Cu合金))的互连层之间的后段制程(BEOL)中形成。金属或金属合金从相邻互连层向外扩散到MTJ结构中会破坏MRAM的操作，因此是不希望的。

[0022] 本文描述的实施例涉及可以防止金属(例如，Cu)向相邻MTJ结构外扩散的示例性互连件的制造方法。例如，在一些实施例中，描述了一种用于在Cu互连件和MTJ结构之间形成钴(Co)或钌(Ru)扩散阻挡层的方法。扩散阻挡层可以选择性地形成在连接到MTJ结构的底部电极的Cu互连件上。因此，扩散阻挡层可以防止Cu从互连层向外扩散。在另一个实施例中，描述了一种使用钨(W)金属化形成无Cu互连层的方法。与Cu不同，W不是可移动的，因此不会向外扩散到相邻的MTJ结构。

[0023] 如上所述，可以在BEOL互连层之间形成MTJ结构。例如，可以在两个互连层之间的层间电介质(ILD)中形成一个或多个MTJ结构。两个互连层105和110之间的示例性MTJ结构100的截面图在图1中示出。MTJ结构100是包括MTJ叠层115、顶部电极120和底部电极125的多层结构。MTJ叠层115还可包括设置在两个铁磁层(未示出)之间的非导电层(未示出)。在一些实施例中，非导电层可包括氧化镁(MgO)、氧化铝(AlOx)、氮氧氮化铝(AlON)或其组合。
根据一些实施例，可以通过物理气相沉积(PVD)技术沉积非导电层。或者，可以通过其他沉积技术沉积非导电层，例如化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)或任何其他合适的沉积技术。

[0024] 在一些实施例中，铁磁层可以是具有一个或多个层的金属叠层，其中金属叠层包括铁(Fe)，钴(Co)，钌(Ru)和镁(Mg)的任何组合。此外，可以通过PVD、PEVD、CVD、PECVD、ALD、PEALD或任何其他合适的沉积方法来沉积铁磁层。在一些实施例中，MTJ叠层115的厚度可在约至约的范围内。

[0025] 顶部电极120和底部电极125中的每一个分别与MTJ叠层115的铁磁层电连接和物理连接。根据一些实施例，顶部电极120可包括钽(Ta)、氮化钽(TaN)、氮化钛(TiN)或其组合。例如，顶部电极120可以是包括底部TiN层和顶部TaN层的叠层，其可以通过CVD或PVD沉积。底部电极125可包括TiN、TaN、Ru或其组合，并且其可通过CVD或PVD沉积。在一些实施例中，顶部电极120和底部电极125可各自具有在约至约之间的厚度。

[0026] 为简单起见，MTJ结构100还可以包括未在图1中示出的其他层。这些层可以是例如一个或多个与MTJ结构100电隔离的覆盖层或间隔件。作为示例而非限制，图1中未示出的覆盖层可包括材料叠层，材料为例如氮化硅(SiN)、氧化硅(SiO2)、碳氮化硅(SiCN)或其组合。在一些实施例中，可以通过CVD或ALD在约140℃至约250℃之间的沉积温度下沉积覆盖层。
此外，根据一些实施例，覆盖层的厚度可以在从约到约的范围内。

[0027] 如图1所示，MTJ结构100嵌入在ILD130中。在一些实施例中，ILD130可以是介电常数(例如，k值)低于3.9(例如，3.6)的低k介电材料，氮化硅、氧化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或未掺杂的氧化物(UDOX)。在一些实施例中，ILD130可以是电介质的叠层，诸如低k电介质和另一电介质。电介质叠层可以是，例如，(i)低k电介质(例如，碳掺杂的氧化硅)和具有氮掺杂的碳化硅；(ii)低k电介质和具有氧掺杂的碳化硅；(iii)低k电介质和氮化硅；或(iv)低k电介质和氧化硅。此外，ILD130可以通过大气CVD(APCVD)工艺、高密度等离子体CVD(HDPCVD)工艺或PECVD工艺来沉积。

[0028] 如图1所示，顶部电极120可以连接到顶部互连层110。底部电极125可以连接到底部互连层105。作为示例而非限制，底部和顶部互连层105和110可以是由基于Cu金属化方案的BEOL制造工艺形成。在一些实施例中，嵌入在ILD130中的MTJ结构100也可以是互连层的一部分。例如，ILD130可以包括电连接互连层105和110的导电结构(例如，通孔)。为简单起见，这些导电结构未在图1中示出。此外，底部和顶部互连层105和110中的每一个可以包括互连网络，诸如分别嵌入在ILD层150和155中的垂直互连通路线(通孔)135和横向线(线)(图1中未示出)。通孔135提供层之间的电连接，并且线提供层内的电连接。通孔135和线可以用金属叠层填充，该金属叠层至少包括阻挡层140和金属填充物145。作为示例而非限制，与互连层110中的互连通孔135相比，互连层105中的通孔135可以具有更小的宽度。在一些实施例中，底部互连层105可以被称为“底部电极通孔层”，因为它将MTJ结构100的底部电极125与互连层105下方的下部互连层连接，这在图1中未示出。

[0029] 在一些实施例中，阻挡层140可以是两层或两层以上的叠层，并且金属填充物145可以是电镀金属。例如，阻挡层140可以包括通过PVD沉积的底部TaN层和顶部Ta层，并且金属填充物145可以是电镀Cu或Cu合金(例如，铜锰(CuMn))。

[0030] 在一些实施例中，ILD 150可以是k值低于3.9(例如，3.6)的低k电介质材料、氮化硅、氧化硅、氮氧化硅、FSG或UDOX。在一些实施例中，ILD150可以是电介质的叠层，诸如低k电介质和另一电介质。电介质的叠层可以是，例如，(i)低k电介质(例如，碳掺杂的氧化硅)和具有氮掺杂的碳化硅；(ii)低k电介质和具有氧掺杂的碳化硅；(iii)低k电介质和氮化硅；或(iv)低k电介质和氧化硅。ILD150可以通过APCVD工艺、HDPCVD工艺或PECVD工艺沉积。

[0031] ILD155可以是k值低于3.9的低k电介质材料或电介质的叠层，诸如低k电介质和另一电介质。电介质的叠层可以是，例如，(i)低k电介质(例如，碳掺杂的氧化硅)和具有氮掺杂的碳化硅；(ii)低k电介质和具有氧掺杂的碳化硅；(iii)低k电介质和氮化硅；或(iv)低k电介质和氧化硅。ILD155可以通过HDPCVD工艺或PECVD工艺沉积。

[0032] 在一些实施例中，可以在MTJ结构100之前形成底部互连层105，并且可以在形成MTJ结构100之后形成顶部互连层110。在一些实施例中，可以在互连层105和110之间形成额外的MTJ结构100。顶部和底部互连层(例如，分别为110和105)以及一个或多个MTJ结构(如MTJ结构100)可以是集成电路(IC)结构的一部分。IC结构可以包括图1中未示出的额外的层。例如，可以在互连层105下方形成额外的BEOL层、中段制程(MOL)层和前段制程(FEOL)层。作为示例而非限制，FEOL层可以包括晶体管和电容器结构。MOL层可以包括接触网，接触网将FEOL中的晶体管和电容器结构连接到BEOL层中的结构。

[0033] 在一些实施例中，互连层105和110可以包括额外的层，例如蚀刻停止层160和165以及覆盖层170和175。作为示例而非限制，蚀刻停止层160可以是厚度范围在约和约之间的碳氮化硅(SiCN)或氧化铝(AlN)；蚀刻停止层165可以是厚度范围在约至约之间的SiCN层；覆盖层170可以是厚度在约埃至约埃之间的氧化铝
(Al2O3)；覆盖层175可以是厚度在约和约之间的氧化硅。

[0034] 如图1所示，互连层105的通孔135可以与MTJ结构100的底部电极125接触。因此，互连层105的通孔135中的Cu原子可以朝向MTJ结构100的底部电极125向外扩散。作为示例而非限制，Cu扩散可以是由于后续层的热处理(“热扩散”)或在正常操作过程中通过通孔135施加电场造成的。如上所述，Cu原子扩散到MTJ结构100中(Cu“中毒”)会扰乱MRAM的正常工作并导致读取错误。例如，扩散的Cu原子可以引起MTJ叠层115两端的泄漏，以及阻止MTJ结构100存储电荷。

[0035] 图2是用于在形成MTJ结构100之前，在互连层105的通孔135上形成扩散阻挡层的示例性制造方法200的流程图。在一些实施例中，扩散阻挡层可包括Co或另一种金属，例如Ru。可以在与相应的MTJ结构100的底部电极125接触的Cu互连结构(例如，互连层105的通孔135)上选择性地形成扩散阻挡层。根据一些实施例，扩散阻挡层可以防止Cu从互连层105的通孔135向相应的MTJ结构100外扩散。制造方法200可以不限于下面描述的操作。其他制造操作可以在制造方法200的各种操作之间执行，并且仅为了清楚起见，我们省略了这些操作。

[0036] 参考图2，示例性制造方法200开始于操作210，其中可以在衬底上形成一个或多个互连件。在一些实施例中，具有一个或多个互连层的衬底可以是在BEOL中的部分制造的晶圆。因此，额外的层可以形成在衬底和一个或多个互连层之间，例如MOL和FEOL层。作为示例而非限制，FEOL层可以包括晶体管和电容器结构，并且MOL层可以提供FEOL层中的晶体管和电容器结构与BEOL中的一个或多个互连层之间的电连接。

[0037] 根据一些实施例，图3是示例性BEOL互连层300的截面图。互连层300可以是例如衬底上的一个或多个BEOL互连层的顶部互连层。在图3的示例中，下面的BEOL互连层、MOL层、FEOL层和衬底为了清楚起见未示出。换句话说，根据一些实施例，BEOL互连层300可以是部分制造的晶圆的顶层。此外，图3仅描绘了互连层300的一部分。

[0038] 互连层300可包括一个或多个通孔305和一条或多条线(为清楚起见未在图3中示出)。通孔305和线(未示出)嵌入在ILD310中并且可以填充有金属叠层，该金属叠层至少包括阻挡层315和金属填充物320。在一些实施例中，阻挡层315可以是两个或多个层的叠层。金属填充物320可以是可以电镀的金属或金属合金。作为示例而非限制，阻挡层315可以是通过PVD沉积的TaN/Ta叠层，并且金属填充物320可以是电镀Cu或Cu合金(例如，CuMn)。

[0039] ILD310可以是低k电介质材料或k值低于3.9(例如3.6)的聚合物或电介质叠层，例如低k电介质和另一电介质。作为示例而非限制，聚合物可以是长碳链、多孔聚合物、无定形聚合物等。电介质叠层可以包括，例如，(i)低k电介质(例如，碳掺杂的氧化硅)和氮掺杂的碳化硅；(ii)低k电介质和具有氧掺杂的碳化硅；(iii)低k电介质和氮化硅；或(iv)低k电介质和氧化硅。ILD310可以通过HDPCVD工艺或PECVD工艺沉积。

[0040] 在一些实施例中，图1的一个或多个互连层105和110以与互连层300类似的方式形成。

[0041] 参照图2，制造方法200继续操作220并在互连层300上形成另一互连层。例如，如图4所示，互连层400可以形成在互连层300上。互连层400可以同时包括通孔和线。此外，互连层400的通孔(在金属填充之后)可以接触互连层300的通孔305。为了示例的目的，将在通孔互连件的背景下描述互连层400。互连层400还可以包括线互连件，这在本公开的精神和范围内。

[0042] 作为示例而非限制，互连层400的制造可以描述如下：蚀刻停止层405和410可以覆盖式沉积在互连层300上。蚀刻停止层405可以是厚度在约至约之间的SiCN或AlN，并且覆盖层410可以是厚度在约至约之间的氧化铝(AlO)。随后可以在蚀刻停止层410上形成ILD415。在一些实施例中，ILD415可以是k值低于3.9的低k电介质材料、氮化硅、氧化硅、氮氧化硅、FSG或UDOX。在一些实施例中，ILD415可以是电介质叠层，诸如低k电介质和另一电介质。电介质叠层可包括，例如，(i)低k电介质(例如，碳掺杂的氧化硅)和具有氮掺杂的碳化硅；(ii)低k电介质和具有氧掺杂的碳化硅；(iii)低k电介质和氮化硅；
或(iv)低k电介质和氧化硅。ILD415可以通过APCVD工艺、HDPCVD工艺或PECVD工艺来沉积。
随后，可在ILD415上形成抗反射涂层(ARC)420。抗反射涂层420可在随后的光刻步骤期间抑制紫外光(UV)或远紫外光(EUV)的光反射，并使不期望的驻波的产生最小化。驻波可以增加所得图案化结构的边缘粗糙度。抗反射涂层420还形成平坦表面，在光刻步骤期间，通过作为“填充物”填充在ILD415的顶面上的小缺陷中的操作，可在其上形成光致抗蚀剂层(图4中未示出)。在一些实施例中，抗反射涂层420可以是无氮抗反射涂层(NFARC)。

[0043] 可以通过光刻工艺在ILD415中形成一个或多个通孔开口425。光刻工艺可以包括，例如，在抗反射涂层420上沉积和图案化光致抗蚀剂层(图4中未示出)，接着是在ILD415的预定位置形成通孔开口425的蚀刻工艺，如图4所示。在一些实施例中，通孔开口425的形成可以在两个或多个蚀刻操作中执行，所述蚀刻操作可以包括不同的蚀刻化学成分。可以对通孔开口425的表面进行湿法清洁以去除蚀刻工艺的副产物。在一些实施例中，通孔开口425的纵横比(例如，高度425H与宽度425W的比值)在约2：1至约6：1之间(例如，约3：1)。然而，前述纵横比范围不是限制性的，并且使可以使用更具进取性的纵横比(例如，约7：1、约8：1、约10：1等)。

[0044] 在图5中，阻挡层500可以覆盖式沉积在通孔开口425中以覆盖通孔开口425的暴露表面。此外，阻挡层500也可以覆盖抗反射涂层420的顶面。在一些实施例中，阻挡层500可以是单层或两层或多层的叠层。例如，阻挡层500可以是通过ALD沉积的Co层或者通过PVD沉积的TaN/Ta叠层(例如，TaN是底层，Ta是叠层的顶层)。随后可以用金属填充物505填充通孔开口425。金属填充物505沉积在通孔开口425中的阻挡层500上，以及沉积在抗反射涂层420上方。在一些实施例中，金属填充物505可以是Cu或Cu合金(例如，CuMn)。作为示例而非限制，可以对金属填充物505进行电镀使得其充满通孔开口425而不形成空隙。随后的化学机械平坦化(CMP)工艺可用于去除ILD415上的金属填充物505、阻挡层500和抗反射涂层420，使得ILD415、金属填充物505和阻挡层500的顶面基本上共面。CMP工艺结束了通孔510的形成。互连层400(未示出)中的线可以与通孔510同时形成。作为示例而非限制，通孔510的尺寸可以小于、大于或等于互连层300中的通孔305的尺寸。

[0045] 参照图2，制造方法200继续操作230并在互连层400的一个或多个通孔510上形成扩散阻挡层。在一些实施例中，操作230的扩散阻挡层形成在金属填充物505的顶面上。根据一些实施例，扩散阻挡层的形成防止Cu从金属填充物505向外扩散。例如，参考图6，可以在通孔510的金属填充物505的顶面选择性地形成扩散阻挡层(或覆盖层)600。在一些实施例中，扩散阻挡层或覆盖层600可以具有从约至约的范围的厚度。根据一些实施例，较薄的扩散阻挡层600(例如，具有小于约的厚度)可能无法阻止金属填充物505的向外扩散，而较厚的扩散阻挡层600(例如，厚度大于约 )可能不必要地增加扩散阻挡层的沉积时间，这反过来会影响沉积工艺的产量。扩散阻挡层600可包括金属，例如Co或Ru。在一些实施例中，扩散阻挡层600是不与金属填充物505发生化学作用以形成化合物的多晶材料。另外，可以通过各种沉积技术沉积扩散阻挡层600，这些沉积技术包括：物理气相沉积(PVD)、CVD、等离子体增强CVD(PECVD)、原子层沉积(ALD)或等离子体增强ALD(PEALD)。根据一些实施例，扩散阻挡层600可以在约100℃至约500℃之间的温度下沉积。沉积期间的工艺压力可以在从约0.1托到约100托的范围内，工艺压力取决于反应器的几何形状和沉积技术。

[0046] 出于示例目的，将在用PEALD工艺沉积的Co金属的背景下描述扩散阻挡层或覆盖层600。基于本文的公开内容，可以使用额外的材料(例如Ru)和/或其他沉积方法。这些额外的材料和其他沉积方法在本公开的精神和范围内。

[0047] 在一些实施例中，可以使用有机金属前体——例如二羰基环戊二烯基钴((C5H5)Co(CO)2)——可以用于选择性的在金属填料505上沉积Co。可以使用其他Co有机金属前体，例如硫酸钴(II)(CoSO4)、硝酸钴(II)、(Co(NO3)2)或亚硝酸钴钠，并且在本公开的精神和范围内。下面描述Co扩散阻挡层600的选择性形成。金属填充物505的顶面用一种或多种气体进行预处理，所述气体包括但不限于氩(Ar)、氢(H2)、氨(NH3)或其任何组合。上述一种或多种气体可以化学地减少(例如，除去)形成在金属填充物505的顶面上的天然氧化物。天然氧化物的厚度小于约 Cu(或CuMn)通孔的氧化可以在例如在工艺操作之间的真空中断期间发生，并且可能会不期望地增加通孔/线路的电阻。根据一些实施例，预处理的时间周期可以为约10秒至约30秒，并且可以在约100℃至约500℃之间的温度下执行。

[0048] 在没有真空中断的情况下，互连层400在约100℃至约500℃之间的温度下暴露于Co前体。在一些实施例中，扩散阻挡层的形成是两步过程。在第一步骤期间，Co前体在互连层400的暴露表面上被部分地热分解。在一些实施例中，部分分解的Co前体可以物理吸附(例如，通过静电力弱结合)在ILD415上。并且化学吸附(例如，通过化学键强结合)在互连层400的暴露表面上。在随后的疏散周期中，可以从ILD415中除去物理吸附的和部分分解的Co前体。因此，可以顺利地在金属填充物505的暴露表面上形成一个或多个部分分解的前体单层。

[0049] 在第二步骤期间，可以使用等离子体对部分分解的前体的一个或多个单层进行完全分解，以在金属填充物505上形成Co扩散阻挡层600。在一些实施例中，来自前体分解的挥发性副产物同时通过抽空从反应器中移出(例如，通过使反应器降压)。作为实例而非限制，在二羰基环戊二烯基钴前体的例子中，化学反应可通过以下两个步骤描述：

[0050] (C5H5)Co(CO)2+热能→Co配体+挥发性副产物 (1)

[0051] Co配体+等离子体→Co扩散阻挡结构+挥发性副产物 (2)

[0052] 在一些实施例中，可以重复前体暴露、抽空循环和等离子体暴露，直到形成所需的Co厚度(例如，在约至约之间)。根据一些实施例，等离子体可以是以下一种或多种气体的混合物：Ar、H2、臭氧(O3)、氮气(N2)和/或NH3。根据一些实施例，等离子体处理可以在约100℃至约500℃之间的温度下执行。

[0053] 在一些实施例中，作为前述沉积工艺的结果，扩散阻挡层600不形成在ILD 415上。

[0054] 参照图2，制造方法200继续操作240，在每个Co扩散阻挡层600上形成MTJ结构。例如，如图7所示，MTJ结构700可以在ILD725中和在互连层400的选定的通孔510上形成。如前所述，Co扩散阻挡层600可以通过阻挡可移动的Cu原子到达底部电极710和MTJ叠层715，来防止或减少Cu从金属填充物505向MTJ结构700外扩散。在一些实施例中。互连层400可以具有可以不连接到MTJ结构700的另外的通孔(例如，像通孔510)。这些未连接到MTJ结构700的通孔可以不具有形成在其上的扩散阻挡层600。

[0055] 在一些实施例中，可以在顶部电极720和ILD725上形成额外的互连层，如前面在图1中所讨论的。例如，互连层(如图1所示的互连层110)可以形成在MTJ结构700上，使得MTJ结构700的顶部电极720与互连层的相应通孔接触。

[0056] 图8是用于形成无铜(无Cu)互连层的示例性制造方法800的流程图，在无铜(无Cu)互连层上可以形成MTJ结构。由于互连层不含Cu(例如，不包含Cu基材料)，因此没有可用于扩散到MTJ结构的Cu原子。制造方法800可以不限于下面描述的操作，并且其他制造操作可以在制造方法800的各种操作之间执行，并且仅为了清楚起见而省略。

[0057] 参考图8，示例性制造方法800开始于操作810，其中在衬底上形成一个或多个互连或接触层。在一些实施例中，具有一个或多个互连层的衬底可以是在BEOL中的部分制造的晶圆，其中形成的互连层包括——例如——Cu基导电结构(例如，通孔和线)。额外的层可以形成在衬底和一个或多个互连层之间，诸如MOL和FEOL层。FEOL层可以包括例如晶体管、电阻器和电容器结构，并且MOL层可以提供FEOL层中的晶体管与BEOL中的一个或多个互连层之间的电连接(例如，接触结构)。

[0058] 根据一些实施例，图3是示例性的可以作为制造方法800起点的BEOL互连层300的截面图。如上所述，互连层300可以是例如衬底上的一个或多个BEOL互连层的顶部互连层。在一些实施例中，互连层300是Cu金属化层。也就是说，通孔305中的金属填充物320可包括电镀Cu或Cu合金(例如CuMn)。互连层300还可以包括横向导电结构(例如，线)，为简便起见，未在图3中示出。在图3的示例中，仅仅为了清楚起见，下面的BEOL互连层、MOL层、FEOL层和衬底未示出。换句话说，根据一些实施例，BEOL互连层300可以是部分制造的晶圆的顶层。

[0059] 参考图8，制造方法800继续操作820，在互连层300上形成无Cu互连层。无Cu互连的制造工艺如图4所示。作为示例而不是限制，蚀刻停止层405和410可以覆盖式沉积在互连层300上。蚀刻停止层405可以是厚度在约至约之间的SiCN或AlN，并且覆盖层410可以是厚度在约至约之间的Al2O3。随后可以在蚀刻停止层410上形成ILD415。在一些实施例中，ILD415可以是k值低于3.9的低k电介质材料、氮化硅、氧化硅、氮氧化硅、FSG或UDOX。在一些实施例中，ILD415可以是电介质的叠层，诸如低k电介质和另一电介质。电介质的叠层可包括，例如，(i)低k电介质(例如，碳掺杂的氧化硅)和具有氮掺杂的碳化硅；
(ii)低k电介质和具有氧掺杂的碳化硅；(iii)低k电介质和氮化硅；或(iv)低k电介质和氧化硅。ILD415可以通过APCVD工艺、HDPCVD工艺或PECVD工艺来沉积。随后，可以在ILD415上形成ARC420。

[0060] 可以通过光刻工艺在ILD 415中形成一个或多个通孔开口425。光刻工艺可以包括，例如，在抗反射涂层420上沉积和图案化光致抗蚀剂层(图4中未示出)，然后如图4所示，实施在ILD415中的预定位置中形成通孔开口425的蚀刻工艺。在一些实施例中，通孔开口425的形成可以在两个或多个蚀刻操作中执行，所述蚀刻操作可以包括不同的蚀刻化学成分。可以对通孔开口425的表面进行湿法清洁以去除蚀刻工艺的副产物。如上所述，通孔开口425的纵横比在约2：1至约6：1之间(例如，约3：1)。然而，这不是限制性的，并且可以形成具有更具进取性的纵横比(例如，约7：1、约8：1、约9：1、约10：1等)的通孔开口，只要无Cu工艺可以没有空隙地充满通孔开口即可。

[0061] 根据一些实施例，可以使用预清洁工艺移除每个通孔开口425底部的通孔305上的原生CuO层。预清洁工艺可包括一个或多个顺序操作。作为示例而非限制，预清洁工艺可包括使用氢气(H2)/氨气(NH3)/三氟化氮(NF3)等离子体的干蚀刻工艺，然后使用氮气(N2)/氢(H2)等离子体的干蚀刻工艺。在预清洁工艺期间，可以将直流(DC)和射频(RF)功率信号施加到等离子体。在一些实施例中，DC功率可以在约100瓦特至约2000瓦特的范围内，并且RF功率可以在约50瓦特至约500瓦特的范围内。

[0062] 随后，可以使用无Cu金属化工艺来填充通孔开口425。例如，在图9中，可以使用阻挡层900和无Cu金属填充物910。在一些实施例中，阻挡层900是包括钛(Ti)的底层和氮化钛(TiN)的顶层的叠层。阻挡层900的厚度可以在从约至约的范围内。在一些实施例中，阻挡层900的TiN顶层掺杂有包括氟(F)、氧(O)、氮(N)、氯(Cl)、硅(Si)、碳(C)、砷(As)、锗(Ge)或钴(Co)的元素。在一些实施例中，可以调节TiN的厚度，使得阻挡层900的顶部TiN层的电阻率在约10μΩ-cm至约200μΩ-cm之间。

[0063] 根据一些实施例，可以通过基于PVD的方法(例如，溅射)对Ti进行覆盖式沉积，并且可以通过ALD或PEALD工艺来沉积TiN。在一些实施例中，阻挡层900沉积在抗反射涂层420上(如图4所示)。作为示例而非限制，无Cu金属填充物910可包括W，W可通过CVD、ALD或其组合进行覆盖式沉积。例如，W沉积物可包括厚度在约至约之间的ALD沉积的W成核层，然后是厚度在约200nm至约500nm之间CVD沉积的的W填充物。作为实例而非限制，W的前体可以是有机金属(例如羰基钨)或卤化物(例如WF6)，其中硅烷和/或氢作为共反应物。在沉积无Cu金属填充物910之后，可以使用CMP工艺去除ILD415上的金属填充物910、阻挡层900和抗反射涂层420，使得金属填充物910、阻挡层900和ILD415的顶面是共面的，如图9所示。在CMP工艺之后，完成无Cu通孔915的形成。

[0064] 在图8中所示的制造方法800的操作830中，如图10所示，可以在图9的无Cu互连层400上直接形成一个或多个MTJ结构700。如上所述，由于图9的互连层400不使用Cu基材料来形成通孔915，因此没有Cu原子可以穿过底部电极710扩散到MTJ结构700。

[0065] 在一些实施例中，MTJ结构700限于衬底的特定区域，其中这些特定区域不包括MTJ结构700。例如，ILD725可以包括与MTJ结构700相邻的其他导电结构(例如，通孔和线)，并且所述其他导电结构不存在MTJ结构700。这些附加的导电结构未在图7中示出。在一些实施例中，可以在MTJ结构700下方形成无Cu通孔915，并且可以在ILD725的其他导电结构下方形成互连层400中的Cu基通孔。因此，互连层400还可以包括在衬底的这些特定区域中的Cu基通孔，其中衬底的这些特定区域不存在MTJ结构700。

[0066] 在一些实施例中，可以在顶部电极720和ILD725上形成额外的互连层，如上面在图1中所讨论的。例如，就像图1所示的互连层110，互连层可以形成在MTJ结构700上，使得MTJ结构700的顶部电极720与互连层的相应通孔接触。在一些实施例中，在MTJ结构700上形成的互连层的导电结构(例如，线和通孔)可以填充有Cu基导电材料或不同于无Cu金属填充物
910的导电材料。

[0067] 本公开涉及可以防止或减少Cu从互连层向MTJ结构向外扩散的示例性互连件制造方法。根据一些实施例，可以在Cu互连件和MTJ结构之间形成Co或Ru扩散阻挡层，以防止Cu在互连层的通孔和MTJ结构之间扩散。可以在Cu互连件上选择性地形成Co或Ru扩散阻挡层。在另一个实施例中，可以使用W金属化方案代替Cu来形成无Cu互连层，与Cu原子不同，W原子不可移动，因此不会向外扩散到邻近的结构中。

[0068] 在一些实施例中，一种方法包括在衬底上形成互连层，其中形成互连层包括形成其中具有开口的层间介电叠层；在开口中设置金属以形成相应的导电结构；并且选择性地在金属上沉积扩散阻挡层。在该方法中，选择性地沉积扩散阻挡层包括预处理金属的表面；设置前体以在金属上选择性地形成部分分解的前体层，并将部分分解的前体层暴露于等离子体以形成扩散阻挡层。该方法还包括在扩散阻挡层上方的互连层上形成MTJ结构，其中MTJ结构的底部电极与扩散阻挡层对准。

[0069] 在上述方法中，其中，形成所述磁隧道结结构包括在所述扩散阻挡层上方形成所述底部电极。

[0070] 在上述方法中，其中，选择性地沉积所述扩散阻挡层包括在一个导电结构的顶面上形成所述扩散阻挡层，使得所述扩散阻挡层插入在所述磁隧道结结构的所述底部电极与所述一个导电结构的所述金属之间。

[0071] 在上述方法中，其中，所述金属包括铜或铜合金。

[0072] 在上述方法中，其中，所述扩散阻挡层包括厚度在至之间的钴或钌。

[0073] 在上述方法中，其中，预处理所述金属的表面包括将所述金属暴露于等离子体，所述等离子体包括氩(Ar)、氢(H2)、氨(NH3)或其任何组合。

[0074] 在上述方法中，其中，所述前体包含具有二羰基环戊二烯基钴(C5H5)Co(CO)2的有机金属前体。

[0075] 在上述方法中，其中，所述等离子体包括氩(Ar)、氢(H2)、氨(NH3)或其任何组合。

[0076] 在上述方法中，其中，选择性地沉积所述扩散阻挡层还包括在100℃至500℃之间的温度下执行所述预处理，设置所述前体和暴露操作。

[0077] 在一些实施例中，一种结构包括设置在衬底上的互连层，其中互连层包括填充有导电材料的导电结构；防止导电材料向外扩散的扩散阻挡层，并且扩散阻挡层设置在导电结构上；和设置在互连层上的MTJ结构，其中扩散阻挡层插入在MTJ结构的底部电极和导电结构之间。

[0078] 在上述结构中，其中，所述导电材料包括铜或铜合金。

[0079] 在上述结构中，其中，另一导电结构设置在所述互连结构上并与所述磁隧道结结构相邻。

[0080] 在上述结构中，其中，所述扩散阻挡层包括钴或钌。

[0081] 在上述结构中，其中，所述扩散阻挡层设置在所述导电材料的顶面上。

[0082] 在上述结构中，其中，所述扩散阻挡层具有在至之间的厚度。

[0083] 在一些实施例中，一种结构包括设置在衬底上的第一互连层，其中第一互连层包括具有第一导电材料的一个或多个第一导电结构；以及设置在第一互连层上的第二互连层，其中第二互连层包括具有第二导电材料的一个或多个第二导电结构，一个或多个第二导电结构与一个或多个第一导电结构接触。此外，第二导电材料不同于第一导电材料。该结构还包括设置在第二互连层上的一个或多个MTJ结构，并且一个或多个MTJ结构分别与一个或多个第二导电结构接触，其中一个或多个MTJ结构的底部电极与一个或多个第二导电结构的第二导电材料接触。

[0084] 在上述结构中，其中，所述第一导电材料包括铜，并且所述第二导电材料包括无铜金属。

[0085] 在上述结构中，其中，所述第一导电材料包括铜或铜合金，并且所述第二导电材料包括钨。

[0086] 在上述结构中，其中，所述一个或多个第二导电结构包括阻挡层，所述阻挡层包围所述第二导电材料的侧面和底部，并且将所述第二导电材料的顶部暴露于所述一个或多个磁隧道结结构的所述底部电极。

[0087] 在上述结构中，其中，所述一个或多个第二导电结构包括阻挡层，所述阻挡层包围所述第二导电材料的侧面和底部，并且将所述第二导电材料的顶部暴露于所述一个或多个磁隧道结结构的所述底部电极，其中，所述阻挡层包括Ti和TiN，其中所述TiN掺杂有氟(F)、氧(O)、氮(N)、氯(Cl)、硅(Si)、碳(C)、砷(As)、锗(Ge)或钴(Co)。

[0088] 上面论述了多个实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现的相同优点。本领域技术人员还应该认识到，这样的等效构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，可以在本文中进行多种变化、替换和改变。

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