一种三维存储器的制备方法以及三维存储器
阅读：768发布：2020-05-11
专利汇可以提供一种三维存储器的制备方法以及三维存储器专利检索，专利查询，专利分析的服务。并且本 发明 实施例 公开了一种三维 存储器 的制备方法以及三维存储器，其中，所述方法包括：提供叠层结构；在所述叠层结构上形成第一 接触 级介电层；依次 刻蚀 所述第一接触级介电层以及所述叠层结构，形成通孔结构，所述通孔结构包括位于所述第一接触级介电层内的第一接触通孔部分以及位于所述叠层结构内的 沟道 通孔部分；在所述沟道通孔部分内形成沟道结构；在所述第一接触通孔部分内形成与所述沟道结构导电连接的第一金属插塞。，下面是一种三维存储器的制备方法以及三维存储器专利的具体信息内容。
1.一种三维存储器的制备方法，其特征在于，所述方法包括：
提供叠层结构；
在所述叠层结构上形成第一接触级介电层；
依次刻蚀所述第一接触级介电层以及所述叠层结构，形成通孔结构，所述通孔结构包括位于所述第一接触级介电层内的第一接触通孔部分以及位于所述叠层结构内的沟道通孔部分；
在所述沟道通孔部分内形成沟道结构；
在所述第一接触通孔部分内形成与所述沟道结构导电连接的第一金属插塞。
2.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述通孔结构的开口尺寸沿所述第一接触级介电层至所述叠层结构的方向减小。
3.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述第一接触通孔部分的底部开口尺寸与所述沟道通孔部分的顶开口尺寸相等。
4.根据权利要求1所述的三维存储器的制备方法，其特征在于，
所述提供叠层结构，包括：提供第一叠层结构以及位于所述第一叠层结构上的第二叠层结构，所述第一叠层结构内形成有第一沟道通孔；
所述形成通孔结构，包括：形成贯穿所述第二叠层结构以与所述第一沟道通孔连通的通孔结构，所述通孔结构的底部开口位于所述第一沟道通孔的顶部开口内。
5.根据权利要求1所述的三维存储器的制备方法，其特征在于，所述方法还包括：
在所述第一接触级介电层上形成与所述第一接触通孔部分连通的连接孔，所述连接孔的底部开口尺寸小于所述第一接触通孔部分的顶部开口尺寸。
6.一种三维存储器，其特征在于，包括：
堆叠结构以及位于所述堆叠结构上的第一接触级介电层；
通孔结构，所述通孔结构包括位于所述第一接触级介电层内的第一接触通孔部分以及位于所述堆叠结构内的沟道通孔部分；所述通孔结构通过在所述第一接触级介电层上执行刻蚀工艺，依次刻蚀所述第一接触级介电层以及所述堆叠结构而形成；
位于所述沟道通孔部分内的沟道结构；
位于所述第一接触通孔部分内的与所述沟道结构导电连接的第一金属插塞。
7.根据权利要求6所述的三维存储器，其特征在于，所述通孔结构的开口尺寸沿所述第一接触级介电层至所述堆叠结构的方向减小。
8.根据权利要求6所述的三维存储器，其特征在于，所述第一接触通孔部分的底部开口尺寸与所述沟道通孔部分的顶部开口尺寸相等。
9.根据权利要求6所述的三维存储器，其特征在于，
所述堆叠结构包括第一堆叠结构以及位于所述第一堆叠结构上的第二堆叠结构，所述第一堆叠结构内形成有第一沟道通孔；
所述通孔结构的所述沟道通孔部分与所述第一沟道通孔连通，所述沟道通孔部分的底部开口位于所述第一沟道通孔的顶部开口内。
10.根据权利要求6所述的三维存储器，其特征在于，还包括：
位于所述第一接触级介电层上的、与所述第一接触通孔部分连通的连接孔，所述连接孔的底部开口尺寸小于所述第一接触通孔部分的顶部开口尺寸。
一种三维存储器的制备方法以及三维存储器
技术领域
背景技术
[0002] 存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
[0003] 三维存储器采用了垂直堆叠多层存储单元的器件结构，在实现极高数据存储密度的同时，降低了存储单元的单位成本。然而，随着堆叠层数的增加，各层级之间的套刻(Overlay，OVL)对准越来越难以控制。在接触层级位置，由于需要通过互连工艺形成导电连接，一旦出现对准偏差，极易导致电性连接不稳定，影响器件工作的稳定性，甚至出现断路的问题。
发明内容
[0004] 有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维存储器的制备方法以及三维存储器。
[0005] 为达到上述目的，本发明的技术方案是这样实现的：
[0006] 本发明实施例提供了一种三维存储器的制备方法，所述方法包括：
[0007] 提供叠层结构；
[0008] 在所述叠层结构上形成第一接触级介电层；
[0010] 在所述沟道通孔部分内形成沟道结构；
[0011] 在所述第一接触通孔部分内形成与所述沟道结构导电连接的第一金属插塞。
[0012] 上述方案中，所述通孔结构的开口尺寸沿所述第一接触级介电层至所述叠层结构的方向减小。
[0013] 上述方案中，所述第一接触通孔部分的底部开口尺寸与所述沟道通孔部分的顶开口尺寸相等。
[0014] 上述方案中，所述提供叠层结构，包括：提供第一叠层结构以及位于所述第一叠层结构上的第二叠层结构，所述第一叠层结构内形成有第一沟道通孔；
[0015] 所述形成通孔结构，包括：形成贯穿所述第二叠层结构以与所述第一沟道通孔连通的通孔结构，所述通孔结构的底部开口位于所述第一沟道通孔的顶部开口内。
[0016] 上述方案中，所述方法还包括：
[0017] 在所述第一接触级介电层上形成与所述第一接触通孔部分连通的连接孔，所述连接孔的底部开口尺寸小于所述第一接触通孔部分的顶部开口尺寸。
[0018] 本发明实施例还提供了一种三维存储器，包括：
[0019] 堆叠结构以及位于所述堆叠结构上的第一接触级介电层；
[0020] 通孔结构，所述通孔结构包括位于所述第一接触级介电层内的第一接触通孔部分以及位于所述堆叠结构内的沟道通孔部分；所述通孔结构通过在所述第一接触级介电层上执行刻蚀工艺，依次刻蚀所述第一接触级介电层以及所述堆叠结构而形成；
[0021] 位于所述沟道通孔部分内的沟道结构；
[0022] 位于所述第一接触通孔部分内的与所述沟道结构导电连接的第一金属插塞。
[0023] 上述方案中，所述通孔结构的开口尺寸沿所述第一接触级介电层至所述堆叠结构的方向减小。
[0024] 上述方案中，所述第一接触通孔部分的底部开口尺寸与所述沟道通孔部分的顶部开口尺寸相等。
[0025] 上述方案中，所述堆叠结构包括第一堆叠结构以及位于所述第一堆叠结构上的第二堆叠结构，所述第一堆叠结构内形成有第一沟道通孔；
[0026] 所述通孔结构的所述沟道通孔部分与所述第一沟道通孔连通，所述沟道通孔部分的底部开口位于所述第一沟道通孔的顶部开口内。
[0027] 上述方案中，还包括：
[0028] 位于所述第一接触级介电层上的、与所述第一接触通孔部分连通的连接孔，所述连接孔的底部开口尺寸小于所述第一接触通孔部分的顶部开口尺寸。
[0029] 本发明实施例所提供的三维存储器的制备方法以及三维存储器，其中，所述方法包括：提供叠层结构；在所述叠层结构上形成第一接触级介电层；依次刻蚀所述第一接触级介电层以及所述叠层结构，形成通孔结构，所述通孔结构包括位于所述第一接触级介电层内的第一接触通孔部分以及位于所述叠层结构内的沟道通孔部分；在所述沟道通孔部分内形成沟道结构；在所述第一接触通孔部分内形成与所述沟道结构导电连接的第一金属插塞。如此，合并了沟道通孔和用于连接沟道结构的第一接触通孔这两个通孔的刻蚀工艺，在一步刻蚀步骤中既完成了第一接触通孔又完成了沟道通孔的制备，节省一步套刻对准工序，提高了工艺准确性，避免了工艺窗口的控制难度问题，提升了产品良率。
[0031] 图1为相关技术提供的三维存储器中孔结构示意图；
[0032] 图2为本发明实施例提供的三维存储器的制备方法的流程示意图；
[0033] 图3a至图3k为本发明实施例提供的三维存储器的制备过程中的器件结构剖面示意图；
[0034] 图4为本发明实施例提供的三维存储器中孔结构示意图；
[0035] 图5a至图5h为本发明另一实施例提供的三维存储器的制备过程中的器件结构剖面示意图。
具体实施方式
[0036] 下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
[0037] 在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
[0038] 在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
[0039] 应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
[0040] 空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
[0041] 在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
[0042] 为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0043] 图1为相关技术提供的三维存储器中孔结构示意图。如图所示，三维存储器通常包括沟道通孔(Channel Hole，CH)，而为了应对增多的堆叠层数对CH的刻蚀工艺产生的高要求和挑战，本领域提出了使用多次堆叠技术实现深CH刻蚀的方法；即先完成下通孔(Low CH，LCH)，再沉积上叠层并刻蚀形成上通孔(Up CH，UCH)，从而LCH与UCH共同形成CH。为了给沟道结构提供载流子来源，需要在完成CH内的沟道结构的工艺后，形成与CH导电连接的第一接触通孔(C1CH)，再通过形成连接孔(V0)与第一金属层(Metal1)连接。
[0044] 然而，随着堆叠层数的增加，各层级之间的套刻(Overlay，OVL)对准越来越难以控制。相关技术中，形成UCH、C1CH、V0均执行各自独立的刻蚀工艺，每次刻蚀工序均需要套刻对准，一旦出现对准偏差，极易导致电性连接不稳定，影响器件工作的稳定性，甚至出现断路的问题。
[0045] 此外，在刻蚀形成C1CH时，既要保证底部与UCH对准，又要在顶部为V0留出足够的工艺窗口，因而需要严格把控工艺窗口，工艺难度较大。
[0046] 基于此，本发明实施例提供了一种三维存储器的制备方法；具体请参见图2。如图所示，所述方法包括以下步骤：
[0047] 步骤101、提供叠层结构；
[0048] 步骤102、在所述叠层结构上形成第一接触级介电层；
[0049] 步骤103、依次刻蚀所述第一接触级介电层以及所述叠层结构，形成通孔结构，所述通孔结构包括位于所述第一接触级介电层内的第一接触通孔部分以及位于所述叠层结构内的沟道通孔部分；
[0050] 步骤104、在所述沟道通孔部分内形成沟道结构；
[0051] 步骤105、在所述第一接触通孔部分内形成与所述沟道结构导电连接的第一金属插塞。
[0052] 可以理解地，本申请实施例提供的三维存储器的制备方法，合并了沟道通孔和用于连接沟道结构的第一接触通孔这两个通孔的刻蚀工艺，在一步刻蚀步骤中既完成了第一接触通孔又完成了沟道通孔的制备，节省一步套刻对准工序，提高了工艺准确性，避免了工艺窗口的控制难度问题，提升了产品良率。
[0053] 下面，结合图3a至图3k示出的三维存储器的制备过程中的器件结构剖面示意图，对本发明实施例提供的三维存储器及其制备方法再作进一步详细的说明。
[0054] 本实施例与相关技术一样，适用于通过多次堆叠技术制备得到三维存储器的情况。
[0055] 在本实施例中，提供叠层结构，包括提供通过多次堆叠技术形成叠层结构。下面，仅以通过两次堆叠技术形成所述叠层结构为例进行说明。具体地，所述叠层结构可以通过以下步骤形成：
[0056] 请参考图3a。提供半导体衬底20以及位于所述半导体衬底20上的第一叠层结构21。
[0057] 这里，所述半导体衬底20可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述半导体衬底20为硅晶圆。
[0058] 所述第一叠层结构21可以包括若干交替层叠的第一材料层211以及第二材料层212。所述第一材料层211可以为牺牲层，或称伪栅极层，其材料包括但不限于硅氮化物；在后续工艺中，去除牺牲层，在所述第一材料层211的位置填充栅极金属，形成栅极层。所述第二材料层212为栅极层间介质层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等介质材料。在一实施例中，所述第一材料层211的材料为氮化硅(SiN)，所述第二材料层
212的材料为氧化硅(SiO2)，从而形成的所述第一叠层结构21为NO叠层。
212的材料为氧化硅(SiO2)，从而形成的所述第一叠层结构21为NO叠层。
[0059] 应当说明的是，本申请实施例也不排除所述第一材料层211为栅极层的情况；也即，可以在半导体衬底20上直接沉积形成栅极层间介质层与栅极层交替层叠的第一叠层结构21。此时，所述第一材料层211的材料例如为金属钨(W)。
[0060] 接下来，请参考图3b。刻蚀所述第一叠层结构21，形成第一沟道通孔。
[0062] 所述第一沟道通孔贯穿所述第一叠层结构21，暴露所述半导体衬底20。在一具体实施例中，还可以继续刻蚀至所述半导体衬底20内部，以使所述第一沟道通孔延伸至所述半导体衬底20内。
[0063] 接下来，请参考图3c。在所述第一叠层结构21的所述第一沟道通孔内形成填充层22。
[0064] 可以理解地，为了防止后续形成的第二叠层结构在第一沟道通孔的位置处发生塌陷，因此需要在第一沟道通孔内填充所述填充层22。
[0065] 所述填充层22的材料例如包括多晶硅。
[0066] 在形成所述填充层22之前，所述方法还可以包括：在第一沟道通孔底部的半导体衬底20上形成外延生长层(SEG)。在一些实施例中，还可以包括在SEG上形成保护层的步骤。
[0067] 接下来，请参考图3d。在所述第一叠层结构21上形成第二叠层结构23。如此，提供了叠层结构200。
[0068] 这里，仅以通过两次堆叠技术形成所述叠层结构200进行说明；可以理解地，本实施例也适用于所述叠层结构200通过更多次堆叠技术而形成的情况，即所述堆叠结构200中包括的所述第一叠层结构21和第二叠层结构23可以仅为所述堆叠结构200中包括的多个叠层结构中的示意性的两个。
[0069] 所述第二叠层结构23的结构和材料可以与所述第一叠层结构21的结构和材料相同。即，所述第二叠层结构23也可以包括若干交替层叠的第三材料层231以及第四材料层232。所述第三材料层231可以为牺牲层，或称伪栅极层，其材料包括但不限于硅氮化物；在后续工艺中，去除牺牲层，在所述第三材料层231的位置填充栅极金属，形成栅极层。所述第四材料层232可以为栅极层间介质层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等介质材料。在一实施例中，所述第三材料层231的材料为氮化硅(SiN)，所述第四材料层232的材料为氧化硅(SiO2)，从而形成的所述第二叠层结构23为NO叠层。
[0070] 应当说明的是，本申请实施例也不排除所述第三材料层231为栅极层的情况。
[0071] 在一些实施例中，所述第二叠层结构23还可以包括位于顶部的帽盖介电层233。所述帽盖介电层233的厚度可以比所述第四材料层232的厚度略厚；所述帽盖介电层233的材料可以与所述第四材料层232的材料相同或不同。在一具体实施例中，所述帽盖介电层233的材料为氧化硅(SiO2)。
[0072] 接下来，请参考图3e。在所述叠层结构200上形成第一接触级介电层24。
[0073] 应当理解，所述第一接触级介电层与所述叠层结构内的栅极层间介质层或帽盖介电层不同；所述叠层结构内各层构成存储阵列(包含多层存储单元)的一部分，而所述第一接触级介电层属于互连结构的一部分，所述互连结构为所述存储阵列提供电力连接。
[0074] 所述第一接触级介电层24的厚度可以远大于所述叠层结构200内各层(包括：第一材料层211、第二材料层212、第三材料层231、第四材料层232、帽盖介电层233)的厚度；所述第一接触级介电层24的厚度约为所述叠层结构200内各层的厚度的8倍到12倍。
[0075] 所述第一接触级介电层24的材料例如包括氧化硅(SiO2)。
[0076] 所述第一接触级介电层24形成在所述叠层结构200上，指形成在所述叠层结构200中通过最后一次堆叠技术而形成的层结构上；在本实施例中，具体指形成在所述第二叠层结构23上。
[0077] 为了后续的刻蚀需要，所述方法还可以包括：在所述第一接触级介电层24上形成光刻胶层25。
[0078] 接下来，请参考图3f。依次刻蚀所述第一接触级介电层24以及所述叠层结构200，形成通孔结构，所述通孔结构包括位于所述第一接触级介电层24内的第一接触通孔部分以及位于所述叠层结构200内的沟道通孔部分。
[0079] 这里，位于所述叠层结构200内的沟道通孔部分具体指位于所述第二叠层结构23内的上沟道通孔部分，即UCH。
[0080] 所述第一接触通孔部分对应于相关技术中的第一接触通孔(C1CH)。
[0081] 所述刻蚀所述第一接触级介电层24以及所述叠层结构200，可以采用干法刻蚀工艺执行。
[0082] 在执行干法刻蚀工艺前，可以包括对所述光刻胶层25进行曝光、显影，形成图案化的光刻胶层25。从而，以所述图案化的光刻胶层25为掩膜，刻蚀所述第一接触级介电层24以及所述叠层结构200。
[0083] 应当理解，本实施例中，依次刻蚀所述第一接触级介电层24以及所述叠层结构200时，刻蚀工艺终止于所述叠层结构200内部，即仅刻蚀了所述叠层结构200中位于上部的部分层结构(具体如所述第二叠层结构23)；形成的通孔结构可以与之前工艺中已形成的第一沟道通孔连通。具体地，在本实施例中，所述叠层结构200包括第一叠层结构21以及第二叠层结构23，所述形成通孔结构，包括：形成贯穿所述第二叠层结构23以与所述第一沟道通孔连通的通孔结构，所述通孔结构的底部开口位于所述第一沟道通孔的顶部开口内。
[0084] 由于所述第一叠层结构21的所述第一沟道通孔内形成有填充层22，因此所述方法还可以包括去除所述填充层22的步骤。如此，形成了贯穿所述第一叠层结构21与所述第二叠层结构23的完整的沟道通孔。
[0085] 请继续参考图3f。由于工艺原因，所述通孔结构的开口尺寸沿所述第一接触级介电层24至所述叠层结构200的方向减小。这与相关技术中从C1CH到UCH的孔结构完全不同。
[0086] 在实际应用中，所述第一接触通孔部分的底部开口尺寸与所述沟道通孔部分的顶部开口尺寸相等。与相关技术中C1CH的底部开口尺寸小于UCH的顶部开口尺寸的结构相比，本实施例中可以为后续形成的第一金属插塞提供更大的接触面积，从而减小接触电阻。
[0087] 接下来，请参考图3g。在所述沟道通孔部分内形成沟道结构26。
[0088] 在沟道通孔部分内形成所述沟道结构26的步骤具体可以包括：在沟道通孔部分内依次形成阻挡层、存储层、隧穿层，在所述隧穿层内部形成沟道层。
[0089] 在本实施例中，所述叠层结构200包括第一叠层结构21以及第二叠层结构23，所述三维存储器的沟道通孔既包括位于所述第二叠层结构23内的所述沟道通孔部分，又包括位于所述第一叠层结构21内的第一沟道通孔，因此，所述沟道结构26还形成在所述第一沟道通孔内。
[0090] 所述沟道结构26可以形成在选择性外延层之上。如果所述选择性外延层上形成有保护层，需要先去除所述保护层，再形成所述沟道结构26。
[0091] 这里，所述阻挡层的材料可以为氧化物(如SiO2)，也可以为高k介质材料(如Al2O3)与其它氧化物的复合层；所述存储层可以为电荷俘获型存储层，其材料具体可以包括氮化物(如SiN)或氮氧化物(如SiON)，也可以为上述材料的复合层；所述隧穿层的材料可以为氧化物(如SiO2)。上述各层可以使用ALD工艺沉积形成。在一具体实施例中，所述阻挡层、存储层、隧穿层可以分别为SiO2层、SiN层、SiO2层，从而形成ONO叠层结构。
[0092] 在所述隧穿层内部形成沟道层可以包括：刻蚀所述阻挡层、存储层、隧穿层，形成暴露所述选择性外延层的开口，沉积形成与所述选择性外延层接触的沟道层。所述沟道层的材料例如包括多晶硅。
[0093] 接下来，请参考图3h。所述方法还可以包括：在所述沟道结构26上形成漏极。
[0094] 具体地，先在所述通孔结构内的所述沟道结构26上沉积漏极材料层27；沉积的材料例如为多晶硅。
[0095] 接下来，请参考图3i。对所述漏极材料层27进行掺杂。
[0096] 具体地，可以采用离子注入工艺(Implant，IPM)对所述漏极材料层进行掺杂。
[0097] 接下来，请参考图3j。对所述漏极材料层27表面进行刻蚀，形成漏极27’。
[0098] 这里，通过刻蚀工艺去除所述漏极材料层表面的部分厚度，以暴露出掺杂浓度更高、掺杂更均匀的区域，从而形成接触性能更好的漏极。
[0099] 接下来，请参考图3k。在所述第一接触通孔部分内形成与所述沟道结构26导电连接的第一金属插塞28。
[0100] 应当理解，所述第一金属插塞28具体与所述漏极27’接触，再通过所述漏极27’与所述沟道结构26导电连接，从而为所述沟道结构26提供载流子或者从所述沟道结构26抽出载流子。
[0101] 在一具体实施例中，在形成所述第一金属插塞28之前，还可以包括形成金属硅化物的步骤，以改善漏极27’与第一金属插塞28的接触性能。所述形成金属硅化物可以包括在所述第一接触通孔部分内沉积金属材料，例如镍(Ni)、氮化钛(TiN)等；所述金属材料覆盖所述第一接触通孔部分内壁以及覆盖所述漏极27’上表面。通过热处理(例如热退火工艺)，使得所述金属材料与所述漏极材料(如多晶硅)发生化学反应，在漏极27’上生成金属硅化物。覆盖在所述第一接触通孔部分内壁的金属材料形成过渡层281。
[0102] 所述方法还可以包括去除自对准金属硅化物阻挡层，以及预清洗等步骤。
[0103] 接下来，所述方法还可以包括：在所述第一接触级介电层上形成与所述第一接触通孔部分(C1CH)连通的连接孔(V0)，所述连接孔的底部开口尺寸小于所述第一接触通孔部分的顶部开口尺寸。如此，形成的孔结构可以参考图4。
[0104] 通过本发明实施例提供的三维存储器的制备方法形成的孔结构，将C1CH和UCH合并在同一步刻蚀工序中形成，从而通过V0连接第一金属层，节省了一步套刻对准工序。
[0105] 下面，结合图5a至图5h示出的本发明另一实施例提供的三维存储器的制备过程中的器件结构剖面示意图，对本发明实施例提供的三维存储器及其制备方法再作进一步详细的说明。
[0106] 本实施例与上述实施例的区别在于，本实施例示出了仅通过一次堆叠技术制备得到三维存储器的情况。
[0107] 请参考图5a。提供叠层结构300。
[0108] 这里，所述叠层结构300例如形成在半导体衬底30上。所述半导体衬底30可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述半导体衬底30为硅晶圆。
[0109] 所述叠层结构300可以包括若干交替层叠的第一材料层311以及第二材料层312。所述第一材料层311可以为牺牲层，或称伪栅极层，其材料包括但不限于硅氮化物；在后续工艺中，去除牺牲层，在所述第一材料层311的位置填充栅极金属，形成栅极层。所述第二材料层312为栅极层间介质层，其材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等介质材料。在一实施例中，所述第一材料层311的材料为氮化硅(SiN)，所述第二材料层312的材料为氧化硅(SiO2)，从而形成的所述叠层结构300为NO叠层。
[0110] 应当说明的是，本申请实施例也不排除所述第一材料层311为栅极层的情况；也即，可以在半导体衬底30上直接沉积形成栅极层间介质层与栅极层交替层叠的叠层结构300。此时，所述第一材料层311的材料例如为金属钨(W)。
[0111] 在一些实施例中，所述叠层结构300还可以包括位于顶部的帽盖介电层313。所述帽盖介电层313的厚度可以比所述第二材料层312的厚度略厚；所述帽盖介电层313的材料可以与所述第二材料层312的材料相同或不同。在一具体实施例中，所述帽盖介电层313的材料为氧化硅(SiO2)。
[0112] 接下来，请参考图5b。在所述叠层结构300上形成第一接触级介电层34。
[0113] 应当理解，所述第一接触级介电层与所述叠层结构内的栅极层间介质层或帽盖介电层不同；所述叠层结构内各层构成存储阵列(包含多层存储单元)的一部分，而所述第一接触级介电层属于互连结构的一部分，所述互连结构为所述存储阵列提供电力连接。
[0114] 所述第一接触级介电层34的厚度可以远大于所述叠层结构300内各层(包括：第一材料层311、第二材料层312、帽盖介电层313)的厚度；所述第一接触级介电层34的厚度约为所述叠层结构300内各层的厚度的8倍到12倍。
[0115] 所述第一接触级介电层34的材料例如包括氧化硅(SiO2)。
[0116] 为了后续的刻蚀需要，所述方法还可以包括：在所述第一接触级介电层34上形成光刻胶层35。
[0117] 接下来，请参考图5c。依次刻蚀所述第一接触级介电层34以及所述叠层结构300，形成通孔结构，所述通孔结构包括位于所述第一接触级介电层34内的第一接触通孔部分以及位于所述叠层结构300内的沟道通孔部分。
[0118] 这里，位于所述叠层结构300内的沟道通孔部分即为所述三维存储器的沟道通孔(CH)。
[0119] 所述第一接触通孔部分对应于相关技术中的第一接触通孔(C1CH)。
[0120] 所述刻蚀所述第一接触级介电层34以及所述叠层结构300，可以采用干法刻蚀工艺执行。
[0121] 在执行干法刻蚀工艺前，可以包括对所述光刻胶层35进行曝光、显影，形成图案化的光刻胶层35。从而，以所述图案化的光刻胶层35为掩膜，刻蚀所述第一接触级介电层34以及所述叠层结构300。
[0122] 这里，依次刻蚀所述第一接触级介电层34以及所述叠层结构300时，刻蚀工艺贯穿所述叠层结构300，暴露所述半导体衬底30。在一具体实施例中，还可以继续刻蚀至所述半导体衬底30内部，以使所述通孔结构延伸至所述半导体衬底30内。
[0123] 请继续参考图5c。由于工艺原因，所述通孔结构的开口尺寸沿所述第一接触级介电层34至所述叠层结构300的方向减小。这与相关技术中从C1CH到UCH的孔结构完全不同。
[0124] 在实际应用中，所述第一接触通孔部分的底部开口尺寸与所述沟道通孔部分的顶部开口尺寸相等。与相关技术中C1CH的底部开口尺寸小于UCH的顶部开口尺寸的结构相比，本实施例中可以为后续形成的第一金属插塞提供更大的接触面积，从而减小接触电阻。
[0125] 接下来，请参考图5d。在所述沟道通孔部分内形成沟道结构36。
[0126] 在沟道通孔部分内形成所述沟道结构36的步骤具体可以包括：在沟道通孔部分内依次形成阻挡层、存储层、隧穿层，在所述隧穿层内部形成沟道层。
[0127] 在一具体实施例中，所述沟道结构36可以形成在选择性外延层之上。具体地，在所述沟道通孔部分的底部的所述半导体衬底30上形成选择性外延层，所述选择性外延层可以与所述叠层结构300中最底层的第一材料层311的位置相对应，从而形成为下选择管沟道；在所述选择性外延层上形成所述沟道结构36。
[0128] 这里，所述阻挡层的材料可以为氧化物(如SiO2)，也可以为高k介质材料(如Al2O3)与其它氧化物的复合层；所述存储层可以为电荷俘获型存储层，其材料具体可以包括氮化物(如SiN)或氮氧化物(如SiON)，也可以为上述材料的复合层；所述隧穿层的材料可以为氧化物(如SiO2)。上述各层可以使用ALD工艺沉积形成。在一具体实施例中，所述阻挡层、存储层、隧穿层可以分别为SiO2层、SiN层、SiO2层，从而形成ONO叠层结构。
[0129] 在所述隧穿层内部形成沟道层可以包括：刻蚀所述阻挡层、存储层、隧穿层，形成暴露所述选择性外延层的开口，沉积形成与所述选择性外延层接触的沟道层。所述沟道层的材料例如包括多晶硅。
[0130] 接下来，请参考图5e。所述方法还可以包括：在所述沟道结构36上形成漏极。
[0131] 具体地，先在所述通孔结构内的所述沟道结构36上沉积漏极材料层37；沉积的材料例如为多晶硅。
[0132] 接下来，请参考图5f。对所述漏极材料层37进行掺杂。
[0133] 具体地，可以采用离子注入工艺(Implant，IPM)对所述漏极材料层进行掺杂。
[0134] 接下来，请参考图5g。对所述漏极材料层37表面进行刻蚀，形成漏极37’。
[0135] 这里，通过刻蚀工艺去除所述漏极材料层表面的部分厚度，以暴露出掺杂浓度更高、掺杂更均匀的区域，从而形成接触性能更好的漏极。
[0136] 接下来，请参考图5h。在所述第一接触通孔部分内形成与所述沟道结构36导电连接的第一金属插塞38。
[0137] 应当理解，所述第一金属插塞38具体与所述漏极37’接触，再通过所述漏极37’与所述沟道结构36导电连接，从而为所述沟道结构36提供载流子或者从所述沟道结构36抽出载流子。
[0138] 在一具体实施例中，在形成所述第一金属插塞38之前，还可以包括形成金属硅化物的步骤，以改善漏极37’与第一金属插塞38的接触性能。所述形成金属硅化物可以包括在所述第一接触通孔部分内沉积金属材料，例如镍(Ni)、氮化钛(TiN)等；所述金属材料覆盖所述第一接触通孔部分内壁以及覆盖所述漏极37’上表面。通过热处理(例如热退火工艺)，使得所述金属材料与所述漏极材料(如多晶硅)发生化学反应，在漏极37’上生成金属硅化物。覆盖在所述第一接触通孔部分内壁的金属材料形成过渡层381。
[0139] 所述方法还可以包括去除自对准金属硅化物阻挡层，以及预清洗等步骤。
[0140] 接下来，所述方法还可以包括：在所述第一接触级介电层上形成与所述第一接触通孔部分(C1CH)连通的连接孔(V0)，所述连接孔的底部开口尺寸小于所述第一接触通孔部分的顶部开口尺寸。
[0141] 应当理解，本实施例(图5a至图5h对应的实施例)与上述实施例(图3a至图3k对应的实施例)仅是在适用场景上略有差异，二者采用的技术手段以及所能达到的技术效果并无本质差别。本实施例将C1CH和CH合并在同一步刻蚀工序中形成，从而通过V0连接第一金属层，节省了一步套刻对准工序。
[0142] 在此基础上，本发明实施例还提供了一种三维存储器，包括：
[0143] 堆叠结构以及位于所述堆叠结构上的第一接触级介电层；
[0144] 通孔结构，所述通孔结构包括位于所述第一接触级介电层内的第一接触通孔部分以及位于所述堆叠结构内的沟道通孔部分；所述通孔结构通过在所述第一接触级介电层上执行刻蚀工艺，依次刻蚀所述第一接触级介电层以及所述堆叠结构而形成；
[0145] 位于所述沟道通孔部分内的沟道结构；
[0146] 位于所述第一接触通孔部分内的与所述沟道结构导电连接的第一金属插塞。
[0147] 这里，所述三维存储器可以通过本发明实施例提供的三维存储器的制备方法制备得到。
[0148] 这里，所述堆叠结构可以与上述三维存储器的制备方法实施例中的叠层结构相同，也可以与所述叠层结构不同。所述堆叠结构与所述叠层结构不同具体指已将所述堆叠结构内的伪栅极层替换为栅极层。
[0149] 所述通孔结构的开口尺寸沿所述第一接触级介电层至所述堆叠结构的方向减小。
[0150] 所述第一接触通孔部分的底部开口尺寸与所述沟道通孔部分的顶部开口尺寸相等。
[0151] 在一实施例中，所述堆叠结构包括第一堆叠结构以及位于所述第一堆叠结构上的第二堆叠结构，所述第一堆叠结构内形成有第一沟道通孔；
[0152] 所述通孔结构的所述沟道通孔部分与所述第一沟道通孔连通，所述沟道通孔部分的底部开口位于所述第一沟道通孔的顶部开口内。
[0153] 在一实施例中，所述三维存储器还包括：位于所述第一接触级介电层上的、与所述第一接触通孔部分连通的连接孔，所述连接孔的底部开口尺寸小于所述第一接触通孔部分的顶部开口尺寸。
[0154] 需要说明的是，本发明提供的三维存储器实施例与三维存储器的制备方法实施例属于同一构思；各实施例所记载的技术方案中各技术特征之间，在不冲突的情况下，可以任意组合。但需要进一步说明的是，本发明实施例提供的三维存储器，其各技术特征组合已经可以解决本发明所要解决的技术问题；因而，本发明实施例所提供的三维存储器可以不受本发明实施例提供的三维存储器的制备方法的限制，任何能够形成本发明实施例所提供的三维存储器结构的制备方法所制备的三维存储器均在本发明保护的范围之内。
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