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非易失性 存储器件、包括其的存储器系统和控制其的方法

阅读：947发布：2020-05-11

专利汇可以提供非易失性存储器件、包括其的存储器系统和控制其的方法专利检索，专利查询，专利分析的服务。并且一种非易失性存储器件，包括包含存储器单元的存储器单元阵列、行解码器、页缓冲电路和控制逻辑电路。行解码器通过字线连接到存储器单元，并且包括被配置为分别选择字线的开关。页缓冲电路通过位线连接到存储器单元阵列。控制逻辑电路被配置为当行解码器导通与字线中的特定字线对应的开关时执行操作功能。操作功能包括通过开关向特定字线提供充电电压，在将充电电压提供给特定字线之后停止提供充电电压，在停止提供充电电压后通过开关从特定字线泄漏固定电流，以及将关于从固定电流最初泄漏的时间到特定字线的电压变得低于参考电压的时间的时间信息输出到外部设备。，下面是非易失性存储器件、包括其的存储器系统和控制其的方法专利的具体信息内容。

权利要求

1.一种非易失性存储器件，包括：
包括存储器单元的存储器单元阵列；
行解码器，通过字线连接到所述存储器单元并且包括被配置为分别选择所述字线的开关；
页缓冲电路，通过位线连接到所述存储器单元阵列；以及
控制逻辑电路，其当所述行解码器导通与所述字线中的特定字线对应的开关时，被配置为：
通过所述开关向所述特定字线提供第一充电电压；
在将所述第一充电电压提供给所述特定字线之后，停止提供所述第一充电电压；
在停止提供所述第一充电电压之后，从所述特定字线通过所述开关泄漏第一固定电流；以及
将从所述第一固定电流最初泄漏的时间到所述特定字线的电压变得低于参考电压的时间的时间信息输出到外部设备。
2.如权利要求1所述的非易失性存储器件，其中，所述控制逻辑电路被配置为输出当所述特定字线的电压变得低于所述参考电压时被激活的检测信号作为所述时间信息。
3.如权利要求1所述的非易失性存储器件，其中，所述控制逻辑电路包括：
电压发生器，被配置为输出所述第一充电电压和所述参考电压；
电压开关，被配置为选择性地连接所述电压发生器和所述行解码器；
检测开关，连接到所述行解码器；以及
电容检测器，连接到所述检测开关，并且被配置为检测施加到所述检测开关的电容。
4.如权利要求3所述的非易失性存储器件，其中，所述电容检测器包括：
电容器，连接到所述检测开关；
泄漏发生器，连接到所述检测开关，并且被配置为泄漏所述第一固定电流；以及比较器，被配置为通过比较输入到所述电容器的电压和所述参考电压来获得比较结果，并且输出所述比较结果作为所述时间信息。
5.如权利要求1所述的非易失性存储器件，其中，所述控制逻辑电路包括：
电容检测器，被配置为当所述特定字线的电压变得低于所述参考电压时激活检测信号；以及
 定时器，被配置为测量从所述第一固定电流最初泄漏时到所述检测信号被激活时的时间作为测量时间，并且输出所述测量时间作为所述时间信息。
6.如权利要求1所述的非易失性存储器件，其中，所述控制逻辑电路接收表示所述特定字线的地址和请求所述时间信息的命令，并且根据所述地址和所述命令输出所述时间信息。
7.如权利要求1所述的非易失性存储器件，还包括：
焊盘，被配置为向所述控制逻辑电路提供从所述外部设备发送的电压，作为所述第一充电电压和所述参考电压中的至少一个。
8.如权利要求1所述的非易失性存储器件，其中，所述控制逻辑电路还被配置为：
当所述行解码器关断所述开关时，向所述开关提供第二充电电压；
在将所述第二充电电压提供给所述开关之后，停止提供所述第二充电电压；
在停止提供所述第二充电电压之后，从所述开关泄漏第二固定电流；以及向外部设备输出关于第二时间的第二时间信息，所述第二时间是从所述第二固定电流最初泄漏时到所述开关的电压变得低于第二参考电压时的时间。
9.如权利要求8所述的非易失性存储器件，其中，所述第二充电电压与所述第一充电电压相同，所述第二固定电流与所述第一固定电流相同，并且所述第二参考电压与所述参考电压相同。
10.根据权利要求1所述的非易失性存储器件，其中，所述控制逻辑电路还被配置为基于所述行解码器关断所述开关，向所述开关提供第二充电电压，并且根据在从所述开关泄漏第二固定电流时的电压降测量所述第二固定电流的量。
11.如权利要求10所述的非易失性存储器件，其中，所述控制逻辑电路将关于所述第二固定电流的量的信息输出到所述外部设备。
12.如权利要求10所述的非易失性存储器件，其中，所述控制逻辑电路接收请求关于所述第二固定电流的量的信息的命令，并且根据所述命令输出关于所述第二固定电流的量的信息。
13.一种存储器系统，包括：
非易失性存储器件，包括连接到多个字线和多个位线的存储器单元；以及控制器，被配置为向所述非易失性存储器件发送命令和地址，
其中，响应于所述命令，所述非易失性存储器件被配置为向所述控制器发送第一信息和第二信息，所述第一信息表示总电容，所述总电容包括与所述多个字线中的所述地址对应的字线的第一电容和与所述字线相关联的所述外围电路的第二电容，以及所述第二信息表示所述外围电路的第二电容，以及
其中，所述控制器还被配置为基于所述第一信息和所述第二信息计算所述字线的所述第一电容。
14.根据权利要求13所述的存储器系统，其中，所述控制器还被配置为测试所述非易失性存储器件。
15.根据权利要求13所述的存储器系统，其中，所述控制器还被配置为根据主机设备的请求对所述非易失性存储器件执行写入操作、读取操作或擦除操作，并且将用于管理所述非易失性存储器件的元数据存储到所述非易失性存储器件。
16.如权利要求15所述的存储器系统，其中，所述控制器还被配置为根据所述主机设备的请求对所述非易失性存储器件执行所述写入操作、所述读取操作或所述擦除操作，并且当发生操作错误时计算所述字线的所述第一电容。
17.根据权利要求16所述的存储器系统，其中，所述控制器还被配置为基于所述字线的所述第一电容确定所述字线的渐进式故障。
18.根据权利要求13所述的存储器系统，其中，所述非易失性存储器件还被配置为：
在将充电电压充电到所述字线和所述外围电路之后，通过从所述字线和所述外围电路泄漏固定电流来检测表示所述总电容的所述第一信息；以及
在将所述充电电压充电到所述外围电路之后，通过从所述外围电路泄漏所述固定电流来检测表示所述外围电路的所述第二电容的所述第二信息。
19.根据权利要求18所述的存储器系统，其中，所述控制器还被配置为将第二命令发送到所述非易失性存储器件，以及
其中，响应于所述第二命令，所述非易失性存储器件还被配置为将表示所述固定电流的量的第三信息发送到所述控制器。
20.一种控制非易失性存储器件的控制方法，所述非易失性存储器件包括与字线连接的存储器单元，所述方法包括：
向所述字线和与所述字线连接的外围电路充电充电电压；
从所述外围电路泄漏固定电流以检测所述字线和所述外围电路的总电容；
将所述充电电压充电到所述外围电路；
从所述外围电路泄漏所述固定电流以检测所述外围电路的电容；以及
从所述总电容中减去所述外围电路的电容，以计算所述字线的电容。

说明书全文

非易失性存储器件、包括其的存储器系统和控制其的方法

[0001] 相关专利的交叉引用

[0002] 本申请要求于2018年10月29日在韩国知识产权局提交的韩国专利申请第10-2018-0129930号的优先权，其公开内容通过引用整体并入本文。

技术领域

[0003] 本公开涉及一种半导体器件。更具体地，本公开涉及支持非易失性存储器件的特性的测量的非易失性存储器件，包括该非易失性存储器件的存储器系统，以及控制非易失性存储器件的方法。

背景技术

[0004] 使用半导体材料制造非易失性存储器件。非易失性存储器件的一些示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变随机存取存储器(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)以及铁电RAM(FRAM)。

[0005] 随着半导体制造技术的发展，非易失性存储器件的集成度和体积继续增加。非易失性存储器件的高度集成降低了制造成本。然而，非易失性存储器件的高度集成导致尺寸缩小和其结构的改变。因此，各种新问题不断出现。为了解决与高度集成有关的新问题，需要一种用于更准确地测量非易失性存储器件的特性的新方法或器件。发明内容

[0006] 本公开的实施例提供了支持非易失性存储器件的特性的测量的非易失性存储器件，包括非易失性存储器件的存储器系统，以及控制非易失性存储器件的方法。

[0007] 根据示例性实施例，非易失性存储器件包括包含存储器单元的存储器单元阵列、行解码器、页缓冲电路和控制逻辑电路。行解码器通过字线连接到存储器单元，并且包括被配置为分别选择字线的开关。页缓冲电路通过位线连接到存储器单元阵列。控制逻辑电路被配置为当行解码器导通与字线中的特定字线对应的开关时执行操作功能。操作功能包括通过开关向特定字线提供充电电压，在将充电电压提供给特定字线之后停止提供充电电压，在停止提供充电电压之后通过开关从特定字线泄漏固定电流，以及将关于从固定电流最初泄漏的时间到特定字线的电压变得低于参考电压的时间的时间信息输出到外部器件。

[0008] 根据另一示例性实施例，存储器系统包括非易失性存储器件和控制器，非易失性存储器件包括连接到字线和位线的存储器单元，控制器将命令和地址发送到非易失性存储器件。响应于该命令，非易失性存储器件被配置为向控制器发送表示包括与字线中的地址对应的字线的第一电容和与字线相关联的外围电路的第二电容的总电容的第一信息，以及表示外围电路的第二电容的第二信息。控制器被配置为基于第一信息和第二信息计算字线的第一电容。

[0009] 根据又一示例性实施例，控制包括与字线连接的存储器单元的非易失性存储器件的控制方法包括：将充电电压充电到字线和与字线连接的外围电路。该控制方法还包括从外围电路泄漏固定电流以检测字线和外围电路的总电容，将充电电压充电到外围电路，从外围电路泄漏固定电流以检测外围电路的电容，以及从总电容中减去外围电路的电容以计算字线的电容。附图说明

[0010] 通过参考附图详细描述本发明的示例性实施例，本公开的上述和其他目的和特征将变得显而易见。

[0011] 图1是示出根据本公开的实施例的非易失性存储器件的框图。

[0012] 图2是示出根据本公开的实施例的图1的存储器块之一的示例的电路图。

[0013] 图3示出了根据本公开实施例的用于支持字线的电容的测量的存储器单元阵列、行解码器电路和控制逻辑电路的元件。

[0014] 图4是示出根据本公开的实施例的非易失性存储器件测量特定字线的电容的方法的流程图。

[0015] 图5示出了根据本公开的实施例的其中执行第一检测操作的电路的混合示例。

[0016] 图6示出了根据本公开的实施例的执行第二检测操作的电路的混合示例。

[0017] 图7示出了根据本公开的实施例的其中执行用于测量泄漏电流的量的操作的电路的混合示例。

[0018] 图8是示出根据本公开的实施例的存储器系统的框图。

[0019] 图9是示出根据本公开的实施例的图1的存储器系统的操作方法的流程图。

[0020] 图10是示出根据本公开的实施例的图2的存储器块的部分结构的透视截面图。

[0021] 图11是示出根据本公开的实施例的图3的控制逻辑电路的应用示例的示图。

[0022] 图12是示出根据本公开的实施例的图11的控制逻辑电路的应用示例的示图。

[0023] 图13是示出根据本公开的实施例的存储器系统自适应地检测电容的示例的流程图。

具体实施方式

[0024] 下面，可以详细地并且清楚地描述本公开的实施例，使得本领域普通技术人员能够容易地实现本文描述的发明构思。

[0025] 图1是示出根据本公开的实施例的非易失性存储器件100的框图。参考图1，非易失性存储器件100可以包括存储器单元阵列110、行解码器电路120、页缓冲电路130、数据输入/输出电路140以及控制逻辑电路150。

[0026] 存储器单元阵列110包括多个存储器块BLK1至BLKz。每个存储器块BLK1至BLKz可以包括多个存储器单元。存储器块BLK1至BLKz中的每一个可以通过至少一条地选择线GSL、字线WL和至少一个串选择线SSL连接到行解码器电路120。

[0027] 存储器块BLK1至BLKz中的每一个可以通过多条位线BL连接到页缓冲电路130。存储器块BLK1至BLKz可以共同连接到位线BL。存储器块BLK1至BLKz可以具有相同的结构。另外，每个存储器块BLK1至BLKz的存储器单元可以具有相同的结构或者具有相同的类型。

[0028] 在实施例中，存储器块BLK1至BLKz中的每一个可以对应于擦除操作的单位。可以针对每个存储器块擦除存储器单元阵列110的存储器单元。属于一个存储器块的存储器单元可以同时擦除，诸如，例如同时地，基于公共指令一起擦除，或者在不间断时段擦除。又例如，每个存储器块可以分成多个子块。每个子块可以对应于擦除操作的单元。可以针对每个存储器子块擦除存储器单元阵列110的存储器单元，而不是或额外的针对每个存储器块擦除存储器单元阵列110的存储器单元。

[0029] 行解码器电路120通过多条地选择线GSL、字线WL和多条串选择线SSL连接到存储器单元阵列110。行解码器电路120在控制逻辑电路150的控制下操作。

[0030] 行解码器电路120可以通过来自外部控制器的第一信道(例如，输入/输出信道)接收地址ADDR，并且可以对接收的地址ADDR进行解码。行解码器电路120可以基于解码的地址ADDR控制要施加到串选择线SSL、字线WL和地选择线GSL的电压。图1中未示出第一信道和第二信道。但如下所述，控制逻辑电路150可以选择性地将第一信道路由到行解码器电路120或数据输入/输出电路140。由控制逻辑电路150使用第二信道来通过第二信道与外部控制器发送或交换控制信号CTRL。

[0031] 页缓冲电路130通过位线BL连接到存储器单元阵列110。页缓冲电路130通过多条数据线DL与数据输入/输出电路140连接。页缓冲电路130在控制逻辑电路150的控制下操作。

[0032] 在写入操作中，页缓冲电路130可以存储要写入存储器单元的数据。页缓冲电路130可以基于存储的数据将电压施加到位线BL。在与读取操作、写入操作或擦除操作相关联的验证读取操作中，页缓冲电路130可以感测位线BL的电压并且可以存储感测操作的结果。

[0033] 数据输入/输出电路140通过数据线DL与页缓冲电路130连接。数据输入/输出电路140可以通过第一信道(例如，输入/输出信道)将由页缓冲电路130读取的数据输出到外部控制器。数据输入/输出电路140还可以通过第一信道(例如，输入/输出信道)向页缓冲电路
130发送从外部控制器接收的数据。

[0034] 控制逻辑电路150可以通过第二信道(例如，控制信道)与外部控制器交换控制信号CTRL。控制逻辑电路150可以响应于控制信号CTRL通过第一信道(例如，输入/输出信道)接收命令CMD。控制逻辑电路150可以对接收到的命令CMD进行解码，并且可以根据(基于)解码的命令来控制非易失性存储器件100。控制逻辑电路150可以响应于控制信号CTRL选择性地将第一信道(例如，输入/输出信道)路由到行解码器电路120或数据输入/输出电路140。

[0035] 控制逻辑电路150可以包括电容检测器160和电压发生器170。电容检测器160可以检测非易失性存储器件100的内部组件的电容。电容检测器160可以允许外部控制器通过输出表示电容的多条信息来测量非易失性存储器件100的特性。

[0036] 电压发生器170可以生成在非易失性存储器件100中使用的各种电压。此外，电压发生器170可以生成电容检测器160检测电容所需的电压。

[0037] 在继续之前，应该清楚的是本文中包括图1的附图示出和引用了具有诸如“电路”、“检测器”、“解码器”、“发生器”和“控制器”的标记的电路。这种电路可以包括处理器，该处理器包括微处理器或专用集成电路(ASIC)以及具有其他标签的其他元件。如在此描述的发明构思的领域中的传统，可以根据诸如执行所描述的功能的电路和其他元件的块来描述和示出示例。这些块(这里可称为电路、检测器、解码器、发生器、控制器等)在物理上由模拟和/或数字电路实现，诸如逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等，并且可以可选地由固件和/或软件驱动。例如，电路可以体现在一个或多个半导体芯片中，或者体现在诸如印刷电路板等的基板支撑件上。构成块的电路可以由专用硬件，或者由处理器(例如，一个或多个编程的微处理器和相关电路)，或者由专用硬件的组合实现以执行块的一些功能，并且处理器执行块的其他功能。在不脱离本公开的范围的情况下，示例的每个块可以在物理上分成两个或更多个交互和离散块。同样地，在不脱离本公开的范围的情况下，可以将示例的块物理地组合成更复杂的块。

[0038] 图2是图1的存储器块BLK1至BLKz中的一个存储器块BLKa的示例的电路图。参考图2，多个单元串CS可以以行和列的方式定位在基板SUB上。单元串CS可以共同连接到形成在基板SUB上(或之中)的公共源极线CSL。在图2中，示出了基板SUB的位置以帮助理解存储器块BLKa的结构。

[0039] 图2中的示例示出了物理连接到单元串CS的下端的公共源极线CSL。然而，公共源极线CSL电连接到单元串CS的下端就足够了。这里描述的实施例不限于公共源极线CSL物理地位于单元串CS的下端的情况。图2中示出的示例示出了以4×4矩阵排列的单元串CS；但是，存储器块BLKa中的单元串CS的数量可以从4×4矩阵变化为数量增加的单元串CS或数量减少的单元串CS。

[0040] 每行的单元串CS可以共同连接到地选择线GSL并且连接到第一串选择线SSL1到第四串选择线SSL4的对应的串选择线。每列的单元串CS可以连接到第一位线BL1到第四位线BL4的对应的位线。为了便于说明，连接到第二串选择线SSL2和第三串选择线SSL3的单元串CS被描绘为模糊的。

[0041] 每个单元串CS可以包括连接到地选择线GSL的至少一个地选择晶体管GST、分别连接到多个字线WL1到WL8的多个存储器单元MC1到MC8、以及分别连接到串选择线SSL1、SSL2、SSL3或SSL4的串选择晶体管SST。

[0042] 在每个单元串CS中，地选择晶体管GST、存储器单元MC1至MC8以及串选择晶体管SST可以沿着垂直于基板SUB的方向彼此串联连接，并且可以沿着垂直于基板SUB的方向顺序地堆叠。在每个单元串CS中，存储器单元MC1至MC8中的一个或多个可以用作虚拟存储器单元。虚设存储器单元可以不被编程(例如，可以是编程禁止的)，或者可以被编程为与存储器单元MC1至MC8中的其他存储器单元不同。

[0043] 在实施例中，位于相同高度并且与串选择线SSL1、SSL2、SSL3或SSL4相关联的存储器单元可以形成一个物理页。一个物理页的存储器单元可以连接到一个子字线。位于相同高度的不同物理页的子字线可以共同连接到一个字线。

[0044] 在实施例中，位于相同高度的不同物理页的子字线可以在子字线所形成于的高度处的单层中彼此连接。又例如，位于一层中的第一高度的不同物理页的子字线可以间接地连接到位于另一层(诸如金属层)中的第二高度的不同物理页的子字线。

[0045] 如图2所示，字线WL1至WL8连接到存储器单元MC的控制栅极。字线WL1至WL8的电容(例如，寄生电容)与字线WL1至WL8的电压变化的时间常数相关联。因此，字线WL1至WL8的电容对存储器单元MC1至MC8的操作速度有影响。

[0046] 具体地，由于存储器单元阵列110的小型化和高集成度，连接到一个字线的存储器单元的数量急剧增加。这导致字线WL1至WL8的电容增加。而且，存储器单元阵列110的小型化和高集成度可以允许字线WL1至WL8中的每一个更靠近任何其他字线或任何其他导电线来定位，从而导致字线WL1至WL8的电容增加。

[0047] 字线WL1至WL8的电容的精确测量可以用于精确地捕获非易失性存储器件100的性能并且准确地预测非易失性存储器件100的功耗。根据本公开的实施例的非易失性存储器件100可以通过使用电容检测器160来支持字线WL1至WL8的电容的测量。例如，可以使用精确测量来诊断非易失性存储器件100的错误，改善非易失性存储器件100的性能和功能，提供对于非易失性存储器件100的错误的补救措施。例如，基于本文描述的精确测量，非易失性存储器件100的一部分可以被指定为坏的(有缺陷的)。

[0048] 图3示出了根据本公开实施例的用于支持字线WL1至WL8的电容的测量的存储器单元阵列110、行解码器电路120和控制逻辑电路150的元件。

[0049] 参考图1至图3，存储器单元阵列110的串选择线SSL1至SSL4的电容可以用第一串电容器CS1至第八串电容器CS8建模。第一字线WL1至第八字线WL8的电容可以用第一字电容器到第八字电容器CW8建模。地选择线GSL的电容可以用地电容器CG建模。

[0050] 行解码器电路120可以包括分别对应于第一串选择线SSL1至第四串选择线SSL4的第一串开关SS1至第八串开关SS8。第一串开关SS1至第八串开关SS8可以分别对应于第一串电容器CS1至第八串电容器CS8。

[0051] 行解码器电路120可以包括分别对应于第一字线WL1至第八字线WL8的第一字开关SW1至第八字开关SW8。第一字开关SW1至第八字开关SW8可以分别对应于第一字电容器CW1至第八字电容器CW8。行解码器电路120可以包括与地选择线GSL对应的地开关SG。地开关SG可以对应于地电容器CG。

[0052] 行解码器电路120可以包括地址解码器DEC。地址解码器DEC可以接收地址ADDR。地址解码器DEC可以将串开关、字开关和地开关SG选择性地电连接到串电容器、字电容器和地电容器CG。具体地，地址解码器可以分别根据(基于)地址ADDR将第一串开关SS1至第八串开关SS8选择性地电连接到第一串电容器CS1至第八串电容器CS8。地址解码器可以分别根据(基于)地址ADDR将第一字开关SW1至第八字开关SW8选择性地电连接到第一字电容器CW1至第八字电容器CS8。地址解码器还可以分别根据(基于)地址ADDR将地开关SG选择性地电连接到地电容器CG。

[0053] 控制逻辑电路150可以包括第一串电压开关SSV1至第八串电压开关SSV8和第一串检测开关SSD1至第八串检测开关SSD8，其分别对应于第一串开关SS1至第八串开关SS8。第一串电压开关SSV1至第八串电压开关SSV8可以选择性地将第一串开关SS1至第八串开关SS8连接到电压发生器170。第一串检测开关SSD1至第八串检测开关SSD8可以选择性地将第一串开关SS1至第八串开关SS8连接到电容检测器160。

[0054] 控制逻辑电路150可以包括第一字电压开关SWV1至第八字电压开关SWV8以及第一字检测开关SWD1至第八字检测开关SWD8，其分别对应于第一字开关SW1至第八字开关SW8。第一字电压开关SWV1至第八字电压开关SWV8可以选择性地将第一字开关SW1至第八字开关SW8连接到电压发生器170。第一字检测开关SWD1至第八字检测开关SWD8可以选择性地将第一字开关SW1至第八字开关SW8连接到电容检测器160。

[0055] 控制逻辑电路150可以包括地电压开关SGV和与地开关SG对应的地检测开关SGD。地电压开关SGV可以选择性地将地开关SG连接到电压发生器170。地检测开关SGD可以选择性地将地开关SG连接到电容检测器160。

[0056] 电容检测器160可以根据(基于)特定顺序将表示地电容器CG的特定电容器、第一字电容器CW1至第八字电容器CW8、以及第一串电容器CS1至第八串电容器CS8的电容(例如，特定线的寄生电容)的信息输出到外部(例如，到外部控制器)。电压发生器170可以输出电容检测器160检测表示电容的信息所需的电压。例如，如下所述，电压发生器可以被配置为输出充电电压VCAR和参考电压Vref。

[0057] 图4是示出非易失性存储器件100测量特定线的电容的方法的流程图。参考图1至图4，在操作S110中，电容检测器160可以执行第一检测操作。通过第一检测操作，电容检测器160可以检测地选择线GSL、字线WL和串选择线SSL1至SSL4(中)的特定线的总电容。

[0058] 总电容可以包括特定线的寄生电容和与特定线相关联的外围电路的寄生电容。与特定线相关联的外围电路可以包括位于与特定线相关联的行解码器电路120的开关与控制逻辑电路150的电容检测器160之间的路径和元件的寄生电容。

[0059] 在操作S120中，电容检测器160可以检测与特定线相关联的外围电路的寄生电容。在操作S130中，可以基于总电容和外围电路的电容来计算特定线的电容。例如，可以通过从总电容中减去外围电路的电容来计算特定线的电容。例如，可以由非易失性存储器件100的外部控制器执行操作S130。

[0060] 图5示出了执行第一检测操作的电路的混合示例。在图5中示出关于第一字线WL1执行第一检测操作的示例。参考图2和图5，行解码器电路120可以导通对应于第一字线WL1的第一字开关SW1。

[0061] 在操作S210中，控制逻辑电路150可以导通第一字电压开关SWV1并且可以关断第一字检测开关SWD1。电压发生器170可以输出充电电压VCAR。充电电压VCAR可以是通常在非易失性存储器件100中使用的任何电压，或者可以具有用于检测操作的特定电平。用第一字电容器CW1建模的第一字线WL1和与第一字线WL1相关联的外围电路可以由充电电压VCAR充电。在S210处利用充电电压VCAR进行的充电可以被认为是将第一充电电压提供给特定字线，在该示例中是提供给第一字线WL1。

[0062] 在操作S220中，控制逻辑电路150可以关断第一字电压开关SWV1并且可以导通第一字检测开关SWD1。电容检测器160可以通过第一字开关SW1和第一字检测开关SWD1从第一字电容器CW1泄漏固定电流，例如泄漏电流ILKG。在S220之后泄漏的泄漏电流ILKG可以被认为是第一固定电流。

[0063] 例如，电容检测器160包括泄漏发生器161、电容器162和比较器163。泄漏发生器161可以泄漏泄漏电流ILKG。例如，泄漏发生器161可以由诸如电流镜的复杂元件组成。又例如，泄漏发生器161可以由诸如电阻器、二极管或晶体管的单个元件组成。

[0064] 电容器162可以将第一字电容器CW1和外围电路的电压提供给比较节点NC作为比较电压VC。可以将比较电压VC输入到比较器163的正输入，并且可以将参考电压Vref输入到比较器163的负输入。参考电压Vref可以由电压发生器170生成并由电压发生器170输出。

[0065] 当泄漏发生器161泄漏泄漏电流ILKG(S220之后的第一固定电流)时，第一字电容器CW1和外围电路的电压从充电电压VCAR逐渐减小。在这种情况下，比较节点NC的比较电压VC也减小。当比较电压VC高于参考电压Vref时，比较器163可以输出具有高电平的检测信号DET。当比较电压VC低于参考电压Vref时，比较器163可以输出具有低电平的检测信号DET。

[0066] 通过下面的等式1计算电容。

[0067] [等式1]

[0068]

[0069] 根据等式1，可以基于从泄漏发生器161开始泄漏时到检测信号DET变为低电平时的时间“t”、从泄漏发生器161开始泄漏时到检测信号DET变为低电平时的比较电压VC中的变化“V”、以及泄漏电流ILKG的量“I”来计算与第一字线WL1相关联的总电容“C”。

[0070] 可以将电容器162的电压输入到比较器163的正输入。比较器163的正输入可以是比较器163的内部晶体管的栅极。也就是说，当从比较器163观察时，电容器162可以处于浮置状态。因此，当第一字电容器CW1和外围电路由充电电压VCAR进行充电时，比较电压VC也可以增加到充电电压VCAR。当电压降低泄漏电流ILKG时，比较电压VC也降低。因此，可以从充电电压VCAR和参考电压Vref之间的差值获得比较电压VC中的变化“V”。

[0071] 泄漏电流ILKG的量“I”可以取决于泄漏发生器161的设计。因此，泄漏电流ILKG的量“I”可以是给定信息。可以从检测信号DET改变的定时检测时间“t”。例如，比较器163可以在泄漏发生器161开始泄漏时输出高电平的检测信号DET，并且可以在比较电压VC变得低于参考电压Vref时输出低电平的检测信号DET。

[0072] 由于给出了泄漏电流ILKG的量“I”和电压的变化“V”，所以在从检测信号DET的转变定时获得时间“t”的情况下，可以计算总电容“C”。为了向外部(例如，外部控制器)通知关于时间“t”的信息，控制逻辑电路150可以被配置为将检测信号DET作为时间信息输出到外部控制器。比较电压VC是特定字线的电压。控制逻辑电路150可以被配置为输出当比较电压VC变得低于参考电压Vref时被激活的检测信号DET作为时间信息。也就是说，比较电压VC可以是，例如，第一字电容器CW1至第八字电容器CW8中的一个的电压，其分别对第一字线WL1至第八字线WL8的电容进行建模，并且可以用于当特定字线的比较电压VC变得低于参考电压Vref时，输出检测信号DET作为时间信息。例如，还可以测量从泄漏发生器161开始泄漏时到检测信号DET被激活时的时间作为时间信息，并且所测量的时间信息包括关于第一字电容器CW1至第八字电容器CW8中的一个电容的信息。

[0073] 图6示出了执行第二检测操作的电路的混合示例。在图6中示出针对第一字线WL1执行第二检测操作的示例。参考图2和图6，行解码器电路120可以关断对应于第一字线WL1的第一字开关SW1。

[0074] 在操作S230中，控制逻辑电路150可以导通第一字电压开关SWV1并且可以关断第一字检测开关SWD1。电压发生器170可以输出充电电压VCAR。与第一字线WL1相关联的外围电路可以由充电电压VCAR进行充电。在S230处利用充电电压VCAR进行充电可以认为是将第二充电电压提供给特定字线，在该示例中也是提供给第一字线WL1。

[0075] 在操作S240中，控制逻辑电路150可以关断第一字电压开关SWV1并且可以导通第一字检测开关SWD1。泄漏发生器161可以通过第一字检测开关SWD1从第一字线WL1的外围电路泄漏泄漏电流ILKG。在S240之后泄漏的泄漏电流ILKG再次可以是固定电流，并且可以被认为是第二固定电流。

[0076] 当比较电压VC低于参考电压Vref时，比较器163可以输出低电平的检测信号DET。

[0077] 可以基于等式1和检测信号DET转变时的定时来计算外围电路的电容。控制逻辑电路150可以将检测信号DET输出到外部控制器。外部控制器可以通过从在第一检测操作中检测到的总电容中减去在第二检测操作中检测到的外围电路的电容来计算第一字电容器CW1的电容，该电容是通过对第一字线WL1建模而获得的。

[0078] 任何其他字线、任何其他串选择线或任何其他地选择线的电容可以以与参考图5和图6描述的相同方式进行计算。

[0079] 图7示出了执行用于测量泄漏电流ILKG的量的操作的电路的混合示例。参考图1和图7，行解码器电路120可以关断第一字开关SW1。控制逻辑电路150可以导通第一字电压开关SWV1和第一字检测开关SWD1。

[0080] 在操作S250中，电压发生器170可以输出充电电压VCAR。在操作S260中，泄漏发生器161可以泄漏泄漏电流ILKG。可以通过测量由泄漏发生器161或电压发生器170处的泄漏电流ILKG引起的电压降来检测泄漏电流ILKG的量。泄漏电流ILKG可以被认为是第二固定电流。控制逻辑电路150可以被配置为根据(基于)从第一字检测开关SWD1泄漏第二固定电流而发生的(即，由于)泄漏的电压降来测量第二固定电流的量。控制逻辑电路150可以将检测到的泄漏电流ILKG的量输出到外部控制器作为控制信号CTRL或数据“DATA”。

[0081] 在实施例中，由于过程变量，非易失性存储器件的泄漏电流可以变化(量不同)。通过检测泄漏电流ILKG的量并通过使用检测到的泄漏电流ILKG的量来计算特定线的电容，改善了所计算的电容的精度，如参考图7所述。

[0082] 图8是示出根据本公开的实施例的存储器系统10的框图。参考图8，存储器系统10可以包括非易失性存储器件100和控制器200。非易失性存储器件100的配置和操作可以与参考图1至图7所描述的那些相同。另外，控制器可以包括例如存储指令的存储器和执行指令的处理器。用于执行有限功能的控制器的处理器可以是例如微处理器或专用集成电路。

[0083] 控制器200可以控制非易失性存储器件100。控制器200可以将命令CMD和地址ADDR发送到非易失性存储器件100。控制器200可以与非易失性存储器件100交换(例如，发送和接收)控制信号CTRL和数据“DATA”。

[0084] 控制器200可以包括测试控制器，该测试控制器被配置为在制造非易失性存储器件100之后调谐和测试非易失性存储器件100。控制器200可以包括存储器控制器，该存储器控制器被配置为根据(基于)外部主机设备的请求对非易失性存储器件100执行写入操作、读取操作或擦除操作。

[0085] 例如，控制器200可以通过写入操作将从主机设备发送的数据写入非易失性存储器件100。控制器200可以通过读取操作读取存储在非易失性存储器件100中的数据，并且可以将所读取的数据发送到主机设备。控制器200可以通过擦除操作擦除存储在非易失性存储器件100中的数据。

[0086] 控制器200可以将管理非易失性存储器件100所需的元数据写入非易失性存储器件100，并且可以在必要时读取元数据。例如，元数据可以包括用于转换主机设备的逻辑地址和非易失性存储器件100的物理地址的映射表、与非易失性存储器件100的使用历史相关联的数据等。

[0087] 图9是示出存储器系统10的操作方法的流程图。参考图8和图9，在操作S310中，控制器200可以将第一命令CMD1发送到非易失性存储器件100。例如，第一命令CMD1可以请求非易失性存储器件100测量泄漏电流ILKG的量。

[0088] 在操作S320中，响应于第一命令CMD1，非易失性存储器件100可以执行参考图7描述的操作S250和操作S260，并且可以测量泄漏电流ILKG的量。在操作S330中，响应于第一命令CMD1，非易失性存储器件100可以将关于泄漏电流ILKG的量的信息发送到控制器200。控制器200可以存储关于泄漏电流ILKG的量的信息。

[0089] 在操作S340中，控制器200可以将第二命令CMD2和地址ADDR发送到非易失性存储器件100。第二命令CMD2可以请求总电容和外围电路的电容。地址ADDR可以指示针对电容测量的线。

[0090] 在操作S350中，响应于第二命令CMD2，非易失性存储器件100可以执行参考图5描述的操作S210和操作S220。即，在操作S350中，非易失性存储器件100可以提供第一充电电压，停止提供第一充电电压，以及泄漏第一固定电流。在操作S360中，响应于第二命令CMD2，非易失性存储器件100可以将表示总电容的检测信号DET发送到控制器200。控制器200可以从检测信号DET的转换定时获得等式1的时间“t”。

[0091] 此外，控制器200可以获得泄漏电流ILKG的量“I”(操作S330)。控制器200可以存储等式1的电压的变化“V”作为预先已知的信息。控制器200可以基于时间“t”、泄漏电流ILKG的量“I”和电压的变化“V”来计算总电容。

[0092] 在操作S370中，响应于第二命令CMD2，非易失性存储器件100可以执行参考图6描述的操作S230和操作S240。即，在操作S370中，非易失性存储器件100可以提供第二充电电压，停止提供第二充电电压，以及泄漏第二固定电流。在操作S380中，响应于第二命令CMD2，非易失性存储器件100可以将表示外围电路的电容的检测信号DET发送到控制器200。控制器200可以从检测信号DET的转换定时获得等式1的时间“t”。控制器200可以基于时间“t”、泄漏电流ILKG的量“I”和电压的变化“V”来计算外围电路的电容。

[0093] 在操作S390中，控制器200可以通过从总电容中减去外围电路的电容来计算线的电容。例如，控制器200可以计算由地址ADDR表示的线的电容。

[0094] 在实施例中，控制器200可以对于针对电容测量的多条线中的每条线执行操作S340至操作S390。又例如，当从控制器200接收到第二命令CMD2时，非易失性存储器件100可以执行操作S340至操作S390两次，并且可以顺序地向控制器200提供关于两条或更多条线的电容的信息。即使随后针对多条线重复执行操作S340至操作S390，也可以仅第一次执行用于测量泄漏电流ILKG的量的操作S310至操作S330。

[0095] 图10是图2的存储器块BLKa的部分结构的透视截面图。参考图2和图10，在基板SUB上设置沿第一方向延伸并沿第二方向彼此间隔开的公共源极区CSR。

[0096] 公共源极区CSR可以彼此共同连接以形成公共源极线CSL。在实施例中，基板SUB可以包括P型半导体材料。公共源极区CSR可以包括N型半导体材料。例如，用于增加公共源极线CSL的导电性的导电材料可以设置在公共源极区CSR上。

[0097] 在公共源极区CSR之间，绝缘层112和112a沿垂直于基板SUB的第三方向顺序堆叠在基板SUB上。绝缘层112和112a可以沿第三方向彼此间隔开。在实施例中，绝缘层112和112a可以包括氧化硅或氮化硅。在实施例中，绝缘层112和112a中与基板SUB接触的绝缘层
112a的厚度(例如，第三方向(中)的厚度)可以比其余绝缘层112的每一个的厚度(例如，第三方向(中)的厚度)薄。如图所示，在绝缘层112a上方设置多个这样的绝缘层112，散布有如下所述的其他层。

[0098] 在公共源极区CSR之间设置柱PL，所述柱PL被布置为沿第一方向和第二方向彼此间隔开并沿第三方向穿透绝缘层112和112a。在实施例中，柱PL可以通过绝缘层112和112a与基板SUB接触。每个柱PL可以包括内部材料114、沟道层115和第一绝缘层116。

[0099] 内部材料114可以包括绝缘材料或气隙。沟道层115可以包括P型半导体材料或本征半导体材料。第一绝缘层116可以包括一个或多个绝缘层(例如，不同的绝缘层)，诸如氧化硅层、氮化硅层和氧化铝层。

[0100] 在公共源极区CSR之间，第二绝缘层117被设置在绝缘层112和112a的上表面和下表面上，并且暴露在柱PL的外表面上。可以去除设置在绝缘层112和112a的最上绝缘层的上表面上的第二绝缘层117。

[0101] 每个柱PL中的第一绝缘层116和第二绝缘层117可以彼此相邻地设置，以形成信息存储层。如前所述，具有第一绝缘层116的柱PL沿第三方向穿透绝缘层112和112a，但是柱PL也穿透第二绝缘层117，使得柱PL的第一绝缘层116可以与第二绝缘层117相邻地设置。例如，第一绝缘层116和第二绝缘层117可以包括氧化物-氮化物-氧化物(ONO)或氧化物-氮化物-铝(ONA)。第一绝缘层116和第二绝缘层117可以形成隧道绝缘层、电荷陷阱层和阻挡绝缘层。

[0102] 导电材料CM1至CM11设置在公共源极区CSR与绝缘层112之间、绝缘层112a与最下面的绝缘层112之间、以及绝缘层112之间的第二绝缘层117的暴露的外表面上。导电材料CM1至CM11可以包括金属导电材料。漏极118设置在柱PL上。在实施例中，漏极118可以包括N型半导体材料(例如，硅)。在实施例中，漏极118可以与柱PL的沟道层的上表面接触。

[0103] 沿着第二方向延伸并沿第一方向彼此间隔开的位线BL2和BL3设置在漏极118上。位线BL2和BL3与漏极118连接。在实施例中，漏极118和位线(例如，BL2和BL3)可以通过接触插塞彼此连接。位线BL2和BL3可以包括金属导电材料。

[0104] 柱PL与第二绝缘层117和导电材料CM1至CM11一起形成单元串CS。每个柱PL与第二绝缘层117以及与第二绝缘层117相邻的导电材料CM1至CM11一起形成单元串。第一导电材料CM1可以与第一绝缘层116和第二绝缘层117以及与第一绝缘层116相邻的沟道层115一起形成地选择晶体管GST。第一导电材料CM1可以沿第一方向延伸以形成地选择线GSL。

[0105] 第二导电材料CM2至第九导电材料CM9可以与第一绝缘层116和第二绝缘层117以及与第一绝缘层相邻的沟道层115一起形成第一存储器单元MC1至第八存储器单元MC8。第二导电材料CM2至第九导电材料CM9可以沿第一方向延伸，以分别形成第一字线WL1至第八字线WL8。

[0106] 第十导电材料CM10可以与第一绝缘层116和第二绝缘层117以及与第一绝缘层116相邻的沟道层115一起形成串选择晶体管SST当中的、与基板SUB相邻的较下的串选择晶体管。第十导电材料CM10可以沿着第一方向延伸，以形成串选择线SSL1至SSL4当中的、靠近基板SUB的较下的串选择线。

[0107] 第十一导电材料CM11可以与第一绝缘层116和第二绝缘层117以及与第一绝缘层116相邻的沟道层115一起形成串选择晶体管SST当中的、与位线BL1至BL4相邻的串选择晶体管。第十一导电材料CM11可以沿着第一方向延伸，以形成串选择线SSL1至SSL4当中的、靠近基板SUB的较上的串选择线。

[0108] 当第一导电材料CM1至第十一导电材料CM11沿第三方向堆叠时，在每个单元串中，地选择晶体管GST、存储器单元MC1至MC8以及串选择晶体管SST可以沿着第三方向堆叠。

[0109] 由于沟道层115由每个柱PL中的第一导电材料CM1至第十一导电材料CM11共享，在每个单元串中，地选择晶体管GST、存储器单元MC1至MC8以及串选择晶体管SST可以沿第三方向串联连接。

[0110] 在第一导电材料CM1至第九导电材料CM9共同连接时，地选择线GSL和第一字线WL1至第八字线WL8可以被视为在单元串CS中共同连接。

[0111] 可以在三维(3D)存储器阵列处设置存储器块BLKa。3D存储器阵列单片地形成在存储器单元MC阵列的一个或多个物理层中，所述储器单元MC阵列具有设置在硅基板上方的有源区域和与那些存储器单元MC的操作相关联的电路。与存储器单元MC的操作相关联的电路可以位于这种基板之上或之内。术语“单片”意味着阵列的每个级别的层直接沉积在3D存储器阵列的每个底层的层上。

[0112] 在本发明的实施例中，3D存储器阵列包括垂直单元串CS(或NAND串)，其垂直定向使得至少一个存储器单元位于另一存储器单元上方。至少一个存储器单元可以包括电荷陷阱层。每个单元串还可以包括放置在存储器单元MC上的至少一个选择晶体管。至少一个选择晶体管可以具有与存储器单元MC相同的结构，并且可以与存储器单元MC一致地形成。

[0113] 通过引用结合于此的以下专利文献描述了用于三维存储器阵列的合适配置，其中三维存储器阵列被配置为多个级别，在级别之间共享字线和/或位线：美国专利第7,679,133号；第8553466号；第8654587号；第8559235号；以及美国专利公开号2011/0233648。

[0114] 如参考图10所述，存储器块BLKa可以被配置为具有垂直于基板SUB的堆叠结构。在这种情况下，对应于第一导电材料CM1的地选择线GSL、对应于第二导电材料CM2至第九导电材料CM9的字线WL1至WL8、以及对应于第十导电材料CM10和第十一导电材料CM11的串选择线SSL1至SSL4的形状和尺寸(例如，横截面区域)可以变化。

[0115] 在地选择线GSL、字线WL1至WL8以及串选择线SSL1至SSL4的形状和尺寸不同的情况下，地选择线GSL、字线WL1至WL8的电容、字符串选择线SSL1至SSL4可以不同。

[0116] 根据本公开的实施例，非易失性存储器件100和存储器系统10可以支持测量地选择线GSL、字线WL1至WL8以及串选择线SSL1至SSL4的电容。因此，可以根据地选择线GSL、字线WL1至WL8以及串选择线SSL1至SSL4的形状和尺寸来测量电容。

[0117] 这样，可以更准确地观察非易失性存储器件100和存储器系统10的性能和功耗。而且，地选择线GSL、字线WL1至WL8以及串选择线SSL1至SSL4的电容可以用于改善用于最小化电容波动的处理。

[0118] 图11是示出图3的控制逻辑电路150的应用示例的图。参考图3、图8和图11，控制逻辑电路150a的第一串电压开关SSV1至第八串电压开关SSV8、第一字电压开关SWV1至第八字电压开关SWV8、以及地电压开关SGV可以连接到焊盘(pad)180而不是电压发生器170。电压发生器170可以不参与电容检测器160的操作，因此在图11中省略了。

[0119] 焊盘180可以与控制器200连接。控制器200可以通过焊盘180向控制逻辑电路150a提供(发送)充电电压。例如，在图9的操作S310中发送第一命令CMD1时或者在图9的操作S340中发送第二命令CMD2和地址ADDR时，由于发送第一命令CMD1或发送第二命令CMD2和地址ADDR，控制器200可以将充电电压提供给焊盘180。

[0120] 在图9的操作S330中接收到信息之后或者在图9的操作S380中接收到信息之后，控制器200可以停止向焊盘180提供充电电压。在控制器200通过焊盘180提供充电电压的情况下，如参考图7所述，可以更精确地检测泄漏电流ILKG的量。

[0121] 例如，焊盘180可以用于以一般模式发送任何其他信号，并且可以用于以检测电容的模式提供充电电压。又例如，焊盘180可以用于控制器200以连续地将充电电压提供给非易失性存储器件100。充电电压可以是提供给非易失性存储器件100的电源电压。

[0122] 图12是示出图11的控制逻辑电路150a的应用示例的图。参考图8、11和12，控制逻辑电路150b可以包括定时器190。控制逻辑电路150b的电容检测器160可以将检测信号DET输出到定时器190，而不是输出到外部的控制器200。

[0123] 定时器190可以从检测信号DET的转变定时获得时间信息TI。时间信息TI可以是测量时间。例如，定时器190可以获得从电容检测器160开始固定电流的泄漏到检测信号DET转变为低电平的时间作为测量时间，作为时间信息TI。定时器190可以将时间信息TI输出到外部的控制器200。

[0124] 例如，时间信息TI可以被作为控制信号CTRL通过第二信道(例如，控制信道)发送到控制器200。又例如，时间信息TI可以被作为数据“DATA”通过第一信道(例如，输入/输出信道)发送到控制器200。

[0125] 在实施例中，如参考图3所描述的那样，可以从电压发生器170而不是焊盘180发送充电电压VCAR。

[0126] 图13是示出存储器系统10自适应地检测电容的示例的流程图。参考图8和图13，控制器200可以是存储器控制器，其根据(基于)主机设备的请求对非易失性存储器件100执行写入操作、读取操作或擦除操作。

[0127] 当在控制器200对非易失性存储器件100执行写入操作、读取操作或擦除操作时发生操作错误时，控制器200可以测量与操作错误相关联的线的电容。

[0128] 在操作S410中，控制器200可以将第二命令CMD2和地址ADDR发送到非易失性存储器件100。在实施例中，可以根据(基于)测试非易失性存储器件100(图9的操作S310至S330)来检测泄漏电流ILKG的量，并且检测到的泄漏电流ILKG的量可以存储到控制器200。因此，可以省略根据(基于)自适应地测量电容来测量泄漏电流ILKG的量所需的操作。地址ADDR可以与发生操作错误的线相关联。例如，地址ADDR可以表示发生操作错误的一条字线或多条字线。

[0129] 在操作S420中，非易失性存储器件100可以执行图9的操作S210和操作S220，以测量与对应于地址ADDR的线相关联的总电容。在操作S430中，非易失性存储器件100可以将表示总电容的检测信号DET发送到控制器200。

[0130] 在操作S430中，非易失性存储器件100可以执行图9的操作S230和操作S240，以测量与对应于地址ADDR的线相关的外围电路的电容。在操作S440中，非易失性存储器件100可以将表示外围电路的电容的检测信号DET发送到控制器200。

[0131] 在操作S450中，非易失性存储器件100可以计算与地址ADDR对应的线的电容。在操作S460中，控制器200可以基于计算的电容确定非易失性存储器件100的渐进式故障。例如，当计算的电容小于阈值或大于阈值时，控制器200可以确定在与地址ADDR相关联的一条或多条线处发生渐进式故障。

[0132] 当确定渐进式故障时，控制器200可以根据(基于)预设程序来执行故障处理。例如，控制器200可以将与地址ADDR相关联的存储空间设置(例如，指定为)为坏区域，并且可以禁止访问坏区域。

[0133] 在实施例中，控制器200可以对于针对电容测量的每条线执行操作S410至操作S460。又例如，当从控制器200接收到第二命令CMD2和地址ADDR时，非易失性存储器件100可以执行操作S420至操作S440两次，并且可以向控制器200提供关于两条或更多条线的电容的信息。控制器200可以计算两条或更多条线的电容(对应于操作S450)并且可以确定渐进式故障(对应于操作S460)。

[0134] 如上所述，根据本公开的实施例，提供了非易失性存储器件100、存储器系统10和非易失性存储器件控制方法，其支持测量与存储器单元连接的线的电容。可以通过测量电容来精确地确定非易失性存储器件100的操作性能和功耗。而且，电容可以用于改善非易失性存储器件100的处理和功能。

[0135] 描述了能够参考与存储器单元的行连接的字线、串选择线和地选择线来测量电容的配置，以容易地传达本公开的范围和精神。然而，这里描述的发明构思的范围和精神可以应用于与存储器单元连接的任何其他线。

[0136] 描述了能够测量与闪存的存储器单元连接的线的电容的配置，以容易地传达本公开的范围和精神。然而，这里描述的发明构思的范围和精神可以应用于与任何类型的存储器单元连接的任何其他线。

[0137] 如上所述，通过使用术语“第一”、“第二”、“第三”等来描述非易失性存储器件100的组件。然而，术语“第一”、“第二”、“第三”等可用于将组件彼此区分，并且不限制本公开。例如，术语“第一”、“第二”、“第三”等不涉及任何形式的顺序或数字含义。

[0138] 在以上实施例中，通过使用块来描述根据本公开的实施例的组件。这些块可以用各种硬件设备实现，诸如集成电路、专用IC(ASCI)、现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD)、硬件设备驱动的固件、诸如应用程序的软件、或硬件设备和软件的组合。而且，这些块可以包括包括由知识产权(IP)保护并且用集成电路中的半导体元件实现的独特技术的电路。

[0139] 根据本公开，非易失性存储器件可以输出表示字线和外围电路的总电容的第一信息和表示外围电路的电容的第二信息。因此，提供了支持非易失性存储器件的特性测量的非易失性存储器件、包括非易失性存储器件的存储器系统以及控制非易失性存储器件的方法。

[0140] 尽管已经参考本公开的示例性实施例描述了本公开的发明构思，但是对于本领域普通技术人员来说显而易见的是，可以在不脱离如以下权利要求所述的本公开的精神和范围的情况下对其进行各种改变和修改。

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非易失性存储器件、包括其的存储器系统和控制其的方法

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