非易失性静态随机存取存储器
阅读：1798发布：2020-05-13
专利汇可以提供非易失性静态随机存取存储器专利检索，专利查询，专利分析的服务。并且本公开的各 实施例 涉及非易失性静态随机存取 存储器 。非易失性静态 随机存取存储器 (NVSRAM)单元包括SRAM单元和单个EEPROM单元。第一 门 基于字级字线 信号 将SRAM单元耦合到位线。EEPROM具有接收控制栅极信号的控制 端子 。第二门基于EEPROM读取信号将EEPROM耦合到位线。第三门基于重新加载信号将SRAM单元耦合到EEPROM。电源 锁 存器生成用于SRAM单元的电源信号。控制栅极锁存器生成控制栅极信号，控制栅极锁存器在擦除信号和电源信号都处于逻辑高时置位，或者在编程信号和电源信号的补信号都处于逻辑高时置位，并且在读取信号处于逻辑高时复位。(ESM)同样的 发明 创造已同日 申请 发明 专利，下面是非易失性静态随机存取存储器专利的具体信息内容。
1.一种非易失性静态随机存取存储器，其特征在于，包括：
非易失性静态随机存取存储器单元，包括：
SRAM存储器单元；
第一门，基于字级字线信号，选择性地将所述SRAM存储器单元直接电耦合到位线；
缓冲器电路，基于SRAM读取字线信号，将所述SRAM存储器单元的逻辑状态传输到所述位线；
单个EEPROM存储器单元，具有接收控制栅极信号的控制端子；
第二门，基于EEPROM读取信号，选择性地将所述单个EEPROM存储器单元直接电耦合到所述位线；以及
第三门，基于重新加载信号，选择性地将所述SRAM存储器单元直接电耦合到所述单个EEPROM存储器单元。
2.根据权利要求1所述的非易失性静态随机存取存储器，其特征在于，还包括电源锁存器，所述电源锁存器被配置为生成用于为所述SRAM存储器单元供电的电源信号。
3.根据权利要求2所述的非易失性静态随机存取存储器，其特征在于，还包括控制栅极锁存器，所述控制栅极锁存器被配置为生成所述控制栅极信号，所述控制栅极锁存器被配置为当擦除信号和所述电源信号两者都处于逻辑高时，或者当编程信号和所述电源信号的补信号两者都处于逻辑高时置位，并且所述控制栅极锁存器被配置为在读取信号处于逻辑高时复位。
4.根据权利要求3所述的非易失性静态随机存取存储器，其特征在于，所述EEPROM存储器单元包括浮置栅极，所述浮置栅极具有耦合到所述控制栅极信号的栅极。
5.根据权利要求2所述的非易失性静态随机存取存储器，其特征在于，所述电源锁存器包括：
第一锁存器，被配置为当复位写入信号处于逻辑高时置位，并且被配置为当置位信号和用于所述SRAM存储器单元的字线两者都处于逻辑高时复位；
反相器，具有耦合到所述第一锁存器的输出的输入；
其中所述电源信号在反相器的输出处被生成。
6.根据权利要求2所述的非易失性静态随机存取存储器，其特征在于，所述电源锁存器包括：
第一锁存器，被配置为当复位写入信号处于逻辑高时置位，并且被配置为当所述字级字线信号处于逻辑高时复位；
反相器，具有耦合到所述第一锁存器的输出的输入；
其中所述电源信号在所述反相器的输出处被生成。
7.根据权利要求1所述的非易失性静态随机存取存储器，其特征在于，还包括控制逻辑，所述控制逻辑被配置为生成所述字级字线信号和复位信号，以用于根据用于所述SRAM存储器单元的字线信号和指示用于为所述SRAM存储器单元供电的电源信号是否处于逻辑高的信号，选择性地复位所述SRAM存储器单元。
8.根据权利要求1所述的非易失性静态随机存取存储器，其特征在于
所述SRAM存储器单元包括：
第一反相器和第二反相器；
其中所述第一反相器的输入被耦合到所述第二反相器的输出；
其中所述第二反相器的输入被耦合到所述第一反相器的输出；
其中所述缓冲器电路包括：
第一缓冲晶体管，具有源极、耦合到所述位线的漏极以及耦合到所述SRAM读取字线的栅极；和
第二缓冲晶体管，具有耦合到所述第一缓冲晶体管的所述源极的漏极、耦合到地的源极，以及耦合到所述第一反相器的所述输出的栅极；并且
所述非易失性静态随机存取存储器还包括复位晶体管，所述复位晶体管耦合在所述第一反相器的所述输出和地之间。
9.根据权利要求1所述的非易失性静态随机存取存储器，其特征在于
所述SRAM存储器单元包括：
第一反相器和第二反相器；
其中所述第一反相器的输入被耦合到所述第二反相器的输出；
其中所述第二反相器的输入被耦合到所述第一反相器的输出；其中所述缓冲器电路包括：
第一缓冲晶体管，具有源极、耦合到所述位线的漏极以及耦合到SRAM读取字线的栅极；
和
第二缓冲晶体管，具有耦合到所述第一缓冲晶体管的所述源极的漏极、耦合到地的源极，以及耦合到所述第一反相器的所述输出的栅极；并且
其中所述第一门包括：
PMOS门，基于所述字级字线信号的补信号，选择性地将所述SRAM存储器单元直接电耦合到所述位线；
NMOS门，基于所述字级字线信号，选择性地将所述SRAM存储器单元直接电耦合到所述位线。
10.根据权利要求9所述的非易失性静态随机存取存储器，其特征在于，还包括控制逻辑，所述控制逻辑被配置为根据用于所述SRAM存储器单元的字线信号和置位信号，生成所述字级字线信号和所述字级字线信号的所述补信号。
11.一种非易失性静态随机存取存储器，其特征在于，包括：
多个非易失性静态随机存取存储器字，所述多个非易失性静态随机存取存储器字中的每个非易失性静态随机存取存储器字包括：
多个非易失性静态随机存取存储器单元，所述多个非易失性静态随机存取存储器单元中的每个非易失性静态随机存取存储器单元包括：
SRAM存储器单元；
第一门，基于字级字线信号，选择性地将所述SRAM存储器单元直接电耦合到位线；
缓冲器电路，基于SRAM读取字线信号，将所述SRAM存储器单元的逻辑状态传输到所述位线；
单个EEPROM存储器单元，具有接收控制栅极信号的控制端子；
第二门，基于EEPROM读取信号，选择性地将所述单个EEPROM存储器单元直接电耦合到所述位线；以及
第三门，基于重新加载信号，选择性地将所述SRAM存储器单元直接电耦合到所述单个EEPROM存储器单元。
12.根据权利要求11所述的非易失性静态随机存取存储器，其特征在于，所述多个非易失性静态随机存取存储器单元中的每个非易失性静态随机存取存储器单元还包括电源锁存器，所述电源锁存器被配置为生成用于为所述SRAM存储器单元供电的电源信号。
13.根据权利要求12所述的非易失性静态随机存取存储器，其特征在于，所述多个非易失性静态随机存取存储器单元中的每个非易失性静态随机存取存储器单元还包括控制栅极锁存器，所述控制栅极锁存器被配置为生成所述控制栅极信号。
14.根据权利要求13所述的非易失性静态随机存取存储器，其特征在于，所述控制栅极锁存器被配置为当擦除信号和所述电源信号两者都处于逻辑高时置位，并且被配置为当所述读取信号处于逻辑高时复位。
15.根据权利要求13所述的非易失性静态随机存取存储器，其特征在于，所述控制栅极锁存器被配置为当编程信号和所述电源信号的补信号两者都处于逻辑高时置位，并且被配置为当所述读取信号处于逻辑高时复位。
16.根据权利要求11所述的非易失性静态随机存取存储器，其特征在于，所述EEPROM存储器单元包括浮置栅极，所述浮置栅极具有耦合到所述控制栅极信号的栅极。
非易失性静态随机存取存储器
技术领域
[0001] 本公开涉及非易失性静态随机存取存储器。
背景技术
[0002] 目前计算机中使用两种主要类型的存储器设备，即“非易失性”和“易失性”存储器设备。名称“非易失性”来自即使在移除或暂时丢失电源时，非易失性存储器设备也保持其中存储的数据的事实。因此，名称“易失性”来自当移除或暂时丢失电源时，易失性存储器设备不保持存储在其中的数据的事实。
[0003] 常见的非易失性存储器设备包括只读存储器(ROM)设备、EPROM(可擦除可编程ROM)设备、EEPROM(电可擦除可编程 ROM)设备和闪存RAM设备。常见的易失性存储器设备包括动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)设备。因为可以快速且容易地执行将数据写入这些设备或从这些设备读出数据，所以易失性存储设备已被广泛用于诸如在数据操作期间的临时数据存储。然而，这些易失性存储设备的缺点是它们需要持续施加功率，并且在某些情况下需要持续施加数据刷新信号，以保持存储在存储器单元中的数据。一旦供应给设备的功率中断，存储在存储器单元中的数据就会丢失。
[0004] 非易失性存储器设备遭受由编程和擦除操作的重复循环引起的耐久性问题，以及比易失性存储器设备更慢的存取速度。SRAM设备具有快速数据存取速度和长寿命，因此适用于计算机系统。但是，由于SRAM是易失性存储设备，所以如果供电中断，则所存储的存储数据将丢失。因此，在供电故障的情况下，已经认识到需要备份存储在SRAM存储器中的信息。
[0005] 因此，开发了非易失性静态随机存取存储器(NVSRAM)，其将每个SRAM单元与两个EEPROM单元配对，以便产生能够在电源丢失的情况下存储SRAM单元的内容并且在电源恢复时能够取回那些内容的设备。每个EEPROM单元包括浮置栅极晶体管，该浮置栅极晶体管在其浮置栅极上具有电荷以修改该浮置栅极晶体管的电压阈值VT，并且该电荷指示保留在该EEPROM单元中的二进制数据的状态。
[0006] 参考图1，其示出了常规的10T(十晶体管)NVSRAM单元10。 NVSRAM单元10包括由第一和第二交叉耦合的反相器14和16形成的6T(六晶体管)SRAM单元12，第一和第二交叉耦合的反相器14 和16形成存储数据位的锁存器，其中传输门晶体管MN3和MN4提供对所存储的数据位的访问。如果预计或预期电源丢失，则第一和第二EEPROM串17和18用于备份所存储的数据位，然后一旦恢复供电就可以取回该数据位。
[0007] 第一反相器14由PMOS晶体管MP1和NMOS晶体管MN1形成。晶体管MP1的源极耦合到供电线PS，其主体耦合到n阱线NW。晶体管MN1的漏极耦合到晶体管MP1的漏极，其源极耦合到NS线，并且其栅极耦合到晶体管MP1的栅极。
[0008] 第二反相器16由PMOS晶体管MP2和NMOS晶体管MN2形成。晶体管MP2的源极耦合到供电线PS，其主体耦合到n阱线NW。晶体管MN2的漏极耦合到晶体管MP2的漏极，其源极耦合到NS线，并且其栅极耦合到晶体管MP2的栅极。晶体管MP2和MN2的栅极耦合到晶体管MP1和MN1的漏极，并且晶体管MP1和MN1的栅极耦合到晶体管MP2和MN2的漏极。
[0009] 传输门NMOS晶体管MN3的漏极耦合到节点N1(在晶体管MP1 和MN1的漏极处)，其源极耦合到位线BL，并且其栅极耦合到字线 WL。传输门NMOS晶体管MN4的漏极耦合到节点N2(在晶体管 MP2和MN2的漏极处)，其源极耦合到互补位线BLC，并且其栅极耦合到字线WL。
[0010] 第一EEPROM串17由NMOS晶体管MN5与浮置栅极晶体管EE1 串联构成。晶体管MN5的漏极耦合到节点N1，栅极耦合到重新加载线RL。浮置栅极晶体管EE1的漏极耦合到晶体管MN5的源极，其源极耦合到EEPROM源极线EES，并且其栅极耦合到控制栅极线 CGL。
[0011] 第二EEPROM串18由NMOS晶体管MN6与浮置栅极晶体管EE2 串联构成。晶体管MN6具有耦合到节点N2的漏极、耦合到重新加载线RL的栅极和源极。浮置栅极晶体管EE2的漏极耦合到晶体管 MN6的源极，其源极耦合到EEPROM源极线EES。
[0012] 在标准操作期间用于将数据写入到SRAM单元12中和从SRAM 单元12读取数据的对该电路的操作在本领域中是公知的，并且在此不需要描述。
[0013] 通过执行擦除操作，然后执行编程操作来实现将非易失性数据存储到EEPROM单元(浮置栅极晶体管EE1和EE2)中。
[0014] 擦除操作如下操作。EES、NS、WL和RL线被设置为逻辑低，将浮置栅极晶体管EE1和EE2与SRAM 12隔离。n阱线NW和供电线PS被设置为VDD。然后利用高电压(例如14V)脉冲激励CGL 线，从而擦除浮置栅极晶体管EE1和EE2的内容，使它们进入截止状态。
[0015] 编程操作如下操作。EES、NS、WL和RL线被设置为逻辑低，而n阱线NW被设置为VDD并且供电线PS被设置为5V。利用-9V 脉冲激励CGL线，使得存储1的单元看到5-(-9)＝14V并且存储零的单元看到0-(-9)＝9V，而RL线然后被设置为逻辑高以将浮置栅极晶体管EE1和EE2连接到SRAM 12。保持逻辑高的反相器14或 16将逻辑高传输给与其连接的浮置栅极晶体管EE1或EE2，并且保持逻辑0的反相器14或16将逻辑低传输给与其连接的浮置栅极晶体管EE1或EE2。虽然在CGL处的14V足以对EEPROM单元进行编程，但9V的影响可以忽略不计，并且不足以对EEPROM单元进行编程。因此，接收逻辑1的浮置栅极晶体管EE1或EE2被编程，而接收逻辑0的浮置栅极晶体管EE1或EE2未被编程。因此，来自SRAM 单元12的数据被存储为非易失性数据。
[0016] 在通电时将非易失性数据重新加载到SRAM单元12中如下。EEPROM源线EES和NS线被置于逻辑低，字线WL也是如此。CGL 线被置于基准电压Vref，通常约为0.5V至1V。n阱线NW和RL线被置于VDD。然后供电线PS斜坡爬升。处于VDD的RL线使晶体管MN5和MN6导通，将EEPROM单元(浮置栅极晶体管EE1和EE2) 耦合到节点N1和N2。浮置栅极晶体管EE1和EE2将处于不同的状态，其中一个被“编程”并包含所存储的数据的位而另一个被“擦除”。被编程的浮置栅极晶体管EE1或EE2将比被擦除的那个汲取更多的电流，这使交叉耦合的反相器14和16失衡，使得反相器14和16的状态翻转以匹配浮置栅极晶体管EE1和EE2的状态，从而利用所存储的非易失性数据位重新加载SRAM单元12。
[0017] 该NVSRAM单元10设计在理想条件下起作用。但是，操作条件通常不太理想。反相器14和16的状态的翻转由浮置栅极晶体管EE1 和EE2的差分导电率控制。在理想情况下，被擦除的浮置栅极晶体管 EE1或EE2几乎不吸收电流，而被编程的浮置栅极晶体管EE1或EE2 比被擦除的浮置栅极晶体管EE1或EE2汲取多得多的电流，以促进翻转。然而，在通常存在于实际器件中的非理想情况下，浮置栅极晶体管EE1和EE2都将吸收一些电流。这可能在重新加载操作期间引起供电上的电流浪涌。如果一次重新加载多个单元，并且总电流浪涌阻止供电线PS准确地上升，则这将使单元处于亚稳状况，导致数据损坏和芯片故障。在浮置栅极晶体管EE1和EE2都汲取不足的电流的情况下可能发生另一个错误，结果是反相器14和16翻转的时间长度变得不合需要，或者在某些情况下，反相器14和16不会翻转。
[0018] 为了减轻这些问题，一些NVSRAM单元通过在通电时从 EEPROM单元重新加载子组中的SRAM单元来操作。但是，执行这种操作的总时间大约为几十毫秒，在该时间期间芯片未准备好供使用。这是不期望的。因此，需要进一步研发。实用新型内容
[0019] 本公开至少解决了上述问题。
[0020] 本文公开了一种非易失性静态随机存取存储器(NVSRAM)，其每个易失性存储器单元(两个晶体管)具有一个非易失性存储器单元 (一个晶体管)。
[0021] 根据本公开的第一方面，提供了一种非易失性静态随机存取存储器，包括：非易失性静态随机存取存储器单元，包括：SRAM存储器单元；第一门，基于字级字线信号，选择性地将所述SRAM存储器单元直接电耦合到位线；缓冲器电路，基于SRAM读取字线信号，将所述SRAM存储器单元的逻辑状态传输到所述位线；单个EEPROM 存储器单元，具有接收控制栅极信号的控制端子；第二门，基于 EEPROM读取信号，选择性地将所述单个EEPROM存储器单元直接电耦合到所述位线；以及第三门，基于重新加载信号，选择性地将所述SRAM存储器单元直接电耦合到所述单个EEPROM存储器单元。
[0022] 在一些实施例中，非易失性静态随机存取存储器还包括电源锁存器，所述电源锁存器被配置为生成用于为所述SRAM存储器单元供电的电源信号。
[0023] 在一些实施例中，非易失性静态随机存取存储器还包括控制栅极锁存器，所述控制栅极锁存器被配置为生成所述控制栅极信号，所述控制栅极锁存器被配置为当擦除信号和所述电源信号两者都处于逻辑高时，或者当编程信号和所述电源信号的补信号两者都处于逻辑高时置位，并且所述控制栅极锁存器被配置为在读取信号处于逻辑高时复位。
[0024] 在一些实施例中，所述EEPROM存储器单元包括浮置栅极，所述浮置栅极具有耦合到所述控制栅极信号的栅极。
[0025] 在一些实施例中，所述电源锁存器包括：第一锁存器，被配置为当复位写入信号处于逻辑高时置位，并且被配置为当置位信号和用于所述SRAM存储器单元的字线两者都处于逻辑高时复位；反相器，具有耦合到所述第一锁存器的输出的输入；其中所述电源信号在反相器的输出处被生成。
[0026] 在一些实施例中，所述电源锁存器包括：第一锁存器，被配置为当复位写入信号处于逻辑高时置位，并且被配置为当所述字级字线信号处于逻辑高时复位；反相器，具有耦合到所述第一锁存器的输出的输入；其中所述电源信号在所述反相器的输出处被生成。
[0027] 在一些实施例中，非易失性静态随机存取存储器还包括控制逻辑，所述控制逻辑被配置为生成所述字级字线信号和复位信号，以用于根据用于所述SRAM存储器单元的字线信号和指示用于为所述 SRAM存储器单元供电的电源信号是否处于逻辑高的信号，选择性地复位所述SRAM存储器单元。
[0028] 在一些实施例中，所述SRAM存储器单元包括：第一反相器和第二反相器；其中所述第一反相器的输入被耦合到所述第二反相器的输出；其中所述第二反相器的输入被耦合到所述第一反相器的输出；其中所述缓冲器电路包括：第一缓冲晶体管，具有源极、耦合到所述位线的漏极以及耦合到所述SRAM读取字线的栅极；和第二缓冲晶体管，具有耦合到所述第一缓冲晶体管的所述源极的漏极、耦合到地的源极，以及耦合到所述第一反相器的所述输出的栅极；并且所述非易失性静态随机存取存储器还包括复位晶体管，所述复位晶体管耦合在所述第一反相器的所述输出和地之间。
[0029] 在一些实施例中，所述SRAM存储器单元包括：第一反相器和第二反相器；其中所述第一反相器的输入被耦合到所述第二反相器的输出；其中所述第二反相器的输入被耦合到所述第一反相器的输出；其中所述缓冲器电路包括：第一缓冲晶体管，具有源极、耦合到所述位线的漏极以及耦合到SRAM读取字线的栅极；和第二缓冲晶体管，具有耦合到所述第一缓冲晶体管的所述源极的漏极、耦合到地的源极，以及耦合到所述第一反相器的所述输出的栅极；并且其中所述第一门包括：PMOS门，基于所述字级字线信号的补信号，选择性地将所述SRAM存储器单元直接电耦合到所述位线；NMOS门，基于所述字级字线信号，选择性地将所述SRAM存储器单元直接电耦合到所述位线。
[0030] 在一些实施例中，非易失性静态随机存取存储器还包括控制逻辑，所述控制逻辑被配置为根据用于所述SRAM存储器单元的字线信号和置位信号，生成所述字级字线信号和所述字级字线信号的所述补信号。
[0031] 根据本公开的第二方面，提供了一种非易失性静态随机存取存储器，包括：多个非易失性静态随机存取存储器字，所述多个非易失性静态随机存取存储器字中的每个非易失性静态随机存取存储器字包括：多个非易失性静态随机存取存储器单元，所述多个非易失性静态随机存取存储器单元中的每个非易失性静态随机存取存储器单元包括：SRAM存储器单元；第一门，基于字级字线信号，选择性地将所述SRAM存储器单元直接电耦合到位线；缓冲器电路，基于SRAM 读取字线信号，将所述SRAM存储器单元的逻辑状态传输到所述位线；单个EEPROM存储器单元，具有接收控制栅极信号的控制端子；第二门，基于EEPROM读取信号，选择性地将所述单个EEPROM存储器单元直接电耦合到所述位线；以及第三门，基于重新加载信号，选择性地将所述SRAM存储器单元直接电耦合到所述单个EEPROM 存储器单元。
[0032] 在一些实施例中，所述多个非易失性静态随机存取存储器单元中的每个非易失性静态随机存取存储器单元还包括电源锁存器，所述电源锁存器被配置为生成用于为所述SRAM存储器单元供电的电源信号。
[0033] 在一些实施例中，所述多个非易失性静态随机存取存储器单元中的每个非易失性静态随机存取存储器单元还包括控制栅极锁存器，所述控制栅极锁存器被配置为生成所述控制栅极信号。
[0034] 在一些实施例中，所述控制栅极锁存器被配置为当擦除信号和所述电源信号两者都处于逻辑高时置位，并且被配置为当所述读取信号处于逻辑高时复位。
[0035] 在一些实施例中，所述控制栅极锁存器被配置为当编程信号和所述电源信号的补信号两者都处于逻辑高时置位，并且被配置为当所述读取信号处于逻辑高时复位。
[0037] 图1是已知的NVSRAM单元的示意图。
[0038] 图2是本文公开的NVSRAM单元的示意图。
[0039] 图2A是在通电后对NVSRAM单元的EEPROM单元执行初始读取操作时的图2的NVSRAM单元的定时图。
[0040] 图2B是在对NVSRAM单元的SRAM单元执行写入操作时的图 2的NVSRAM单元的定时图。
[0041] 图2C是在对NVSRAM的SRAM单元执行读取操作时的图2的 NVSRAM单元的定时图。
[0042] 图2D是在对NVSRAM的EEPROM单元执行存储操作时的图2 的NVSRAM单元的定时图。
[0044] 图4是本文公开的NVSRAM单元的备选设计的示意图。
[0045] 图5是用于与图4的NVSRAM单元一起使用的备选字开关电路装置内的电源锁存器的设计的示意图。
[0046] 图6是用于与图4的NVSRAM单元一起使用的备选字开关电路装置内的控制逻辑的设计的示意图。
[0047] 图7是使用本文公开的字开关电路装置和NVSRAM单元形成的 NVSRAM阵列的字的框图。
[0048] 图8是使用本文公开的字开关电路装置和NVSRAM单元形成的 NVSRAM阵列的框图。
具体实施方式
[0049] 以下公开内容使得本领域技术人员能够制造和使用本文公开的主题。在不脱离本公开的精神和范围的情况下，本文描述的一般原理可以应用于除了上面详述的实施例和应用以外的实施例和应用。本公开不旨在限于所示的实施例，而是旨在与符合本文公开或建议的原理和特征的最宽的范围一致。
[0050] 下面将详细描述包含这种改进的NVSRAM单元的改进的 NVSRAM单元和NVSRAM阵列、用于该改进的NVSRAM阵列的控制技术，以及用于该改进的NVSRAM阵列的控制信号的生成。然而，首先，如本领域技术人员将理解的，可以如下一般地描述改进的 NVSRAM阵列。
[0051] NVSRAM单元包括单个SRAM单元和单个(不是一对)EEPROM 单元。不是通过在NVSRAM单元外部的电路装置通过连接到SRAM 单元来读取EEPROM单元，而是通过在NVSRAM单元外部，并且在 NVSRAM单元所属的存储器阵列外部的EEPROM读出放大器来读取 EEPROM单元。
[0052] 在由这种NVSRAM单元构建的阵列中，NVSRAM位单元按字进行物理分组。针对每个字的特定EEPROM控制栅极信号由该字的专用字开关生成。专用字开关还控制提供给SRAM单元的功率。
[0053] 在芯片通电时，任何字中的SRAM单元都没有通电或初始化。相反，给定字的SRAM单元在首次需要时通电。由于给定字的字开关为该字的SRAM单元供电，并且由于该字的SRAM单元在芯片通电后首次需要时才被供电，所以字开关的状态指示该字的SRAM单元自通电以来是否已被存取过。因此，如果该字的SRAM单元自通电以来已被存取，则通过SRAM单元从该字的NVSRAM单元读取数据。但是，如果该字的SRAM单元自通电以来未被写入，则通过EEPROM 单元从该字的NVSRAM单元读取数据。
[0054] 注意，数据不会从EEPROM单元重新加载到SRAM单元中。相反，在通电或通电复位后，通过标准SRAM读取电路装置对给定NVSRAM单元的第一次读取导致对其EEPROM单元的读取。随后对该NVSRAM单元的读取也导致对其EEPROM单元的读取，直到 SRAM单元被写入时为止，之后的后续读取将是SRAM单元。还要注意，如果自通电以来没有存取给定字的SRAM单元，则即使针对该字发出这样的命令，也不会执行存储操作(将数据从SRAM单元写入其相关联的EEPROM单元)。
[0055] 现在将给出NVSRAM阵列的详细描述。
[0056] 图2中示出了本公开的NVSRAM单元20的示意图。首先，将描述NVSRAM单元20的结构，然后将讨论操作。
[0057] 每个NVSRAM单元20包括SRAM单元22，该SRAM单元22 包括形成锁存器的两个交叉耦合的反相器24和26。反相器24包括 PMOS晶体管MP1和NMOS晶体管MN1。晶体管MP1的源极耦合到供电线PS，其漏极耦合到节点N3，并且其主体耦合到n阱线NW。晶体管MN1的漏极耦合到节点N3，并且其源极耦合到地。反相器 26包括PMOS晶体管MP2和NMOS晶体管MN2。晶体管MP2的源极耦合到供电线PS，其漏极耦合到节点N4，并且其主体耦合到n阱线NW。晶体管MN2的漏极耦合到节点N4，并且其源极耦合到地。晶体管MP1和MN1的栅极耦合到节点N4，而晶体管MP2和MN2 的栅极耦合到节点N3。
[0058] 复位NMOS晶体管MN3的漏极耦合到节点N3，其源极耦合到地，并且其栅极耦合到复位线RST。NMOS晶体管MN4的漏极耦合到节点N4，其源极耦合到位线BL，并且其栅极耦合到字级字线 WWL。NMOS晶体管MN5的漏极耦合到节点N4，其源极耦合到节点N5，并且其栅极耦合到编程线PL。NMOS晶体管MN6的漏极耦合到节点N5，其源极耦合到位线BL，并且其栅极耦合到EEPROM 读取字线ERWL。NMOS晶体管MN7的漏极耦合到位线BL，并且其栅极耦合到SRAM读取字线SRWL。NMOS晶体管MN8的漏极耦合到NMOS晶体管MN7的源极，其源极耦合到地，并且其栅极耦合到节点N3。浮置栅极晶体管EE的漏极耦合到节点N5，其源极耦合到EEPROM源极线EES，并且其栅极耦合到控制栅极线CG。
[0059] 现在参考图3描述字开关电路装置28。字开关电路装置28包括被配置为生成控制栅极信号CG的控制栅极锁存器30，被配置为产生 PSN、PS和CL信号的电源锁存器40，以及被配置为生成RST和WWL 信号的控制电路装置50。
[0060] 现在参考图3描述控制栅极锁存器30。控制栅极锁存器30包括交叉耦合的反相器32和34。反相器32包括PMOS晶体管MP31和 NMOS晶体管MN31。晶体管MP31的源极和主体耦合到VPLUS线，并且其漏极耦合到节点N31。晶体管MN31的漏极耦合到节点N31，并且其源极耦合到VMINUS线。晶体管MP31和MN31的栅极耦合到节点N32。反相器34包括PMOS晶体管MP32和NMOS晶体管 MN32。晶体管MP32的源极和主体耦合到VPLUS线，并且其漏极耦合到节点N32。
晶体管MN32的漏极耦合到节点N32，并且其源极耦合到VMINUS线。晶体管MP32和MN32的栅极耦合到节点N31。
晶体管MN32的漏极耦合到节点N32，并且其源极耦合到VMINUS线。晶体管MP32和MN32的栅极耦合到节点N31。
[0061] NMOS晶体管MN33的漏极耦合到节点N31，并且其栅极耦合到编程线PROGC。NMOS晶体管MN34的漏极耦合到晶体管MN33的源极，其源极耦合到地，并且其栅极耦合到PSN线。NMOS晶体管 MN35的漏极耦合到节点N31，并且其栅极耦合到擦除线ERASEC。 NMOS晶体管MN36的漏极耦合到晶体管MN35的源极，其源极耦合到地，并且其栅极耦合到供电线PS。NMOS晶体管MN37的漏极耦合到节点N32，其源极耦合到地，并且其栅极耦合到读取线READ。 PROGC信号和PSN信号处于逻辑高，或者ERASEC信号和PS信号处于逻辑高，用于使控制栅锁存器30置位。READ信号用于使锁存器复位。注意，控制栅极信号CG在节点N32处生成。
[0062] 现在参考图3描述电源锁存器40。电源锁存器40包括交叉耦合的反相器42和44，以及与反相器44的输出串联耦合的反相器46。反相器42包括PMOS晶体管MP41和NMOS晶体管MN41。晶体管 MP41的源极和主体耦合到VDD，并且其漏极耦合到节点N41。晶体管MN41的漏极耦合到节点N41，并且其源极耦合到地。晶体管MP41 和MN41的栅极耦合到节点N42。反相器44包括PMOS晶体管MP42 和NMOS晶体管MN32。晶体管MP42的源极和主体耦合到VDD，并且其漏极耦合到节点N42。晶体管MN42的漏极耦合到节点N42，并且其源极耦合到地。晶体管MP42和MN42的栅极耦合到节点N41。
[0063] NMOS晶体管MN43的漏极耦合到节点N42，并且其栅极耦合到 SETW线。NMOS晶体管MN44的漏极耦合到晶体管MN43的源极，其源极耦合到地，并且其栅极耦合到字线WL。NMOS晶体管MN45 的漏极耦合到节点N41，其源极耦合到地，并且其栅极耦合到RSTW 线。注意，供电线PS在节点N43处产生，并且其反相PSN在节点 N42处产生。RSTW信号处于逻辑高，使由反相器42和44形成的锁存器置位(并因此使电源锁存器40复位)，而SETW和WL线为高，使由反相器42和44形成的锁存器复位(并因此使电源锁存器置位)。
[0064] 反相器46包括PMOS晶体管MP43和NMOS晶体管MN46。 PMOS晶体管MP43的源极和主体耦合到VDD，并且其漏极耦合到节点N43。NMOS晶体管MN46的漏极耦合到节点N43，并且其源极耦合到地。晶体管MP43和MN46的栅极耦合到节点N42。NMOS晶体管MN47的漏极耦合到节点N43，其源极耦合到列线CL，并且其栅极耦合到字线WL。
[0065] 现在参考图3描述控制电路装置50。控制电路装置50包括或非门52、54和56。或非门52具有耦合到字线WL和列线CL的输入。或非门54具有耦合到RESETN线和或非门52的输出的输入。或门 56具有耦合到WRITEN线和或非门52的输出的输入。复位信号RST 在或非门54的输出处产生，并且字级字线WWL信号在或非门56的输出处产生。
[0066] 现在将描述NVSRAM阵列的操作，但首先，定义对NVSRAM 阵列执行的不同操作的术语。“写”是将数据写入字的SRAM单元；“读”是从字的EEPROM单元或SRAM单元读取数据，这取决于是否已经对SRAM单元执行了写入操作；并且“存储”是对字的EEPROM 单元执行的“擦除”操作，跟随有对那些EEPROM单元的“编程”操作。“擦除”操作从EEPROM中清除所存储的数据并使其准备好接收新数据，并且“编程”操作是将来自字的SRAM单元的数据存储在该字的EEPROM单元中的操作。注意，该NVSRAM阵列不执行常规的“重新加载”操作，在常规的“重新加载”操作中，来自字的 EEPROM单元的数据在通电时被加载到该字的SRAM单元中。
[0067] 现在描述包括多个NVSRAM单元20的NVSRAM阵列的操作。在器件通电或通电复位时，不像在现有技术中那样执行重新加载操作，而是从NVSRAM单元20的EEPROM单元EE执行读取操作，直到对那些NVSRAM单元执行写入操作为止。
[0068] 现在参考图2和图3中的示意图，以及图2A中的定时图，现在描述EEPROM单元EE的初始读取。注意，初始读取是按需执行的，而不是自动执行的。在设备通电或通电复位时，通电复位信号进行脉冲，脉冲在时间t1上升，以开始初始读取设置阶段。CG线、PL线和EES线被初始设置为逻辑低；CG和EES为低具有保持存储在浮置栅极晶体管EE中的数据的效果，而PL为低具有将浮置栅极晶体管 EE与SRAM单元22断开的效果。EEPROM读取字线ERWL、SRWL 线并且字级字线WWL被初始设置为逻辑低。
[0069] 读取线READ然后以逻辑高进行脉冲，而VPLUS上升到VDD。这使NVSRAM阵列中的每个字的控制栅极锁存器30通电。注意，在该初始读取期间，编程线PL保持为低。
[0070] VMINUS被设置为EEPROM读取电压，诸如0.5V。读取线READ 处于逻辑高，使每个控制栅极锁存器30的晶体管MN37导通，并使每个控制栅极锁存器30复位，以使反相器34输出逻辑低(VMINUS) 到节点N32，并且反相器32输出逻辑高(VPLUS)。因此，每个控制栅极锁存器30的控制栅极线CG被设置为VMINUS并保持在那里，直到取消片选(ship deselect)。
[0071] 在时间t2，要从其读取的地址已经被正确解码并且稳定，因此读取操作可以开始并且初始读取设置阶段结束。因此，NVSRAM阵列中的一列的读取路径连接到正被读取的字的所有位线。WL线被脉冲激励，以允许CL线跟随PS线。注意，由于WL对整个行是全局的，所以当WL被脉冲激励时，每列的CL连接到该行的所有字开关40 的PS线。相关的CL被列解码器(图8中的附图标记110，下面将解释)选择以用于读取。
[0072] EEPROM读取字线ERWL被设置成作为所选择的CL的函数。 CL为低(如在该示例中那样)意味着PS为低并且NVSRAM单元20 的SRAM单元22未被供电。因此，ERWL将被设置为高，其具有将浮置栅极晶体管EE(图2)连接到位线BL的效果，从而存储在浮置栅极晶体管EE中的数据被读取。在时间t3，要从中读取的地址改变以进行下一次读取操作，因此所述读取操作结束。
[0073] 在写入操作之前，简单地通过将EEPROM读取字线ERWL脉冲激励为逻辑高，而未被描述为脉冲的其他描述的信号保持在它们的相同的电压电平，来执行对NVSRAM单元20的后续读取。如果CL为高，则不执行对浮置晶体管EE的读取，而是读取SRAM单元22。因此，如果CL为高，SRWL会上升，而ERWL会保持为低。
[0074] 现在参考图2和图3中的示意图以及图2B的定时图来描述对 NVSRAM阵列中的NVSRAM单元20的字执行的写入操作。在时间 t1，初始地，SRWL线和ERWL线为低。然后要写入的地址被正确解码，并且要写入SRAM单元22的逻辑值存在于位线BL上。控制栅极线CG、编程线PL和EEPROM源极线EES处于接地或被设置为地。如果之前已经执行了写入操作，则供电线PS在写入操作开始时会已经处于VDD，否则在写入操作开始时会处于接地。然后，字线WL 上升到逻辑高，并且在不久之后，SETW信号进行脉冲。SETW和 WL都处于逻辑高将电源锁存器40的反相器42设置成在节点N41处输出逻辑高，结果是反相器44在节点N42处输出逻辑低，并且反相器46进而在节点N43处输出处于逻辑高的电源信号PS。因此，如果 PS还没有处于逻辑高(意味着自设备通电或通电复位以来未执行写入)，则现在将PS拉至逻辑高。
[0075] 然后将RESETN信号短暂拉至逻辑低。由于此时WL将处于逻辑高，因此或非门52将输出逻辑低，并且或非门54将输出处于逻辑高的复位信号RST。复位信号RST变为逻辑高使SRAM单元22复位。
[0076] 然后，WRITEN信号被脉冲激励为逻辑低。由于或非门52输出逻辑低，因此或非门56将字级字线WWL输出为逻辑高。这使 NVSRAM单元20中的NMOS晶体管MN4导通，结果是SRAM单元 22根据位线BL处的值置位。
[0077] 现在描述可以对NVSRAM阵列中的NVSRAM单元20的字执行的备选写入操作。要写入SRAM单元22的逻辑值存在于位线BL上。控制栅极线CG、编程线PL和EEPROM源极线EES被设置为逻辑低； CG和EES为低具有保持存储在浮置栅极晶体管EE上的数据的效果，而PL为低则用于将浮置栅极晶体管EE与SRAM单元22断开。写入线WL转变为逻辑高。
[0078] 然后，利用逻辑高脉冲激励RSTW线。这导致电源锁存器40的反相器44在节点N42处生成其处于逻辑高的输出，因此反相器46 将供电线PS拉低以在RSTW线的脉冲期间关断SRAM单元22。一旦供电线PS变为低，则RESETN变为低，并且RST变为高。
[0079] 然后，利用逻辑高脉冲激励SETW信号。由于此时写入线WL将处于逻辑高，这具有使电源锁存器40的反相器42将其在节点N41 处的输出拉高的效果，这导致反相器44将其在节点N42处的输出拉低，并且因此反相器46将其在节点N43处的输出PS拉高，从而使后面的SRAM单元22通电。在PS变高之后，RESETN变高并且RST 变低。注意，在RST为高时通电(使PS转换为高)比在PS已经为高时脉冲激励RST消耗更少的功率。
[0080] 由于WL仍然处于逻辑高，因此或非门52将输出逻辑低。 WRITEN信号被脉冲激励为逻辑低，结果是或非门56将字级字线 WWL拉高，从而使NVSRAM单元20中的NMOS晶体管MN4导通，结果是SRAM单元22根据在位线BL处的值置位。写入在时间t2处结束。
[0081] 现在参考图2和图3中的示意图以及图2C的定时图来描述在已经执行写入之后(因此读取是来自SRAM单元)，对NVSRAM阵列中的NVSRAM单元20的字执行的读取操作。为了读取，CG线、PL 线和EES线被设置为逻辑低；CG和EES为低具有保持存储在浮置栅极晶体管EE中的数据的效果，而PL为低具有将浮置栅极晶体管EE 与SRAM单元22断开的效果。SRAM读取字线SRWL最初处于逻辑低，EEPROM读取字线ERWL最初也处于逻辑低。
[0082] 在时间t1，要从中读取的地址已被正确解码并且稳定，因此可以开始读取操作。因此，NVSRAM阵列中的一列的读取路径连接到正被读取的字的所有位线。字线WL转变为逻辑高。字线WL转变为逻辑高的结果是使晶体管MN47导通，将CL线连接到PS线，从而允许读出PS线的当前状态。如果PS线处于逻辑高，如该示例中那样， CL将跟随PS线并升高。
[0083] 在WL和CL升高之后不久，SRWL线升高，使晶体管MN7导通，从而将晶体管MN8耦合到位线BL。晶体管MN8的状态跟随SRAM 单元22的状态。因此，当晶体管MN7导通时，可以通过位线BL读取该状态。这导致位线BL的逻辑电平跟随被读取的SRAM单元22 的逻辑电平。读取周期在t2处结束。该设计和该读取周期的优点在于消除了在读取操作期间SRAM单元22的寄生翻转的风险。
[0084] 现在参考图2和图3的示意图以及图2D的定时图来描述对 NVSRAM单元20的字执行的存储操作。如所解释的，存储操作包括擦除操作，随后是编程操作。注意，如果自通电以来，字的SRAM单元22未被写入(由列线CL为逻辑低指示)，则不执行所命令的存储操作，因为没有要存储的内容。
[0085] 对于擦除操作，EES线、SRWL线、PL线和ERWL线将被设置为逻辑低，RESETN线和WRITEN线将被设置为逻辑高；ERWL为低具有将浮置栅极晶体管EE与位线BL断开的效果。PL为低具有将浮置栅极晶体管EE与SRAM单元22断开的效果。RESETN为高具有使RST被拉低的效果，并且WRITEN为高具有使WWL被拉低的效果。RST为低具有防止SRAM单元22复位的效果，而WWL为低具有将SRAM单元22与位线BL断开的效果。
[0086] 擦除操作在时间t1开始。VMINUS线和VPLUS线被设置为逻辑低，此后擦除线ERASEC被设置为VDD。如果列线CL处于逻辑高，则供电线PS处于VDD，并且擦除线ERASEC被设置为VDD的结果是将CG线拉到VPLUS。然后，VPLUS线将斜坡爬升到浮置栅极晶体管EE的擦除电压(例如14V)，结果是控制栅极线CG也斜坡爬升到擦除电压。然后浮置栅极晶体管EE被擦除。此后，VPLUS线斜坡降低至低于逻辑高但高于地的电压，诸如2V。控制栅极线CG跟随。
[0087] 然后，在时间t2处，READ线被脉冲激励为逻辑高，从而结束擦除操作，并且开始编程操作。READ线被脉冲激励到逻辑高使CG线复位以跟随VMINUS。
[0088] 对于未被选择用于存储操作的NVSRAM阵列的每个字，供电线 PS被设置为低或保持为低，因此PSN为高。然后，在时间t2之后不久用于PROGC的脉冲将使控制栅极锁存器30置位，并且控制栅极线CG将变为VPLUS(在这种情况下将是2V，因为VPLUS线在擦除操作结束时下降到2V)。
[0089] 对于被选择用于存储操作的NVSRAM阵列的每个字，供电线PS 为高，因此PSN为低。因此，当在时间t2之后不久在PROGC线上出现脉冲时，由于PSN保持晶体管MN34关断，因此控制栅极锁存器30不受影响。然后，控制栅极线CG被设置为跟随VMINUS线，并且VMINUS斜坡下降到-9V，同时PL转变为高，具有将存储在 SRAM 22中的数据复制到浮置栅极晶体管EE的效果。在存储操作结束时，顺序反转，结束存储操作。编程操作在时间t3处结束。
[0090] 由上述NVSRAM单元20构建的NVSRAM阵列具有重新加载操作不易落入亚稳状态的优点，因为不是每个NVSRAM单元20都被立即重新加载。由于在通电时不自动执行重新加载操作，因此通电时没有延时，并且NVSRAM单元20在通电时立即可用于读取或写入。由于只有在必要时(当选择给定字时)才执行重新加载，因此功耗降低。另外，由于不会对自通电以来未执行写入操作的字执行编程操作，因此功耗进一步降低。另外，该设计实现了多个并发随机寻址的存储操作，并且不需要对整页的NVSRAM单元执行存储操作。另外，数据翻转的风险最小，并且布局紧凑。
[0091] 应当理解，纠错码(诸如汉明码)可以与NVSRAM阵列一起使用。实际上，用于EEPROM的任何读/写错误管理技术都可以与 NVSRAM阵列一起使用。
[0092] 图4中示出了NVSRAM单元60的备选设计。NVSRAM单元60 包括由交叉耦合的反相器64和66组成的SRAM单元62。反相器64 包括PMOS晶体管MP61和NMOS晶体管MN61。晶体管MP61的源极耦合到供电线PS，其主体耦合到n阱线NW，并且其漏极耦合到节点N61。晶体管MN61的漏极耦合到节点N61，并且其源极耦合到地。晶体管MP61和MN61的栅极耦合到节点N62。反相器66包括PMOS 晶体管MP62和NMOS晶体管MN62。晶体管MP62的源极耦合到供电线PS，其主体耦合到n阱线NW，并且其漏极耦合到节点N62。晶体管MN62的漏极耦合到节点N62，并且其源极耦合到地。晶体管 MP62和MN62的栅极耦合到节点N61。
[0093] NMOS晶体管MN63的漏极耦合到位线BL，并且其栅极耦合到 SRWL线。NMOS晶体管MN64的漏极耦合到晶体管MN63的源极，其源极耦合到地，并且其栅极耦合到节点N61。PMOS晶体管MP63 的源极耦合到节点N62，其漏极耦合到位线BL，其主体耦合到n阱线NW，并且其栅极耦合到字级字线的补WWLN。NMOS晶体管MN65 的漏极和源极耦合到晶体管MP63的源极和漏极以形成传输门，并且其栅极耦合到字级字线WWL。
[0094] NMOS晶体管MN66的漏极耦合到节点N62，其源极耦合到节点 N63，并且其栅极耦合到编程线PL。NMOS晶体管MN67的漏极耦合到节点N63，其源极耦合到位线BL，并且其栅极耦合到EEPROM 读取字线ERWL。
[0095] 浮置栅极晶体管EE的漏极耦合到节点N63，其源极耦合到 EEPROM源极线EES，并且其栅极耦合到控制栅极线CG。
[0096] 尽管该NVSRAM单元60设计作为上述NVSRAM单元30操作，但应当注意，利用这种设计，可以将SRAM单元62与其自身的通电并发地置位，从而最小化功耗和供电噪声。注意，该NVSRAM单元 60设计缺少复位晶体管。
[0097] 现在参考图5描述可与NVSRAM单元60一起使用的字开关电路装置29的备选设计。字开关电路装置29包括控制栅锁存器30(图3)、电源锁存器70和控制电路装置80。
[0098] 电源锁存器70包括形成锁存器的交叉耦合的反相器74和76。反相器74包括PMOS晶体管MP71和NMOS晶体管MN71。晶体管 MP71的源极和主体耦合到VDD，并且其漏极耦合到节点N71。晶体管MN71的漏极耦合到晶体管MP71的漏极，并且其源极耦合到地。晶体管MP71和MN71的栅极耦合到节点N72。反相器76包括PMOS 晶体管MP72和NMOS晶体管MN72。晶体管MP72的源极和主体耦合到VDD，并且其漏极耦合到节点N72。晶体管MN72的漏极耦合到节点N72，并且其源极耦合到地。晶体管MP72和MN72的栅极耦合到节点N71。NMOS晶体管MN73的漏极耦合到节点N72，其源极耦合到地，并且其栅极耦合到字级字线WWL。NMOS晶体管MN74 的漏极耦合到节点N71，其源极耦合到地，并且其栅极耦合到RSTW 线。字级字线WWL处于逻辑高时，使由反相器74和76形成的锁存器复位，并且因此使电源锁存器70置位，而RSTW处于逻辑高时，使由反相器74和76形成的锁存器置位，并且因此使电源锁存器70 复位。注意，在节点N72处产生电源信号的反相PSN。
[0099] 电源锁存器70电路装置还包括反相器78，反相器78的输入耦合到节点N72，从而在其输出处产生电源信号PS。反相器78包括PMOS 晶体管MP73和NMOS晶体管MN75。晶体管MP73的源极和主体耦合到VDD，并且其栅极耦合到节点N72。晶体管MN75的源极耦合到地，并且其栅极耦合到节点N72。晶体管MP73和MN75的漏极耦合到节点N73。NMOS晶体管MN76的漏极耦合到节点N73，其源极耦合到列线CL，并且其栅极耦合到字线WL。注意，在节点N73处产生电源信号PS。
[0100] 现在参考图6描述控制信号生成电路80。控制信号生成电路80 包括与非门82和反相器84。与非门82具有耦合到字线WL和SETW 线的输入，并将其输出提供给反相器84。WWLN信号在NAND门82 的输出处产生，并且WWL信号在反相器84的输出处产生。
[0101] 将备选的NVSRAM设计60与其字开关29一起使用的优点在于使用了更少的晶体管，与NVSRAM设计30及其字开关28相比，减少了七个晶体管的面积消耗。
[0102] 现在参考图7描述利用上面教导的NVSRAM单元20或60的字 90。字开关电路装置124(可以是字开关电路装置28或字开关电路装置29)具有耦合到NW线、WL线、SRWL线、ERWL线、PL线、 EES线、VDD线、VPLUS线、VMINUS线、ERASEC线、PROGC 线、RSTW线、CL线、READ线和SETW线的输入，并向PS线、 CG线、RST线和WWL线提供输出。任意数量的NVSRAM单元94…9n 耦合到字开关124和它们相应的位线BL0…BLn。字开关电路装置124 执行如上所述的功能，以便于对和由NVSRAM单元94…9n执行的读取、写入、重新加载和存储操作。
[0103] 现在参考图8描述NVSRAM阵列104。NVSRAM阵列104包括多个列，每个列包括字90(具有上述结构)。每个字90被分成其组成位单元122及其相应的字开关124。行解码器108和列解码器110从控制逻辑116接收指令并对应地解码NVSRAM阵列104内的地址。写入HV生成器112和读出放大器118分别在写入周期和读取周期期间操作，以实现向NVSRAM阵列104写入数据和从NVSRAM阵列 104读取数据。控制逻辑116可以经由SPI总线接口114来接收命令 (例如，读取、写入、重新加载和存储器)，并且可以基于该命令生成其对行解码器108和列解码器110的命令。
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