반도체장치의 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히, 오프셋 측벽구조를 갖는 반도체장치의 제조방법에 관한 것이다.

종래의 반도체장치에서는, 게이트전극을 주입 마스크로서 불순물 이온주입을 하여, 자기 정합적으로 연장층을 형성하였다. 여기서, 연장층(extention layer)은, 후에 형성되는 소스·드레인 주요층보다도 얕은 접합으로 되도록 형성되는 불순물층이고, 소스·드레인 주요층과 동일 도전형이고, 소스·드레인층으로서 기능하기 때문에 소스·드레인 연장층이라고 칭하여야 하지만, 편의상 연장층이라고 칭한다.

그러나, 이 방법으로 하면, 주입시의 불순물이온의 산란이나 그 후의 프로세스중에서의 불순물이온의 확산에 의해서 연장층이 게이트전극의 하부에 필요이상으로 연장하게 된다. 그 상태를 도 34에 나타낸다.

도 34에 나타낸 MOS 트랜지스터 M1에서는, 반도체기판 SB 상에 게이트 절연막 GX가 선택적으로 배치되고, 게이트 절연막 GX 상에 게이트전극 GT이 배치되어 있다. 그리고, 게이트전극 GT의 양측의 반도체기판 SB의 표면 내에는 한 쌍의 연장층 EX가 배치되어 있지만, 연장층 EX는 게이트전극 GT의 하부에까지 연장되어 있다. 이러한 상태를, 게이트 오버랩이라고 칭한다. 도 34의 경우, 각 연장층 EX의 게이트 오버랩 길이는 L1이다. 이와 같이, 연장층 EX가 게이트전극 GT의 하부에까지 필요이상으로 연장함으로써, 실효적인 채널길이(L2)가 짧게 되어 쇼트채널효과가 현저하게 된다.

최근의 최소 게이트 길이가 0.1㎛보다 작은 반도체장치에서는, 쇼트채널효과가 현저해지고, 게이트 길이가 설계값보다 간신히 하회하면 트랜지스터가 동작하지 않게 되는 등, 쇼트채널효과가 생산 수율을 하강시키는 큰 요인으로 되어 있다. 따라서, 게이트 오버랩은, 쇼트채널효과를 초래한다고 하는 점에서 바람직하지 않은 현상이다.

도 35에, MOS 트랜지스터 M1의 대기상태를 모식적으로 나타낸다. 도 35에 나타낸 바와 같이, 대기시에는, 소스측이 되는 연장층 EX에는 전압 0V가 인가되고, 드레인측이 되는 연장층 EX에는 전압 1V가 인가되고, 게이트전극 GT 및 반도체기판 SB에는 전압 0V가 인가된다. 이러한 경우, 게이트와 드레인의 오버랩 면적에 비례하여 게이트-드레인간에 누설전류가 흐른다. 최근, 박막화의 경향이 현저한 게이트 절연막에서는, 게이트 오버랩에 의해 게이트-드레인간의 전류누설이 보다 현저하게 되어, LSI의 대기전력의 증대의 요인이 된다.

또한, 도 36에 MOS 트랜지스터 M1의 동작상태를 모식적으로 나타낸다. 도 36에 나타낸 것처럼, 동작시에는, 소스측이 되는 연장층 EX에는 전압 0V가 인가되고, 드레인측이 되는 연장층 EX에는 전압 0∼1V가 인가되고, 게이트전극 GT에는 전압 0∼1V가 인가된다. 실제의 회로동작에 있어서는, 게이트와 드레인의 전압이 변동하는 경우가 있지만, 이러한 경우에 게이트 오버랩 면적이 크면 기생용량이 커져, 그 부분에 전하를 보다 많이 주입해야 되고, 회로동작을 늦추는 큰 요인이 된다.

이들의 문제점을 해소하기 위해서, 최근에는 오프셋 측벽구조가 이용되고 있다. 도 37에 오프셋 측벽구조를 나타낸다. 이때, 도 37에서, 도 34에 나타낸 MOS 트랜지스터 M1과 같은 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

도 37에서, 게이트전극 GT 및 게이트 절연막 GX의 측면에 접하도록 오프셋 측벽 OF가 배치되어 있다. 오프셋 측벽 OF를 형성한 후, 게이트전극 GT 및 오프셋 측벽 OF를 주입 마스크로서 사용하여, 자기 정합적으로 연장층 EX를 형성한다. 이에 따라, 연장층 EX가 게이트전극 GT의 하부에 연장하는 길이를 짧게 할 수 있다.

그러나, 이 방법에서는, N 채널 MOS 트랜지스터(NMOS 트랜지스터) 및 P 채널 MOS 트랜지스터(PMOS 트랜지스터)의 양쪽을 갖는 반도체장치에서는 이하에 설명하는 불편함이 발생한다.

도 38에서는, 동일한 반도체기판 SB 상에 배치된 NMOS 트랜지스터 M11 및 PMOS 트랜지스터 M12를 보이고 있다.

도 38에서, NMOS 트랜지스터 M11은, 반도체기판 SB 상에 선택적으로 배치된 게이트 절연막 GX1, 게이트 절연막 GX1 상에 배치된 게이트전극 GT1, 게이트전극 GT1 및 게이트 절연막 GX1의 측면에 접하도록 배치된 오프셋 측벽 OF1, 및 게이트전극 GT1의 양측의 반도체기판 SB의 표면 내에 배치된 한 쌍의 연장층 EX1을 갖는다. 이 경우, 연장층 EX1의 게이트 오버랩 길이는 L3이고, 실효적인 채널길이는 L4가 된다.

PMOS 트랜지스터 M12는, 반도체기판 SB 상에 선택적으로 배치된 게이트 절연막 GX2, 게이트 절연막 GX2상에 배치된 게이트전극 GT2, 게이트전극 GT2 및 게이트 절연막 GX2의 측면에 접하도록 배치된 오프셋 측벽 OF2, 및 게이트전극 GT2의 양측의 반도체기판 SB의 표면 내에 배치된 한 쌍의 연장층 EX2를 갖는다. 이 경우, 연장층 EX2의 게이트 오버랩 길이는 L5이고, 실효적인 채널길이는 L6이 된다.

NMOS 트랜지스터 M11과 PMOS 트랜지스터 M12를 비교한 경우, NMOS 트랜지스터 M11의 게이트 오버랩 길이 L3은, PMOS 트랜지스터 M12의 게이트 오버랩 길이 L5보다도 짧고, 실효채널길이 L4는 L6보다도 긴 것으로 판단된다.

이것은, NMOS 트랜지스터의 소스·드레인 불순물로서 통상 사용되는 As(비소)와 PMOS 트랜지스터의 소스·드레인 불순물로서 통상 사용되는 B(보론)에서는, B쪽이 실리콘중에서의 확산속도가 훨씬 큰 것에 기인한다.

즉, As 및 B를 이온주입하여, 각각 같은 형상의 주입층을 형성하여도, 그 후의 프로세스의 열처리에서, B 쪽이 크게 확산하여 버리기 때문에, PMOS 트랜지스터 M12의 연장층 EX2쪽이, NMOS 트랜지스터 M11의 연장층 EX1보다도, 게이트 오버랩 길이가 길게 된다.

그 결과, PMOS 트랜지스터 M12의 쇼트채널효과가 현저하게 되고, 또한, 게이트-드레인간의 기생용량이 증대하여, 게이트-드레인간의 전류누설이 증대한다.

또한, 도 39에는, 동일한 반도체기판 SB 상에 배치되었다, NMOS트랜지스터(NMOSFET) M21 및 PMOS 트랜지스터(PMOSFET) M22를 도시하고 있지만, 도 38에 나타낸 NMOS 트랜지스터 M11 및 PMOS 트랜지스터 M12와 다른 점은, 오프셋 측벽 OF1 및 OF2의 폭이 넓어져, 각각 오프셋 측벽 OF11 및 OF12로 되어 있는 점이다.

오프셋 측벽의 폭을 넓게 함으로써, PMOS 트랜지스터 M22에서는, 게이트 오버랩 길이가 짧게 되고, 실효채널길이를 길게 할 수 있지만, NMOS 트랜지스터 M21에서는, 오프셋 측벽 OF11의 폭이 넓게 되었기 때문에, 프로세스중의 열처리에 의해서도 주입된 불순물이 게이트전극 GT1의 하부에 달하지 않고, 게이트 오버랩이 전혀 생기지 않고, NMOS 트랜지스터 M21의 채널과 소스·드레인 사이가 절연되어 동작전류가 감소한다고 하는 문제가 발생한다.

여기서, NMOS 트랜지스터 및 PMOS 트랜지스터의 양쪽을 갖는 반도체장치의 종래의 제조방법의 일례로서, CMOS 트랜지스터 90A 및 90B를 갖는 반도체장치의 제조방법에 관해서, 제조공정을 순차로 나타낸 단면도인 도 40∼도 46을 사용하여 설명한다. 이때, CMOS 트랜지스터 90A는 저전압에 대응하고, CMOS 트랜지스터 90B는 고전압에 대응하며, 각각의 구성은 최종 공정을 설명하는 도 46에 도시된다.

우선, 도 40에 나타낸 바와 같이, 실리콘 기판(1)의 표면 내에 소자분리절연막(2)을 선택적으로 형성하고, 저전압 NMOS 트랜지스터 및 저전압 PMOS 트랜지스터를 형성하는 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR를 규정함과 동시에, 고전압 NMOS 트랜지스터 및 고전압 PMOS 트랜지스터를 형성하는 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR를 규정한다. 이때, 저전압 NMOS 영역 LNR 및 저전압PMOS 영역 LPR를 총칭하여 저압회로부, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR를 총칭하여 고압회로부라 칭하는 경우도 있다.

그리고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에 대응하고, 실리콘 기판(1)의 표면 내에 P형 불순물을 포함한 P웰 영역 PW를, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에 대응하고, 실리콘 기판(1)의 표면 내에 N형 불순물을 포함한 N웰 영역 NW를 형성한다. 이때, 이하의 설명에서는, P웰 영역 PW 및 N웰 영역 NW를 구별하지 않고, 간단히 실리콘 기판이라고 칭하는 경우도 있다.

이어서, 실리콘 기판(1)의 전체면을 덮도록 실리콘산화막 등의 제 1 절연막을 제 1 두께로 형성한다. 다음에, 저압회로부의 상면을 노출하도록 레지스트 마스크를 형성하고, 예를 들면 불산처리에 의해 저압회로부에서의 제 1 절연막을 제거한다.

그 후, 레지스트 마스크를 제거하고, 실리콘 기판(1)의 전체면을 덮도록 실리콘산화막 등의 제 2 절연막을 제 2 두께로 형성한다. 이에 따라, 저압회로부에서는, 제 2 두께의 절연막이 형성되고, 고압회로부에서는 제 1 절연막의 두께가 더 두껍게 된 제 3 절연막이 형성된다.

다음에, 실리콘 기판(1)의 전체면에 폴리실리콘층을 형성한 후, 폴리실리콘층 및 그 하부의 제 2 절연막 및 제 3 절연막을 패터닝하고, 저압회로부 및 고압회로부에 게이트전극 및 게이트 절연막을 선택적으로 형성한다. 도 40은 패터닝 후의 상태를 나타내고 있고, 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR에서는, 선택적으로 형성된 게이트 절연막(3)상에, 각각 게이트전극 51 및 52가 배치되고, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에서는, 선택적으로 형성된 게이트 절연막(4)상에, 각각 게이트전극 53 및 54가 배치된 구성으로 되어 있다.

다음에, 도 41에 나타낸 공정에서, 고전압 NMOS 영역 HNR에서의 실리콘 기판(1)의 표면 내에, N형 불순물, 예를 들면 비소(As)를 이온주입에 의해 비교적 저농도로 도입하고, 한 쌍의 연장층(63)을 형성한다. 도 41은, 사진제판에 의한 패터닝에 의해 고전압 NMOS 영역 HNR 상부 이외를 레지스트 마스크 RM41로 덮고, 게이트전극(53)을 주입 마스크로 하여, 고전압 NMOS 영역 HNR에 N형 불순물을 이온주입하는 상태를 나타내고 있다.

한 쌍의 연장층(63)은, 게이트전극(53)의 하부의 실리콘 기판(1)을 사이에 삽입하여 대향하도록 배치되어 있다. 이 경우, 게이트전극(53) 하부의 실리콘 기판(1)의 영역이 채널영역이 된다.

다음에, 도 42에 나타낸 공정에서, 고전압 PMOS 영역 HPR에서의 실리콘 기판(1)의 표면 내에, P형 불순물, 예를 들면 보론(B)을 이온주입에 의해 비교적 저농도로 도입하고, 한 쌍의 연장층(64)을 형성한다. 도 42는 사진제판에 의한 패터닝에 의해 고전압 PMOS 영역 HPR 상면 이외를 레지스트 마스크 RM42로 덮고, 게이트전극(54)을 주입 마스크로 하여, 고전압 PMOS 영역 HPR에 P형 불순물을 이온주입되어 있는 상태를 나타내고 있다.

한 쌍의 연장층(64)은, 게이트전극(54)의 하부의 실리콘 기판(1)을 사이에 삽입하여 대향하도록 배치되어 있다. 이 경우, 게이트전극(54) 하부의 실리콘 기판(1)의 영역이 채널영역이 된다.

다음에, 도 43에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 실리콘산화막 OX1을 형성한다. 이 후, 실리콘산화막 OX1을 이방성식각에 의해 전면적을 식각함으로써, 게이트전극(51∼54)의 측면에만 실리콘산화막 OX1을 남기고, 오프셋 측벽(9)을 형성한다.

다음에, 도 44에 나타낸 공정에서, 저전압 NMOS 영역 LNR에서의 실리콘 기판(1)의 표면 내에, N형 불순물, 예를 들면 비소(As)를 이온주입에 의해 비교적 저농도로 도입하고, 한 쌍의 연장층(61)을 형성한다. 도 44는, 사진제판에 의한 패터닝에 의해 저전압 NMOS 영역 LNR 상면 이외를 레지스트 마스크 RM43으로 덮고, 게이트전극(51)및 오프셋 측벽(9)을 주입 마스크로 하여, 저전압 NMOS 영역 LNR에 N형 불순물을 이온주입한 상태를 나타내고 있다.

한 쌍의 연장층(61)은 게이트전극(51)의 하부 실리콘 기판(1)을 사이에 삽입하여 대향하도록 배치되어 있다. 이 경우, 게이트전극(51) 하부의 실리콘 기판(1)의 영역이 채널영역이 된다.

다음에, 도 45에 나타낸 공정에서, 저전압 PMOS 영역 LPR에서의 실리콘 기판(1)의 표면 내에, P형 불순물, 예를 들면 보론(B)을 이온주입에 의해 비교적 저농도로 도입하여, 한 쌍의 연장층(62)을 형성한다. 도 45는, 사진제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상면 이외를 레지스트 마스크 RM44로 덮고, 게이트전극(52) 및 오프셋 측벽(9)을 주입 마스크로 하여, 저전압 PMOS 영역 LPR에 P형 불순물을 이온주입한 상태를 나타내고 있다.

한 쌍의 연장층(62)은, 게이트전극(52)의 하부의 실리콘 기판(1)을 사이에삽입하여 대향하도록 배치되어 있다. 이 경우, 게이트전극(52) 하부의 실리콘 기판(1)의 영역이 채널영역이 된다.

다음에, 도 46에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 예를 들면 실리콘질화막 등의 절연막을 형성한 후, 이방성식각에 의해 전면적으로 식각함으로써, 오프셋 측벽(9)의 측면에 측벽 절연막(11)을 형성한다.

그 후, 저전압 NMOS 영역 LNR에서는, 게이트전극(51), 오프셋 측벽(9) 및 측벽 절연막(11)을 주입 마스크로 하여, N형 불순물을 비교적 고농도로 이온주입하여 한 쌍의 소스·드레인층(81)을 형성한다. 또한, 저전압 PMOS 영역 LPR에서는, 게이트전극(52), 오프셋 측벽(9) 및 측벽 절연막(11)을 주입 마스크로 하여서, P형 불순물을 비교적 고농도로 이온주입하여 한 쌍의 소스·드레인층(82)을 형성한다.

또한, 고전압 NMOS 영역 HNR에서는, 게이트전극(53), 오프셋 측벽(9) 및 측벽 절연막(11)을 주입 마스크로 하여서, N형 불순물을 비교적 고농도로 이온주입하여 한 쌍의 소스·드레인층(83)을 형성하고, 고전압 PMOS 영역 HPR에서는, 게이트전극(54), 오프셋 측벽(9) 및 측벽 절연막(11)을 주입 마스크로 하여서, P형 불순물을 비교적 고농도로 이온주입하여 한 쌍의 소스·드레인층(84)을 형성한다.

이상과 같은 공정을 거쳐서, CMOS 트랜지스터 90A 및 90B를 갖는 반도체장치를 얻을 수 있다.

이상 설명한 바와 같이, 종래에는, 저압회로부와 고압회로부로 연장층의 형성 공정을 바꾸도록 하였지만, PMOS 트랜지스터와 NMOS 트랜지스터로, 연장층 형성을 위한 불순물 이온주입은 같은 조건으로 행하였다.

그 때문에, N형 불순물(As)과 P형 불순물(B)의 실리콘 기판 중에서의 확산속도의 차이에 따라서, 연장층의 게이트 오버랩의 정도가, NMOS 트랜지스터와 PMOS 트랜지스터에서 서로 달랐다.

본 발명은, 상기와 같은 문제점을 해소하기 위해서 주어진 것으로, NMOS 트랜지스터 및 PMOS 트랜지스터를 갖는 반도체장치에 있어서, 쇼트채널효과를 억제함 과 동시에, 게이트-드레인간의 전류누설을 감소하여, 회로동작속도의 저하를 감소시킨 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.

도 1은 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 2는 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 3은 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 4는 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 5는 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 6은 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 7은 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 8은 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 9는 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 10은 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 11은 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 12는 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 13은 본 발명에 따른 실시예 1의 반도체장치의 제조공정도,

도 14는 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 15는 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 16은 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 17은 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 18은 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 19는 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 20은 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 21은 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 22는 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 23은 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 24는 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 25는 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 26은 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 27은 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 28은 본 발명에 따른 실시예 2의 반도체장치의 제조공정도,

도 29는 본 발명에 따른 실시예 3의 반도체장치의 제조공정도,

도 30은 본 발명에 따른 실시예 3의 반도체장치의 제조공정도,

도 31은 본 발명에 따른 실시예 3의 반도체장치의 제조공정도,

도 32는 본 발명에 따른 실시예 3의 반도체장치의 제조공정도,

도 33은 본 발명에 따른 실시예 3의 반도체장치의 제조공정도,

도 34는 연장층이 게이트전극의 하부에 필요이상으로 연장한 상태를 도시한 도면,

도 35는 연장층이 게이트전극의 하부에 필요이상으로 연장한 경우의 문제점을 설명하는 도면,

도 36은 연장층이 게이트전극의 하부에 필요이상으로 연장한 경우의 문제점을 설명하는 도면,

도 37은 연장층이 게이트전극의 하부에 필요이상으로 연장한 경우의 문제점을 설명하는 도면,

도 38은 연장층이 게이트전극의 하부에 필요이상으로 연장하는 것을 방지하는 구성을 도시한 도면,

도 39는 연장층이 게이트전극의 하부에 필요이상으로 연장하는 것을 방지하는 구성의 문제점을 설명하는 도면,

도 40은 종래의 반도체장치의 제조공정도,

도 41은 종래의 반도체장치의 제조공정도,

도 42는 종래의 반도체장치의 제조공정도,

도 43은 종래의 반도체장치의 제조공정도,

도 44는 종래의 반도체장치의 제조공정도,

도 45는 종래의 반도체장치의 제조공정도,

도 46은 종래의 반도체장치의 제조공정을 도시한 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

1 : 실리콘 기판3, 4 : 게이트 절연막

9, 10, 90 : 오프셋 측벽11, 12 : 측벽 절연막

51∼54 : 게이트전극61∼64: 연장층

81∼84 : 소스·드레인층611, 631 : N형 불순물층

621, 641 : P형 불순물층OX1, OX2, OX11, OX12, OX13 : 실리콘산화막

본 발명에 따른 제 1 국면에 기재된 반도체장치의 제조방법은, 반도체기판의 주표면 표면을, 제 1 NMOS 트랜지스터 및 제 1 PMOS 트랜지스터를 형성하기 위한 제 1 NMOS 영역 및 제 1 PMOS 영역으로 적어도 구분하는 공정(a)과, 상기 제 1 NMOS 영역 및 상기 제 1 PMOS 영역의 각각에, 제 1 게이트 절연막을 선택적으로 형성하여, 상기 제 1 NMOS 영역 및 상기 제 1 PMOS 영역의 상기 제 1 게이트 절연막 상에, 각각 제 1 및 제 2 게이트전극을 형성하는 공정(b)과, 적어도 상기 제 1 게이트전극을 주입 마스크의 일부로 하여 N형 불순물을 이온주입하여, 상기 제 1 게이트전극의 측면 바깥쪽의 상기 반도체기판의 표면 내에 쌍으로 된 제 1 연장층을 형성하고, 적어도 상기 제 2 게이트전극을 주입 마스크의 일부로 하여 P형 불순물을 이온주입하여, 상기 제 2 게이트전극의 측면 바깥� ��의 상기 반도체기판의 표면 내에 쌍으로 된 제 2 연장층을 형성하는 공정(c)을 구비하고, 상기 공정(c)은, 상기 P형 불순물의 이온주입에 의해 형성되는 제 2 이온주입층의 배치간격이, 상기 N형 불순물의 이온주입에 의해 형성되는 제 1 이온주입층의 배치간격보다도 넓게 되도록, 상기 제 1 및 제 2 이온주입층을 형성하는 공정(c-1)을 포함하고 있다.

본 발명에 따른 제 2 국면에 기재된 반도체장치의 제조방법은, 상기 공정(c-1)이, 상기 제 1 및 제 2 게이트전극의 측면에 제 1 오프셋 측벽을 형성하는 공정(c-1-1)과, 상기 제 1 NMOS 영역에서, 상기 제 1 게이트전극 및 상기 제 1 오프셋 측벽을 주입 마스크로 하여서, 상기 N형 불순물을 이온주입하여, 상기 제 1 게이트전극의 측면 바깥쪽의 상기 반도체기판의 표면 내에 상기 제 1 이온주입층을 형성하는 공정(c-1-2)과, 상기 제 1 오프셋 측벽의 측면에 제 2 오프셋 측벽을 형성하는 공정(c-1-3)과, 상기 제 1 PMOS 영역에서, 상기 제 2 게이트전극 및 상기 제 1 및 제 2 오프셋 측벽을 주입 마스크로 하여서 상기 P형 불순물을 이온주입하여, 상기 제 2 게이트전극의 측면 바깥쪽의 상기 반도체기판의 표면 내에 상기 제 2 이온주입층을 형성하는 공정(c-1-4)을 포함하고 있다 .

본 발명에 따른 제 3 국면에 기재된 반도체장치의 제조방법은, 상기 공정(a)이, 상기 반도체기판의 상기 주표면 표면을, 상기 제 1 NMOS 트랜지스터보다도 동작전압이 높은 제 2 NMOS 트랜지스터를 형성하기 위한 제 2 NMOS 영역 및, 상기 제 1 PMOS 트랜지스터보다도 동작전압이 높은 제 2 PMOS 트랜지스터를 형성하기 위한 제 2 PMOS 영역으로 더 구분하는 공정을 포함하고, 상기 공정(b)이, 상기 제 2NMOS 영역 및 상기 제 2 PMOS 영역 상에, 상기 제 1 게이트 절연막보다도 두꺼운 제 2 게이트 절연막을 선택적으로 형성하고, 상기 제 2 NMOS 영역 및 상기 제 2 PMOS 영역의 상기 제 2 게이트 절연막 상에, 각각 제 3 및 제 4 게이트전극을 더 형성하는 공정을 포함하고, 상기 공정(c)에 앞서서, 상기 제 3 및 제 4 게이트전극의 측면에 오프셋 측벽을 형성하는 공정과, 상기 제 2 NMOS 영 역에서, 상기 제 3 게이트전극 및 상기 오프셋 측벽을 주입 마스크로 하여서 N형 불순물을 이온주입하여, 상기 제 3 게이트전극의 측면 바깥쪽의 상기 반도체기판의 표면 내에 쌍으로 된 제 3 연장층을 형성하는 공정과, 상기 제 2 PMOS 영역에서, 상기 제 4 게이트전극 및 상기 오프셋 측벽을 주입 마스크로 하여서 P형 불순물을 이온주입하여, 상기 제 4 게이트전극의 측면 바깥쪽의 상기 반도체기판의 표면 내에 쌍으로 된 제 4 연장층을 형성하는 공정을 더 구비한다.

본 발명에 따른 제 4 국면에 기재된 반도체장치의 제조방법은, 상기 공정(c-1-1)이, 상기 반도체기판의 전체면에 상기 오프셋 측벽을 덮도록 제 1 절연막을 형성하고, 상기 오프셋 측벽의 두께를 증가시킴으로써 상기 제 1 오프셋 측벽을 형성하는 공정을 포함하고 있다.

본 발명에 따른 제 5 국면에 기재된 반도체장치의 제조방법은, 상기 공정(c) 후에, 적어도 상기 제 1 NMOS 영역 및 PMOS 영역에서, 상기 제 2 오프셋 측벽의 측면에 제 1 측벽 절연막을 형성하는 공정(d)과, 적어도 상기 제 1 NMOS 영역에서, 상기 제 1 게이트전극, 상기 제 1, 제 2 오프셋 측벽, 및 상기 제 1 측벽 절연막을 주입 마스크로 하여서, N형 불순물을 이온주입하고, 상기 제 1 게이트전극의 측면바깥쪽의 상기 반도체기판의 표면 내에 제 1 소스·드레인층을 형성하는 공정(e)과, 상기 공정(e) 후에, 상기 제 1 측벽 절연막의 측면에 제 2 측벽 절연막을 형성하는 공정(f)과, 적어도 상기 제 1 PMOS 영역에서, 상기 제 2 게이트전극, 상기 제 1, 제 2 오프셋 측벽, 상기 제 1 및 제 2 측벽 절연막을 주입 마스크로 하여서, P형 불순물을 이온주입하여, 상기 제 2 게이트전극의 측면 바깥쪽의 상기 반도체기판의 표면 내에 제 2 소스·드레인층을 형성하는 공정(g)을 더욱 구비한다.

본 발명에 따른 제 6 국면에 기재된 반도체장치의 제조방법은, 상기 공정(c-1-1)이, 상기 반도체기판의 전체면에 제 1 절연막을 형성하여, 상기 반도체기판표면의 상기 제 1 절연막을 이방성식각에 의해서 제거함으로써, 상기 제 1 절연막을 상기 제 1 및 제 2 게이트전극의 측면에 남겨 상기 제 1 오프셋 측벽을 형성하는 공정을 포함하고, 상기 공정(c-1-3)은, 상기 반도체기판의 전체면에 제 2 절연막을 형성하는 공정을 포함하고, 상기 제 1 오프셋 측벽의 측면의 상기 제 2 절연막을 상기 제 2 오프셋 측벽으로 하고, 상기 공정(c-1-4)은, 상기 반도체기판 표면에 상기 제 2 절연막을 남긴 상태에서 상기 P형 불순물을 이온주입하는 공정을 포함하고 있다.

[발명의 실시예]

<A. 실시예 1>

<A-1.제조방법>

본 발명에 따른 실시예 1의 반도체장치의 제조방법으로서, CMOS 트랜지스터100A 및 CMOS 트랜지스터 100B를 갖는 반도체장치의 제조방법에 관해서, 제조공정을 순차로 나타낸 단면도인 도 1∼도 13을 사용하여 설명한다. 이때, CMOS 트랜지스터 100A는 저전압에 대응하고, CMOS 트랜지스터 100B는 고전압에 대응하고, 각각의 구성은 최종 공정을 설명하는 도 13에 도시된다.

먼저, 도 1에 나타낸 바와 같이, 실리콘 기판(1)의 표면 내에 소자분리 절연막(2)을 선택적으로 형성하고, 저전압 NMOS 트랜지스터 및 저전압 PMOS 트랜지스터를 형성하는 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR를 규정함과 동시에, 고전압 NMOS 트랜지스터 및 고전압 PMOS 트랜지스터를 형성하는 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR를 규정한다. 이때, 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR를 총칭하여 저압회로부, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR를 총칭하여 고압회로부라고 칭하는 경우도 있다.

그리고, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에 대응하여, 실리콘 기판(1)의 표면 내에 P형 불순물을 포함한 P웰 영역 PW를, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에 대응하여, 실리콘 기판(1)의 표면 내에 N형 불순물을 포함한 N웰 영역 NW를 형성한다. 이때, 이하의 설명에서는, P웰 영역 PW 및 N웰 영역 NW를 구별하지 않고, 간단히 실리콘 기판이라고 칭하는 경우도 있다.

이어서, 실리콘 기판(1)의 전체면을 덮도록, 두께 2∼8nm의 제 1 실리콘산화막을 형성한다. 다음에, 저압회로부의 상부가 개구부가 되도록 레지스트 마스크를 형성하고, 예를 들면 불산처리에 의해 저압회로부에서의 제 1 실리콘산화막을 제거한다.

그 후, 레지스트 마스크를 제거하여, 실리콘 기판(1)의 전체면을 덮도록 두께 0.5∼3nm의 제 2 실리콘산화막을 형성한다. 이에 따라, 저압회로부에서는 제 2 실리콘산화막이 형성되고, 고압회로부에서는 제 1 실리콘산화막의 두께가 더욱 두껍게 되어, 두께 2∼9 nm의 제 3 실리콘산화막이 형성된다.

다음에, 실리콘 기판(1)의 전체면에 폴리실리콘층을 형성한 후, 폴리실리콘층 및 그 하부의 제 2 실리콘산화막 및 제 3 실리콘산화막을 패터닝하고, 저압회로부 및 고압회로부에 게이트전극 및 게이트 절연막을 선택적적으로 형성한다. 이때, 최소 게이트 폭은, 0.015∼0.10㎛이 된다.

여기서, 폴리실리콘층의 막두께는, 예를 들면, 50∼200nm으로 한다. 또한, 폴리실리콘층 대신에 폴리실리콘게르마늄층, 또는 폴리실리콘게르마늄층과 폴리실리콘층의 적층구조이어도 된다. 또한, 폴리실리콘층에는, 미리 불순물이 도핑되어 있어도 되고, 비도핑 폴리실리콘층을 형성한 후, NMOS 영역에서의 비도핑 폴리실리콘층에는 인(P) 등의 N형 불순물을, PMOS 영역에서의 비도핑 폴리실리콘층에는 보론(B) 등의 P형 불순물을 이온주입하여도 된다. 물론, 비도핑 폴리실리콘층 자체이어도 된다. 이때, 폴리실리콘층중의 불순물의 농도는 1×10 ¹⁹ ∼1×10 ²¹ cm ^-3 가 된다.

도 1은 패터닝 후의 상태를 나타내고 있고, 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR에서는, 선택적으로 형성된 게이트 절연막 3상에, 각각 게이트전극51 및 52가 배치되고, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에서는, 선택적으로 형성된 게이트 절연막 4상에, 각각게이트전극 53 및 54가 배치된 구성으로 되어 있다.

다음에, 도 2에 나타낸 공정에서, 고전압 NMOS 영역 HNR에서의 실리콘 기판(1)의 표면 내에, N형 불순물, 예를 들면 비소(As)를 이온주입에 의해 비교적 저농도로 도입하여, 한 쌍의 N형 불순물층(631)을 형성한다(연장주입).

이온주입조건은, 비소의 경우는, 주입에너지 10∼50keV로 도우즈량 5×10 ¹² ∼1×10 ¹⁴ cm ^-2 로 한다. 또한, 인(P)의 경우이면, 주입에너지 10∼30keV로 도우즈량 5×10 ¹² ∼1×10 ¹⁴ cm ^-2 로 한다. 이때, 양쪽의 혼합주입이어도 된다.

계속해서, 실리콘 기판(1)내에 보론(B)등의 P형 불순물을 이온주입하고 한 쌍의 P형 불순물층(731)을 형성한다(포켓 주입). 이 주입조건은, 주입에너지 3keV∼15keV, 도우즈량 1×10 ¹² ∼1×10 ¹³ cm ^-2 로 한다.

도 2는, 사진제판에 의한 패터닝에 의해 고전압 NMOS 영역 HNR 상부 이외를 레지스트 마스크 RM1로 덮고, 게이트전극(53)을 주입 마스크로 하여서, 고전압 NMOS 영역 HNR에 연장주입 및 포켓주입을 행한 상태를 나타내고 있다.

이때, 한 쌍의 N형 불순물층(631) 및 한 쌍의 P형 불순물층(731)은, 열처리에 의해 한 쌍의 연장층(63) 및 한 쌍의 포켓층(73)이 되고, 한 쌍의 연장층(63)은, 게이트전극(53)의 하부의 실리콘 기판(1)을 사이에 삽입하여 대향하게 배치된다. 이 경우, 게이트전극(53) 하부의 실리콘 기판(1)의 영역이 채널영역이 된다. 도 3 이후에는, 한 쌍의 연장층(63) 및 한 쌍의 포켓층(73)이 된 상태를 나타내고 있다.

여기서, 포켓 주입에 있어서는, 실리콘 기판(1)을 주입축에 대하여 소정각도기울여 소정방향으로부터의 주입이 종료하면, 다음에, 실리콘 기판(1)을 소정각도로 면내 회전시켜 다시 주입을 행하도록 실리콘 기판(1)을 단속적으로 회전시킴으로써, 게이트전극(53)의 측면 바깥쪽의 실리콘 기판(1)내에 경사 방향으로부터 N형 불순물을 주입하여도 된다.

이때, 주입축이 실리콘 기판(1)에 대하여 수직한 경우의 실리콘 기판(1)의 경사 각도를 0°로 하면, 실리콘 기판(1)을 기울이는 각도는, 0°∼50°의 범위로 하면 좋다. 실리콘 기판(1)을 기울임으로써, 포켓층(73)은 실리콘 기판(1)의 주표면에 대하여 경사 방향에 연장하도록 형성되고, 그 선단부는 게이트전극(53)의 하부의 영역까지 연장한다. 포켓층(73)은 게이트전극(53)의 하부의 영역에 될 수 있는 한 들어가도록 하는 것이 바람직하지만, 경사각도가 0°일 경우, 즉 주입축이 실리콘 기판(1)에 대하여 수직한 경우라도, 주입된 이온은, 산란이나, 그 후 프로세스에서의 열 확산에 의해서 수평방향으로도 확대되어, 게이트전극(53)의 하부에도 포켓층(73)이 연장하게 된다.

또한, 이온의 산란은, 깊은 위치로의 주입만큼 현저해지고, 포켓주입은, 연장주입보다도 깊은 위치로 행하기 때문에, 포켓주입쪽이 수평방향으로의 이온 확대가 크고, 연장층(63)은 포켓층(73)에 덮이는 형상이 된다.

포켓층(73)은 소스·드레인층과는 반대의 도전형 불순물을 포함하고, 드레인층으로부터의 공핍층의 수평방향의 확대를 억제하여 펀치스루(punch-through)를 방지할 목적으로 설치된다. 이때, 포켓층(73)은, 게이트전극(53)의 하부에서 국소적으로 불순물 농도를 높이기만 하므로, 한계치 전압을 상승시키는 경우는 없다. 이때, 포켓주입은 반드시 행하지 않아도 된다.

다음에, 도 3에 나타낸 공정에서, 고전압 PMOS 영역 HPR에서의 실리콘 기판(1)의 표면 내에, P형 불순물, 예를 들면 보론(B)을 이온주입에 의해 비교적 저농도로 도입하여, 한 쌍의 P형 불순물층(641)을 형성한다.

이온주입조건은, 보론의 경우는, 주입에너지 3∼20keV로 도우즈량 5×10 ¹² ∼1 ×10 ¹⁴ cm ^-2 로 한다. 또한, 2플루오르화보론(BF ₂ )의 경우이면, 주입에너지 15∼100keV에서, 도우즈량 5×10 ¹² ∼1×10 ¹⁴ cm ^-2 로 한다.

이어서, 실리콘 기판(1) 내에 비소 등의 N형 불순물을 이온주입하여 한 쌍의 N형 불순물층(741)을 형성한다. 비소의 경우의 주입조건은, 주입에너지 40keV∼140keV, 도우즈량 1×10 ¹² ∼1×10 ¹³ cm ^-2 로 한다. 또한, 인의 경우이면, 주입에너지 20∼70keV에서, 도우즈량 1×10 ¹² ∼1×10 ¹³ cm ^-2 로 한다. 이때, 양쪽의 혼합주입이어도 된다. 포켓주입에 있어서는, 실리콘 기판(1)의 주입축을 소정각도 기울여, 단속적으로 회전시켜 행하는 것이 바람직한 것은 앞서 설명한 대로이다.

도 3은 사진제판에 의한 패터닝에 의해 고전압 PMOS 영역 HPR 상부 이외를 레지스트 마스크 RM2로 덮고, 게이트전극(54)을 주입 마스크로 하여서, 고전압 PMOS 영역 HPR에 연장주입 및 포켓주입을 행한 상태를 나타내고 있다.

이때, 한 쌍의 P형 불순물층(641) 및 한 쌍의 N형 불순물층(741)은, 열처리에 의해 한 쌍의 연장층(64) 및 한 쌍의 포켓층(74)이 되고, 한 쌍의 연장층(64)은, 게이트전극(54)의 하부의 실리콘 기판(1)을 사이에 삽입하여 대향되게 배치된다. 이 경우, 게이트전극(54) 하부의 실리콘 기판(1)의 영역이 채널영역이 된다. 도 4 이후에는, 한 쌍의 연장층(64) 및 한 쌍의 포켓층(74)이 된 상태를 나타내고 있다.

다음에, 도 4에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 실리콘산화막 OX1을 형성한다. 이 실리콘산화막 OX1의 두께는 5∼30nm이다. 이 후, 도 5에 나타낸 공정에서, 실리콘산화막 OX1을 이방성식각에 의해 전면적으로 식각함으로써, 게이트전극(51∼54)의 측면에만 실리콘산화막 OX1을 남겨, 게이트전극(51∼54)의 측면에 오프셋 측벽(9)을 형성한다.

이때, 오프셋 측벽(9)의 형성에 있어서는, 실리콘산화막 OX1을 식각하지만, 이 때에 경우에 따라서는 실리콘 기판(1)도 약간(수 nm) 식각되는 경우가 있다. 그래서, 오프셋 측벽(9)의 형성 후에 선택적 에피택셜 성장을 하여, 식각에 의해 절삭된 실리콘 기판(1)을 복원하도록 하여도 된다.

선택적 에피택셜 성장은, 예를 들면 CVD(Chemical Vapor Deposition)장치에 있어서, 원료가스로서 실란가스를 사용하고, 성장온도 500∼800℃로 함으로써, 소스·드레인층 등의 실리콘층 상에만 실리콘을 결정성장시킬 수 있다. 이 경우, 산화막상에는 실리콘을 성장시키지 않도록 하기 위해서, 결정성장속도는 10Å/sec 이하로 유지하는 것이 바람직하다. 이때, 실리콘 기판(1)의 식각이 문제가 되지 않은 정도인 경우에는, 이 공정은 행하지 않아도 되는 것은 말할 필요도 없다.

다음에, 도 6에 나타낸 공정에서, 저전압 NMOS 영역 LNR에서의 실리콘기판(1)의 표면 내에, N형 불순물, 예를 들면 비소를 이온주입에 의해 비교적 저농도로 도입하여, 한 쌍의 N형 불순물층(611)을 형성한다.

이온주입조건은, 비소의 경우는, 주입에너지 0.1∼10keV에서 도우즈량 2×10 ¹⁴ ∼5×10 ¹⁵ cm ^-2 로 한다.

이어서, 실리콘 기판(1)내에 보론 등의 P형 불순물을 이온주입하여, 한 쌍의 P형 불순물층(711)을 형성한다. 이 주입조건은, 주입에너지 3keV∼15keV, 도우즈량1×10 ¹³ ∼5×10 ¹³ cm ^-2 로 한다. 포켓주입에 있어서는, 실리콘 기판(1)의 주입축을 소정각도 기울여, 단속적으로 회전시켜 행하는 것이 바람직한 것은 먼저 설명한 대로이다.

도 6은 사진제판에 의한 패터닝에 의해 저전압 NMOS 영역 LNR 상부 이외를 레지스트 마스크 RM3로 덮고, 게이트전극(51) 및 오프셋 측벽(9)을 주입 마스크로 하여서, 저전압 NMOS 영역 LNR에 연장주입 및 포켓주입을 행한 상태를 나타내고 있다.

이때, 한 쌍의 N형 불순물층(611) 및 한 쌍의 P형 불순물층(711)은, 열처리에 의해 한 쌍의 연장층(61) 및 한 쌍의 포켓층(71)이 되어, 한 쌍의 연장층(61)은, 게이트전극(51)의 하부의 실리콘 기판(1)을 사이에 삽입하여 대향되게 배치된다. 이 경우, 게이트전극(51) 하부의 실리콘 기판(1)의 영역이 채널영역으로 된다. 도 7 이후에는, 한 쌍의 연장층(61) 및 한 쌍의 포켓층(71)으로 된 상태를 나타내고 있다.

다음에, 도 7에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 실리콘산화막 OX2를 형성한다. 이 실리콘산화막 OX2의 두께는 5∼30nm이고, 게이트전극(51∼54)의 측면에서는 오프셋 측벽으로서 기능하여, 후의 공정에서 불필요한 부분이 제거되어 오프셋 측벽(10)으로 된다. 이때, 실리콘산화막 OX2는, 게이트전극 및 게이트 절연막의 측면에만 남도록, 이 단계에서 식각하여도 된다.

다음에, 도 8에 나타낸 공정에서, 저전압 PMOS 영역 LPR에서의 실리콘 기판(1)의 표면 내에, P형 불순물, 예를 들면 보론을 이온주입에 의해 비교적 저농도로 도입하여, 한 쌍의 P형 불순물층(621)을 형성한다.

이온주입조건은, 보론의 경우는, 주입에너지 0.1∼5keV에서 도우즈량 1×10 ¹⁴ ∼5×10 ¹⁵ cm ^-2 로 한다. 이때, 실리콘 기판(1) 표면상의 실리콘산화막 OX2를 제거하지 않고서 연장주입하는 경우는, 주입된 보론은, 그 일부가 실리콘산화막 OX2내에 멈춘다. 그러나, 실리콘산화막 OX2내의 보론은 이 후 프로세스에서 받는 열처리에 의해서 실리콘 기판(1) 안으로 확산하여, 연장층에 가해진다.

계속해서, 실리콘 기판(1)내에 비소 등의 N형 불순물을 이온주입하여 한 쌍의 N형 불순물(721)을 형성한다. 이 주입조건은, 주입에너지 30keV∼120keV, 도우즈량 1×10 ¹³ ∼5×10 ¹³ cm ^-2 로 한다. 포켓주입에 있어서는, 실리콘 기판(1)의 주입축을 소정 각도 기울여, 단속적으로 회전시켜 행하는 것이 바람직한 것은 먼저 설명한 대로이다.

도 8은 사진제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부 이외를레지스트 마스크 RM4로 덮고, 게이트전극(52) 및 오프셋 측벽(9) 및 게이트전극(52)의 실리콘산화막 OX2를 주입 마스크로 하여서, 저전압 PMOS 영역 LPR에 연장주입 및 포켓주입을 행한 상태를 나타내고 있다.

이때, 한 쌍의 P형 불순물층(621) 및 한 쌍의 N형 불순물층(721)은, 열처리에 의해 한 쌍의 연장층(62) 및 한 쌍의 포켓층(72)이 되고, 연장층(62)은 게이트전극(52)의 하부의 실리콘 기판(1)을 사이에 삽입하여 대향되게 배치된다. 이 경우, 게이트전극(52) 하부의 실리콘 기판(1)의 영역이 채널영역으로 된다. 도 9 이후에는, 한 쌍의 연장층(62) 및 한 쌍의 포켓층(72)이 된 상태를 나타내고 있다.

다음에, 도 9에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 실리콘질화막 SN1을 형성한다. 이 실리콘질화막 SN1의 두께는 30∼100nm이다.

다음에, 도 10에 나타낸 공정에서, 실리콘질화막 SN1을 이방성식각에 의해 전면적으로 식각함으로써, 게이트전극(51∼54)의 측면, 정확하게는 게이트전극(51∼54)의 측면부의 각각의 오프셋 측벽(10)의 측면에 실리콘질화막 SN1을 남겨, 측벽 절연막(11)을 형성한다.

이때, 실리콘질화막 SN1의 식각 후, 게이트전극(51∼54) 위 및 실리콘 기판(1) 위에 형성된 실리콘산화막 OX2를 제거함으로써, 오프셋 측벽(10)을 얻는다.

다음에, 도 11에 나타낸 공정에서, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에서의 실리콘 기판(1)의 표면 내에, N형 불순물, 예를 들면 비소를 이온주입에 의해 비교적 고농도로 도입하여, 각각 한 쌍의 소스·드레인층 81 및 83을 형성한다(소스·드레인주입).

이온주입조건은, 비소의 경우는, 주입에너지 10∼100keV에서 도우즈량 1×10 ¹⁵ ∼5×10 ¹⁶ cm ^-2 로 한다.

소스·드레인 주입 후, 열처리를 함으로써, 주입된 불순물을 활성화시킨다. 열처리조건은, 온도 800∼1100℃, 열처리시간(최고온도를 유지하는 시간으로서 정의)은 0∼30초로 한다. 이때, 열처리시간이 0초이어도, 최고온도에 도달할 때까지와, 최고온도로부터 상온까지 하강할 때까지의 동안에 열처리가 진행한다.

도 11은 사진제판에 의한 패터닝에 의해 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR 상부 이외를 레지스트 마스크 RM5로 덮고, 게이트전극(51), 오프셋 측벽 9, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하고, 또한 게이트전극(53), 오프셋 측벽 9, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하여서, 각각 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에 소스·드레인 주입을 행한 상태를 나타내고 있다.

다음에, 도 12에 나타낸 공정에서, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에서의 실리콘 기판(1)의 표면 내에, P형 불순물, 예를 들면 보론을 이온주입에 의해 비교적 고농도로 도입하여, 각각 한 쌍의 소스·드레인층 82 및 84를 형성한다(소스·드레인 주입).

이온주입조건은, 보론의 경우는, 주입 에너지 1∼10keV에서 도우즈량 1×10 ¹⁵ ∼5×10 ¹⁶ cm ^-2 로 한다. 또한, 2플루오르화보론의 경우이면, 주입에너지 5∼50keV에서, 도우즈량 1×10 ¹⁵ ∼5×10 ¹⁶ cm ^-2 로 한다.

소스·드레인 주입 후, 열처리를 함으로써, 주입된 불순물을 활성화시킨다. 열처리조건은, 온도 800∼1100℃, 열처리시간(최고온도를 유지하는 시간으로서 정의)은 0∼30초로 한다.

도 12는, 사진제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR 상부이외를 레지스트 마스크 RM6으로 덮고, 게이트전극(52), 오프셋측벽 9, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하고, 또한 게이트전극(54), 오프셋 측벽 9, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하여서, 각각 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에 소스·드레인 주입을 행한 상태를 나타내고 있다.

다음에, 도 13에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 코발트(Co) 등의 고융점 금속막을 스퍼터링법이나 증착법에 의해 형성하고, 350∼600℃의 고온처리에 의해, 실리콘 기판(1)의 노출면과 고융점 금속막과의 접촉부분이나, 게이트전극(51∼54)의 노출면과 고융점 금속막과의 접촉부분에 실리사이드막을 형성한다. 그 후, 실리사이드화되지 않고서 남은 고융점 금속막을 제거하고, 또 열처리를 함으로써, 코발트실리사이드막(CoSi ₂ )(15, 16)을 형성함으로써, 저전압 대응의 CMOS 트랜지스터 100A 및 고전압대응의 CMOS 트랜지스터 100B를 얻을 수 있다.

<A-2.작용효과>

이상 설명한 바와 같이, 실시예 1에 따른 제조방법에 의하면, 저전압 대응의CMOS 트랜지스터 100A에서는, NMOS 트랜지스터의 연장층(61)은, 게이트전극(51) 및 오프셋 측벽(9)을 주입 마스크로 하여서 형성하고, PMOS 트랜지스터의 연장층(62)은, 게이트전극(52), 오프셋 측벽 9 및 10을 주입 마스크로 하여서 형성하기 때문에, 연장층(62) 형성을 위한 이온주입층(621)은, 연장층(61) 형성을 위한 이온주입층(611)과 비교하여 그 배치간격이 넓고, 게이트전극으로부터 떨어진 위치에 형성되고, 그 후의 프로세스에서의 열처리에 의해, 주입 불순물이 확산하였다고 해도 연장층(62)의 게이트 오버랩 길이가, 연장층(61)의 그것보다도 길어지는 것을 억제할 수 있다.

이러한 구조를 사용함으로써, PMOS 트랜지스터의 쇼트채널효과가 현저해지는 것을 방지할 수 있고, 또한, 게이트-드레인간의 기생용량이 증대하고 회로동작속도의 저하를 방지할 수 있다. 또한, 게이트-드레인간의 전류누설이 증대하는 것을 방지하고, 대기 전력 소비의 증가를 억제할 수 있다.

또한, 연장층(61)은, 게이트전극(51) 및 오프셋 측벽 9를 주입 마스크로 하여서 형성하기 때문에, 연장층(61) 형성을 위한 이온주입층(611)은, 게이트전극(51)에 가깝게 형성되고, 연장층(61)이 게이트 하부에까지 연장하지 않고서 오버랩부분이 존재하지 않게 되어 NMOS 트랜지스터의 채널과 소스·드레인 사이가 절연되어 동작전류가 감소한다고 하는 문제는 발생하지 않는다.

이때, 본 실시예에서는, 저전압대응의 CMOS 트랜지스터 100A에서는, PMOS 트랜지스터의 연장층(62) 형성을 위한 이온주입층(621)의 배치간격을 연장층(61) 형성을 위한 이온주입층(611)의 배치간격 보다도 넓게 되도록 하고 있지만, 고전압대응의 CMOS 트랜지스터 100B는 종래의 방법으로 형성하고 있다. 이것은, 고전압부의 MOS 트랜지스터에서는, 쇼트채널효과의 억제보다도 핫 캐리어 내성을 유지하는 것이 중요하기 때문이다. 즉, 쇼트채널효과의 억제와 핫 캐리어 내성은 트레이드 오프관계에 있어, 고전압부에서는 핫 캐리어 내성을 유지하기 위해서 쇼트채널효과의 억제를 희생으로 하고 있기 때문이다.

<B. 실시예 2>

<B-1.제조방법>

본 발명에 따른 실시예 2의 반도체장치의 제조방법으로서, CMOS 트랜지스터200A 및 CMOS 트랜지스터 200B를 갖는 반도체장치의 제조방법에 관해서, 제조공정을 순차로 나타낸 단면도인 도 14∼도 28을 사용하여 설명한다. 이때, CMOS 트랜지스터 200A는 저전압대응이고, CMOS 트랜지스터 200B는 고전압대응이고, 각각의 구성은 최종 공정을 설명하는 도 28에서 도시된다. 이때, 이하의 설명에서는, 도 1∼도 13을 사용하여 설명한 실시예 1과 동일한 구성에 관해서는 동일한 부호를 부여하고, 중복된 설명은 생략한다.

우선, 도 1을 사용하여 설명한 공정을 거쳐서, 도 14에 나타낸 바와 같이, 저전압 NMOS 영역 LNR 및 저전압 PMOS 영역 LPR에서는, 선택적으로 형성된 게이트 절연막 3 상에, 각각 게이트전극 51 및 52가 배치되고, 고전압 NMOS 영역 HNR 및 고전압 PMOS 영역 HPR에서는, 선택적으로 형성된 게이트 절연막 4 상에, 각각 게이트전극 53 및 54가 배치된 구성을 얻는다.

다음에, 도 15에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 실리콘산화막 OX11을 형성한다. 이 실리콘산화막 OX11의 두께는 5∼30nm이다. 이 후, 도 16에 나타낸 공정에서, 실리콘산화막 OX11을 이방성식각에 의해 전면적으로 식각함으로써, 게이트전극(51∼54)의 측면에만 실리콘산화막 OX11을 남겨, 게이트전극(51∼54)의 측면에 오프셋 측벽(9)을 형성한다. 이때, 오프셋 측벽(9)의 형성 후에, 선택적 에피택셜 성장에 의해 실리콘 기판(1)을 복원하여도 좋은 것은 실시예 1에서 설명한 대로이다.

다음에, 도 17에 나타낸 공정에서, 고전압 NMOS 영역 HNR에서의 실리콘 기판(1)의 표면 내에, N형 불순물, 예를 들면, 비소를 이온주입에 의해 비교적 저농도로 도입하여, 한 쌍의 N형 불순물층(631)을 형성한다(연장주입).

이온주입조건은, 비소의 경우는, 주입에너지 10∼50keV에서 도우즈량 5×10 ¹² ∼1×10 ¹⁴ cm ^-2 로 한다. 또한, 인의 경우이면, 주입에너지 10∼30keV에서, 도우즈량 5×10 ¹² ∼1×10 ¹⁴ cm ^-2 로 한다. 이때, 양쪽의 혼합주입이어도 된다.

계속해서, 실리콘 기판(1)내에 붕소 등의 P형 불순물을 이온주입하여 한 쌍의 P형 불순물층(731)을 형성한다(포켓주입). 이 주입조건은, 주입에너지 13keV∼15keV, 도우즈량 1×10 ¹² ∼1×10 ¹³ cm ^-2 로 한다. 포켓주입에서는, 실리콘 기판(1)의 주입축을 소정 각도 기울여, 단속적으로 회전시켜 행하는 것이 바람직한 것은 실시예 1에 있어서 설명한 대로이다. 또한, 포켓주입은 반드시 하지 않아도 된다.

도 17은 사진제판에 의한 패터닝에 의해 고전압 NMOS 영역 HNR 상부이외를레지스트 마스크 RM11로 덮고, 게이트전극(53) 및 오프셋 측벽(9)을 주입 마스크로 하여서, 고전압 NMOS 영역 HNR에 연장주입 및 포켓주입을 행한 상태를 나타내고 있다.

이때, 한 쌍의 N형 불순물층(631) 및 한 쌍의 P형 불순물층(731)은, 열처리에 의해 한 쌍의 연장층(63) 및 한 쌍의 포켓층(73)으로 되고, 한 쌍의 연장층(63)은, 게이트전극(53)의 하부의 실리콘 기판(1)을 사이에 삽입하여 대향되게 배치된다. 이 경우, 게이트전극(53) 하부의 실리콘 기판(1)의 영역이 채널영역으로 된다. 도 18 이후에는, 한 쌍의 연장층(63) 및 한 쌍의 포켓층(73)으로 된 상태를 나타내고 있다.

다음에, 도 18에 나타낸 공정에서, 고전압 PMOS 영역 HPR에서의 실리콘 기판(1)의 표면 내에, P형 불순물, 예를 들면 붕소를 이온주입에 의해 비교적 저농도로 도입하여, 한 쌍의 P형 불순물층(641)을 형성한다.

이온주입조건은, 보론의 경우는, 주입에너지 3∼20keV에서 도우즈량 5×10 ¹² ∼1×10 ¹⁴ cm ^-2 로 한다. 또한, 2플루오르화보론의 경우이면, 주입에너지 15∼100keV에서, 도우즈량 5×10 ¹² ∼1×10 ¹⁴ cm ^-2 로 한다.

계속해서, 실리콘 기판(1)내에 비소 등의 N형 불순물을 이온주입하여 한 쌍의 N형 불순물(741)을 형성한다. 비소일 경우의 주입조건은, 주입에너지 40keV∼140keV, 도우즈량 1×10 ¹² ∼1×10 ¹³ cm ^-2 로 한다. 또한, 인의 경우이면, 주입에너지 20∼70keV에서, 도우즈량 1×10 ¹² ∼1×10 ¹³ cm ^-2 로 한다. 이때, 양쪽의 혼합주입이어도 된다. 포켓주입에 있어서는, 실리콘 기판(1)의 주입축을 소정 각도 기울여, 단속적으로 회전시켜 행하는 것이 바람직한 것은 실시예 1에서 설명한 대로이다.

도 18은 사진제판에 의한 패터닝에 의해 고전압 PMOS 영역 HPR 상부이외를 레지스트 마스크 RM12로 덮고, 게이트전극(54) 및 오프셋 측벽(9)을 주입 마스크로 하여서, 고전압 PMOS 영역 HPR에 연장주입 및 포켓주입을 행한 상태를 나타내고 있다.

이때, 한 쌍의 P형 불순물층(641) 및 한 쌍의 N형 불순물층(741)은, 열처리에 의해 한 쌍의 연장층(64) 및 한 쌍의 포켓층(74)으로 되고, 한 쌍의 연장층(64)은, 게이트전극(54)의 하부의 실리콘기판((1)을 사이에 삽입하여 대향되게 배치된다. 이 경우, 게이트전극(54) 하부의 실리콘 기판(1)의 영역이 채널영역으로 된다. 도 19 이후에는, 한 쌍의 연장층(64) 및 한 쌍의 포켓층(74)으로 된 상태를 나타내고 있다.

다음에, 도 19에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 실리콘산화막 OX12를 형성한다. 이 실리콘산화막 OX12의 두께는, 5∼30nm이다. 이때, 오프셋 측벽(9)은, 실리콘산화막 OX12와 일체로 되어, 오프셋 측벽(9)의 부분에서의 두께는, 다른 부분보다도 두껍게 된다.

이 후, 도 20에 나타낸 공정에서, 실리콘산화막 OX12를 이방성식각에 의해 전면적으로 식각함으로써, 게이트전극(51∼54)의 측면에만 실리콘산화막 OX12를 남기고, 게이트전극(51∼54)의 측면에 오프셋 측벽(90)을 형성한다.

다음에, 도 21에 나타낸 공정에서, 저전압 NMOS 영역 LNR에서의 실리콘 기판(1)의 표면 내에, N형 불순물, 예를 들면 비소를 이온주입에 의해 비교적 저농도로 도입하여, 한 쌍의 N형 불순물층(611)을 형성한다.

이온주입조건은, 비소의 경우는, 주입에너지 0.1∼10keV에서 도우즈량 2×10 ¹⁴ ∼5×10 ¹⁵ cm ^-2 로 한다.

이어서, 실리콘 기판(1)내에 보론 등의 P형 불순물을 이온주입하여 한 쌍의 P형 불순물층(711)을 형성한다. 이 주입조건은, 주입에너지 3keV∼15keV, 도우즈량1×10 ¹³ ∼5×10 ¹³ cm ^-2 로 한다. 포켓주입에 있어서는, 실리콘 기판(1)의 주입축을 소정 각도 기울여, 단속적으로 회전시켜 행하는 것이 바람직한 것은 앞서 설명한 대로이다.

도 21은 사진제판에 의한 패터닝에 의해 저전압 NMOS 영역 LNR 상부 이외를 레지스트 마스크 RM13으로 덮고, 게이트전극(51) 및 오프셋 측벽(90)을 주입 마스크로 하여서, 저전압 NMOS 영역 LNR에 연장주입 및 포켓주입을 행한 상태를 나타내고 있다.

이때, 한 쌍의 N형 불순물층(611) 및 한 쌍의 P형 불순물층(711)은, 열처리에 의해 한 쌍의 연장층(61) 및 한 쌍의 포켓층(71)으로 되고, 한 쌍의 연장층(61)은, 게이트전극(51)의 하부의 실리콘기판(1)을 사이에 삽입하여 대향되게 배치된다. 이 경우, 게이트전극(51) 하부의 실리콘 기판(1)의 영역이 채널영역으로 된다. 도 22 이후에는, 한 쌍의 연장층(61) 및 한 쌍의 포켓층(71)으로 된 상태를 나타내고 있다.

다음에, 도 22에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 실리콘산화막 OX13을 형성한다. 이 실리콘산화막 OX13의 두께는 5∼30nm이고, 게이트전극(51∼54)의 측면에서는 오프셋 측벽으로서 기능하고, 후의 공정에서 불필요한 부분이 제거되어 오프셋 측벽(10)이 된다. 이때, 실리콘산화막 OX13은, 게이트전극 및 게이트 절연막의 측면에만 남도록, 이 단계에서 식각하여도 된다.

다음에, 도 23에 나타낸 공정에서, 저전압 PMOS 영역 LPR에서의 실리콘 기판(1)의 표면 내에, P형 불순물, 예를 들면 보론을 이온주입에 의해 비교적 저농도로 도입하여, 한 쌍의 P형 불순물층(621)을 형성한다.

이온주입조건은, 보론의 경우는, 주입에너지 0.1∼5keV에서 도우즈량 1×10 ¹⁴ ∼5×10 ¹⁵ cm ^-2 로 한다. 이때, 실리콘 기판(1)표면상의 실리콘산화막 OX13을 제거하지 않고서 연장주입하는 경우는, 주입된 보론은, 그 일부가 실리콘산화막 OX13내에 멈춘다. 그러나, 실리콘산화막 OX13내의 보론은 이후의 프로세스에서 받는 열처리에 의해서 실리콘 기판(1) 안으로 확산하여, 연장층(62)에 가해진다.

이어서,, 실리콘 기판(1)내에 비소 등의 N형 불순물을 이온주입하여 한 쌍의 N형 불순물층(721)을 형성한다. 이 주입조건은, 주입에너지 30∼120keV, 도우즈량 1×10 ¹³ ∼5×10 ¹³ cm ^-2 로 한다. 포켓주입에 있어서는, 실리콘 기판(1)의 주입축을 소정 각도 기울여, 단속적으로 회전시켜 행하는 것이 바람직한 것은 앞서 설명한 대로이다.

도 23은 사진제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 상부이외를 레지스트 마스크 RM14로 덮고, 게이트전극(52) 및 오프셋 측벽(90) 및 게이트전극(52)의 측면의 실리콘산화막 OX13을 주입 마스크로 하여서, 저전압 PMOS 영역 LPR에 연장주입 및 포켓주입을 행한 상태를 나타내고 있다.

이때, 한 쌍의 P형 불순물층(621) 및 한 쌍의 N형 불순물층(721)은, 열처리에 의하여 한 쌍의 연장층(62) 및 한 쌍의 포켓층(72)이 되고, 한 쌍의 연장층(62)은, 게이트전극(52)의 하부의 반도체기판(1)을 사이에 삽입하여 대향되게 배치된다. 이 경우, 게이트전극(52) 하부의 실리콘 기판(1)의 영역이 채널영역으로 된다. 도 24 이후에는, 한 쌍의 연장층(62) 및 한 쌍의 포켓층(72)으로 된 상태를 나타내고 있다.

다음에, 도 24에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 실리콘질화막 SN1을 형성한다. 이 실리콘질화막 SN1의 두께는 30∼100nm이다.

다음에, 도 25에 나타낸 공정에서, 실리콘질화막 SN1을 이방성식각에 의해 전면적으로 식각함으로써, 게이트전극(51∼54)의 측면, 정확하게는 게이트전극(51∼54)의 측면부의 각각의 오프셋 측벽(10)의 측면에 실리콘질화막 SN1을 남겨, 측벽 절연막(11)을 형성한다.

이때, 실리콘질화막 SN1의 식각 후에, 게이트전극(51∼54) 위 및 실리콘 기판(1) 위에 형성된 실리콘산화막 OX13을 제거함으로써, 오프셋 측벽(10)을 얻는다.

다음에, 도 26에 나타낸 공정에서, 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에서의 실리콘 기판(1)의 표면 내에, N형 불순물, 예를 들면 비소를 이온주입에 의해 비교적 고농도로 도입하여, 각각 한 쌍의 소스·드레인층 81 및 82를 형성한다(소스·드레인 주입).

이온주입조건은, 비소의 경우는, 주입에너지 10∼100keV에서 도우즈량 1×10 ¹⁵ ∼5×10 ¹⁶ cm ^-2 로 한다.

소스·드레인 주입 후, 열처리를 함으로써 주입된 불순물을 활성화시킨다. 열처리조건은, 온도 800∼1100℃, 열처리시간(최고온도를 유지하는 시간으로서 정의)은 0∼30초로 한다.

도 26은 사진제판에 의한 패터닝에 의해 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR 상부이외를 레지스트 마스크 RM15로 덮고, 게이트전극(51), 오프셋 측벽 90, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하고, 또한 게이트전극(53), 오프셋 측벽 90, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하여서, 각각 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에 소스·드레인 주입을 행한 상태를 나타내고 있다.

다음에, 도 27에 나타낸 공정에서, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에서의 실리콘 기판(1)의 표면 내에, P형 불순물, 예를 들면 보론을 이온주입에 의해 비교적 고농도로 도입하고, 각각 한 쌍의 소스·드레인층 82 및 84를 형성한다(소스·드레인 주입).

이온주입조건은, 보론의 경우는, 주입에너지 1∼10keV에서 도우즈량 1×10 ¹⁵ ∼5×10 ¹⁶ cm ^-2 로 한다. 또한, 2플루오르화보론의 경우이면, 주입에너지 5∼50keV에서, 도우즈량 1×10 ¹⁵ ∼5×10 ¹⁶ cm ^-2 로 한다.

소스·드레인 주입 후, 열처리를 함으로써 주입된 불순물을 활성화시킨다. 열처리조건은, 온도 800∼1100℃, 열처리시간(최고온도를 유지하는 시간으로서 정의)은 0∼30초로 한다.

도 27은 사진제판에 의한 패터닝에 의해 저전압 PMOS영역 LPR 및 고전압 PMOS 영역 HPR 상부이외를 레지스트 마스크 RM16으로 덮고, 게이트전극(52), 오프셋 측벽 90, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하고, 또한 게이트전극(54), 오프셋 측벽 90, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하여서, 각각 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에 소스·드레인주입을 행한 상태를 나타내고 있다.

다음에, 도 28에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 코발트(Co)등의 고융점 금속막을 스퍼터링법이나 증착법에 의해 형성하고, 350∼600℃의 고온처리에 의해, 실리콘 기판(1)의 노출면과 고융점 금속막과의 접촉부분이나, 게이트전극(51∼54)의 노출면과 고융점 금속막과의 접촉부분에 실리사이드막을 형성한다. 그 후, 실리사이드화되지 않고서 남은 고융점 금속막을 제거하고, 더욱 열처리를 함으로써, 코발트 실리사이드막(CoSi ₂ )(15, 16)을 형성함으로써, 저전압대응의 CMOS 트랜지스터 200A 및 고전압대응의 CMOS 트랜지스터 200B를 얻을 수 있다.

<B-2.작용효과>

이상 설명한 바와 같이, 실시예 2에 따른 제조방법에 의하면, 저전압대응의CMOS 트랜지스터 200A에서는, NMOS 트랜지스터의 연장층(61)은, 게이트전극(51) 및 오프셋 측벽(90)을 주입 마스크로 하여서 형성하여, PMOS 트랜지스터의 연장층(62)은, 게이트전극(52), 오프셋 측벽 90 및 10을 주입 마스크로 하여서 형성하기 때문에, 연장층(62) 형성을 위한 이온주입층(621)은, 연장층(61) 형성을 위한 이온주입층(611)과 비교하여 배치간격이 넓고, 게이트전극으로부터 떨어진 위치에 형성되고, 그 후의 프로세스에서의 열처리에 의해, 주입불순물이 확산하였다고 해도 연장층(62)의 게이트 오버랩 길이가, 연장층(61)의 그것보다도 길게되는 것을 억제할 수 있다.

이러한 구조를 사용함으로써, PMOS 트랜지스터의 쇼트채널효과가 현저하게 되는 것을 방지할 수 있고, 또한, 게이트-드레인간의 기생용량이 증대하고 회로동작속도의 저하를 방지할 수 있다. 또한, 게이트-드레인간의 전류누설이 증대하는 것을 방지하고, 대기 전력소비의 증가를 억제할 수 있다.

또한, 연장층(61)은, 게이트전극(51) 및 오프셋 측벽(90)을 주입 마스크로 하여서 형성하기 때문에, 연장층(61) 형성을 위한 이온주입층(611)은, 게이트전극(51)에 가깝게 형성되어, 연장층(61)이 게이트 하부에까지 연장하지 않고서 오버랩부분이 존재하지 않게 되어 NMOS 트랜지스터의 채널과 소스·드레인사이가 절연되어 동작전류가 감소한다고 하는 문제는 발생하지 않는다.

또한, 고전압대응의 CMOS 트랜지스터 200B에서는, PMOS 트랜지스터의 연장층(64)은, 게이트전극(54) 및 오프셋 측벽(9)을 주입 마스크로 하여서 형성하기 때문에, 연장층(64) 형성을 위한 이온주입층(641)은, 게이트전극으로부터 비교적 떨어진 위치에 형성되어, 그 후의 프로세스에서의 열처리에 의해 주입불순물이 확산하였다고 해도 연장층(64)의 게이트 오버랩 길이가, 필요이상으로 길게되는 것을 억제할 수 있다. 따라서, 고전압대응의 CMOS 트랜지스터 200B에서도, 쇼트채널효과를 억제할 수 있고, 핫 캐리어 내성의 유지와 쇼트채널효과의 억제의 균형을 개선할 수 있다.

<C. 실시예 3>

<C-1.제조방법>

본 발명에 따른 실시예 3의 반도체장치의 제조방법으로서, CMOS 트랜지스터 300A 및 CMOS 트랜지스터 300B를 갖는 반도체장치의 제조방법에 관해서, 제조공정을 순차로 나타낸 단면도인 도 29∼도 33을 사용하여 설명한다. 이때, CMOS 트랜지스터 300A는 저전압대응이고, CMOS 트랜지스터 300B는 고전압대응이며, 각각의 구성은 최종 공정을 설명하는 도 33에 도시된다. 이때, 이하의 설명에서는, 도 1∼도 13을 사용하여 설명한 상기 실시예 1과 동일한 구성에 관해서는 동일한 부호를 부여하여, 중복된 설명은 생략한다.

실시예 3에서, 도 1∼도 11을 사용하여 설명한 공정을 거쳐서, 도 29에 나타낸 바와 같이, 게이트전극(51∼54)의 측면, 정확하게는 게이트전극(51∼54)의 측면부의 각각의 오프셋 측벽(10)의 측면에 측벽 절연막(11)이 형성되고, 게이트전극(51), 오프셋 측벽 9, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하고, 또한 게이트전극(53), 오프셋 측벽 9, 오프셋 측벽 10, 측벽 절연막(11)을 주입 마스크로 하여서, 각각 저전압 NMOS 영역 LNR 및 고전압 NMOS 영역 HNR에,한 쌍의 소스·드레인층 81 및 83을 형성한 구성을 얻는다.

다음에, 도 30에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 실리콘질화막 SN2를 형성한다. 이 실리콘질화막 SN2의 두께는, 10∼50nm이다. 이때, 실리콘질화막 대신에 실리콘산화막을 형성하여도 되고, 실리콘산화막과 실리콘질화막의 다층막을 형성하여도 된다.

다음에, 도 31에 나타낸 공정에서, 실리콘질화막 SN2를 이방성식각에 의해 전면적으로 식각함으로써, 모든 측벽 절연막(11)의 측면에 측벽 절연막(11)을 형성한다.

다음에, 도 32에 나타낸 공정에서, 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에서의 실리콘 기판(1)의 표면 내에, P형 불순물, 예를 들면 보론을 이온주입에 의해 비교적 고농도로 도입하여, 각각 한 쌍의 소스·드레인층 82 및 84를 형성한다(소스·드레인 주입).

이온주입조건은, 보론의 경우는, 주입에너지 1∼10keV에서 도우즈량 1×10 ¹⁵ ∼5×10 ¹⁶ cm ^-2 로 한다. 또한, 2플루오르화보론의 경우이면, 주입에너지 5∼50keV에서, 도우즈량 1×10 ¹⁵ ∼5×10 ¹⁶ cm ^-2 로 한다.

소스·드레인 주입 후, 열처리를 함으로써 주입된 불순물을 활성화시킨다. 열처리조건은, 온도 800∼1100℃, 열처리시간(최고온도를 유지하는 시간으로서 정의)은 0∼30초로 한다.

도 32는, 사진제판에 의한 패터닝에 의해 저전압 PMOS 영역 LPR 및 고전압PMOS 영역 HPR 상부 이외를 레지스트 마스크 RM31로 덮고, 게이트전극(52), 오프셋 측벽 9, 오프셋 측벽 10, 측벽 절연막(11, 12)을 주입 마스크로 하고, 또한 게이트전극(54), 오프셋 측벽 9, 오프셋 측벽 10, 측벽 절연막(11, 12)을 주입 마스크로 하여서, 각각 저전압 PMOS 영역 LPR 및 고전압 PMOS 영역 HPR에 소스·드레인주입을 행한 상태를 나타내고 있다.

다음에, 도 33에 나타낸 공정에서, 실리콘 기판(1)의 전체면을 덮도록, 코발트(Co)등의 고융점 금속막을 스퍼터링법이나 증착법에 의해 형성하고, 350∼600℃의 고온처리에 의해, 실리콘 기판(1)의 노출면과 고융점 금속막과의 접촉부분이나, 게이트전극(51∼54)의 노출면과 고융점 금속막과의 접촉부분에 실리사이드막을 형성한다. 그 후, 실리사이드화되지 않고서 남은 고융점 금속막을 제거하고, 더욱 열처리를 함으로써, 코발트실리사이드막(CoSi ₂ )(15, 16)을 형성함으로써, 저전압대응의 CMOS 트랜지스터 300A 및 고전압대응의 CMOS 트랜지스터 300B를 얻을 수 있다.

<C-2.작용효과>

이상 설명한 것처럼, 실시예 3에 따른 제조방법에 의하면, 저전압대응의 CMOS 트랜지스터 300A에 있어서는, 연장층 62 형성을 위한 이온주입층 621은, 연장층 61 형성을 위한 이온주입층 611과 비교하여 배치간격이 넓게, 게이트전극으로부터 떨어진 위치에 형성되어, 그 후의 프로세스에서의 열처리에 의해, 주입불순물이 확산하였다고해도 연장층(62)의 게이트 오버랩 길이가, 연장층(61)의 그것보다도 길게되는 것을 억제할 수 있다. 또한, 저전압대응의 CMOS 트랜지스터 300A 및 고전압대응의 CMOS 트랜지스터 300B에 있어서, PMOS 트랜지스터의 소스·드레인층 82및 84형성을 위한 이온주입층은, NMOS 트랜지스터의 소스·드레인층 81 및 83형성을 위한 이온주입층과 비교하여 게이트전극으로부터 떨어진 위치에 형성되어, 그 후의 프로세스에서의 열처리에 의해, 주입불순물이 확산하였다고 해도, 소스 드레인층으로부터 채널영역으로의 불순물확산을 억제할 수 있다.

이러한 구조를 사용함으로써, PMOS 트랜지스터의 쇼트채널효과가 현저하게 되는 것을 보다 확실히 방지할 수 있고, 또한, 게이트-드레인간의 기생용량이 증대하여 회로동작속도의 저하를 방지할 수 있다. 또한, 게이트-드레인간의 전류누설이 증대하는 것을 보다 확실히 방지하고, 대기 전력소비의 증가를 억제할 수 있다.

또한, 연장층(61)은, 게이트전극(51) 및 오프셋 측벽(9)을 주입 마스크로 하여서 형성하기 때문에, 연장층(61) 형성을 위한 이온주입층(611)은, 게이트전극(51)에 가깝게 형성되어, 연장층(61)이 게이트 하부에까지 연장하지 않고, 오버랩부분이 존재하지 않게 되어 NMOS 트랜지스터의 채널과 소스·드레인 사이가 절연되어 동작전류가 감소한다고 하는 문제는 발생하지 않는다.

본 발명에 따른 제 1 국면에 기재된 반도체장치의 제조방법에 의하면, P형 불순물의 이온주입에 의해 형성되는 제 2 이온주입층의 배치간격이, N형 불순물의 이온주입에 의해 형성되는 제 1 이온주입층의 배치간격보다도 넓게 되기 때문에, 제 2 이온주입층이 제 2 게이트전극으로부터 떨어진 위치에 형성되어, 그 후의 프로세스에서의 열처리에 의해, 보다 확산하기 쉬운 P형 불순물이 확산하였다고 해도, 제 2 연장층의 게이트 오버랩 길이가, 제 1 연장층보다도 길게되는 것을 억제할 수 있다. 이러한 구조를 사용함으로써, PMOS 트랜지스터의 쇼트채널효과가 현저하게 되는 것을 방지할 수 있고, 또한, 게이트-드레인간의 기생용량이 증대하여 회로동작속도의 저하를 방지할 수 있다. 또한, 게이트-드레인간의 전류누설이 증대하는 것을 방지하여, 대기전력소비의 증가를 억제할 수 있다.

본 발명에 따른 제 2 국면에 기재된 반도체장치의 제조방법에 의하면, 제 2 연장층은, 제 2 게이트전극, 제 1 및 제 2 오프셋 측벽을 주입 마스크로 하여서 형성하기 때문에, 제 2 이온주입층을, 제 2 게이트전극으로부터 떨어지게 형성할 수 있다. 또한, 제 1 연장층은, 제 1 게이트전극 및 제 1 오프셋 측벽을 주입 마스크로 하여서 형성하기 때문에, 제 1 이온주입층은, 제 1 게이트전극에 가깝게 형성할 수 있고, 제 1 연장층이 제 1 게이트전극에까지 연장하지 않고서 오버랩부분이 존재하지 않게 되어 NMOS 트랜지스터의 채널과 소스·드레인 사이가 절연되어 동작전류가 감소한다고 하는 문제가 발생하지 않는다.

본 발명에 따른 제 3 국면에 기재된 반도체장치의 제조방법에 의하면, 제 2 PMOS 트랜지스터의 제 4 연장층은, 제 4 게이트전극 및 오프셋 측벽을 주입 마스크로 하여서 형성하기 때문에, 제 4 연장층 형성을 위한 이온주입층은, 제 4 게이트전극으로부터 비교적 떨어진 위치에 형성되어, 그 후의 프로세스에서의 열처리에 의해, 보다 확산하기 쉬운 P형 불순물이 확산하였다고 해도, 제 4 연장층의 게이트 오버랩 길이가, 필요이상으로 길게되는 것을 억제할 수 있다.

본 발명에 따른 제 4 국면에 기재된 반도체장치의 제조방법에 의하면, 오프셋 측벽보다도 두꺼운 제 1 오프셋 측벽을 간단하게 얻을 수 있다.

본 발명에 따른 제 5 국면에 기재된 반도체장치의 제조방법에 의하면, PMOS 트랜지스터를 구성하는 제 2 소스·드레인층은, 제 1 게이트전극, 제 1, 제 2 오프셋 측벽, 제 1 및 제 2 측벽 절연막을 주입 마스크로 하여서 형성되기 때문에, 제 2 소스·드레인층 형성을 위한 이온주입층은, 제 2 게이트전극으로부터 떨어진 위치에 형성되어, 그 후의 프로세스에서의 열처리에 의해, 보다 확산하기 쉬운 P형 불순물이 확산하였다고 해도, 소스, 드레인층으로부터 채널영역으로의 불순물확산을 억제할 수 있다.

본 발명에 따른 제 6 국면에 기재된 반도체장치의 제조방법에 의하면, 제 2 연장층 형성을 위한 제 1 이온주입층을 형성하기 전에, 반도체기판상의 제 1 절연막을 이방성식각에 의해서 제거하기 때문에, 제 1 게이트전극의 측면에만 제 1 오프셋 측벽을 형성할 수 있고, 또한, 반도체기판 상에 제 2 절연막을 남긴 상태로 P형 불순물을 이온주입하기 때문에, 제 2 절연막을 제거하는 시간을 생략할 수 있다.