【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、高周波信号をオンオフする半導体スイッチ素子を備えた半導体装置およびそれを用いたサンプルホールド回路に関するものである。 【０００２】 【従来の技術】従来より、高周波信号を扱う各種機器に半導体スイッチ素子を備えた半導体装置が利用されており、例えば、電子計算機におけるＡ／Ｄ変換器に用いられる半導体装置としては、図６に示すように、２個のｎ
チャネルの横型ＭＯＳトランジスタ（以下、ＭＯＳトランジスタと略称する）１ａ，１ｂにより構成される半導体スイッチ素子１と、半導体スイッチ素子１を駆動する駆動回路１０とを備えたものが知られている。 【０００３】上述の半導体装置は、高周波信号の通電経路に接続される一対の主端子２ａ，２ｂおよび制御信号が与えられる一対の入力端子３ａ，３ｂを有しており、
半導体スイッチ素子１は、一対の入力端子３ａ，３ｂ間に与えられる制御信号によりオンオフされる。 ここに、
半導体スイッチ素子１は、上述の２個のＭＯＳトランジスタ１ａ，１ｂのゲート電極Ｇ，Ｇ同士およびソース電極Ｓ，Ｓ同士をそれぞれ共通接続するとともに、ＭＯＳ
トランジスタ１ａ，１ｂのゲート電極Ｇ，Ｇ同士の接続点４ａを一方の入力端子（以下、制御端子と称す）３ａ
に接続し、ソース電極Ｓ，Ｓ同士の接続点４ｂを他方の入力端子（以下、基準電位端子と称す）３ｂに接続し、
各ＭＯＳトランジスタ１ａ，１ｂのドレイン電極Ｄ，Ｄ
をそれぞれ主端子２ａ，２ｂに接続してある。 また、半導体スイッチ素子１は、制御端子３ａと基準電位端子３
ｂとの間に駆動回路１０が接続されている。 【０００４】図６における駆動回路１０は、半導体スイッチ１の制御端子３ａと基準電位端子３ｂとの間に接続されており、制御端子３ａと基準電位端子３ｂとの間へ制御信号を与える駆動電源１１により構成されている。
駆動電源１１としては、例えば、ＭＯＳトランジスタ１
ａ，１ｂを導通状態とするＨレベルの電圧（ＭＯＳトランジスタ１ａ，１ｂのしきい値電圧よりも大きな電圧であって３Ｖ以上とすることが望ましい）とＭＯＳトランジスタ１ａ，１ｂを遮断状態とするＬレベルの電圧（Ｍ
ＯＳトランジスタ１ａ，１ｂのしきい値電圧よりも小さな電圧であって０Ｖとすることが望ましい）とが交互に現れる矩形波信号を出力するパルス発生回路が用いられ、Ｈレベルの期間とＬレベルの期間との比率（デューティ比）を略５０％として矩形波信号の周波数を数ｋＨ
ｚから数十ＭＨｚのオーダまで変化させることができるようになっている。 【０００５】上述の半導体装置では、制御端子３ａの電位が各ＭＯＳトランジスタ１ａ，１ｂのゲート電位（ゲート電極Ｇ・ソース電極Ｓ間電圧）に等しく、基準電位端子３ｂの電位が各ＭＯＳトランジスタ１ａ，１ｂのソース電位と等しくなっており、駆動回路１０から各ＭＯ
Ｓトランジスタ１ａ，１ｂのゲート電極Ｇ・ソース電極Ｓ間にゲート電位を与えることで駆動でき（上述の矩形波信号が各ＭＯＳトランジスタ１ａ，１ｂのゲート電極Ｇ・ソース電極Ｓ間に与えられ）、ＭＯＳトランジスタ１ａ，１ｂのゲート電位がしきい値電圧以上になるとＭ
ＯＳトランジスタ１ａ，１ｂが導通状態（オン）となり、高周波信号の導通経路が閉じた状態（導通状態）となる。 また、ＭＯＳトランジスタ１ａ，１ｂのゲート電位がしきい値電圧よりも低くなると、ＭＯＳトランジスタ１ａ，１ｂが遮断状態（オフ）となり、高周波信号の導通経路は開いた状態（遮断状態）となる。 【０００６】ところで、上述の半導体装置は、図７に示すように、半導体スイッチ素子１を形成した半導体チップ２０が搭載された金属板よりなるチップ搭載片３１'
と、半導体スイッチ素子１の一対の主パッド（各ＭＯＳ
トランジスタ１ａ，１ｂのドレイン電極Ｄ，Ｄに接続されたドレインパッド）がそれぞれボンディングワイヤＷ
ａ，Ｗｂを介して電気的に接続された金属板よりなる一対の主端子用リード片３２ａ，３２ｂと、半導体スイッチ素子１の一対の入力パッド（ＭＯＳトランジスタ１
ａ，１ｂの共通接続したゲート電極Ｇ，Ｇに接続された１つのゲートパッドおよび共通接続したソース電極Ｓ，
Ｓに接続された１つのソースパッド）がそれぞれボンディングワイヤＷｃ，Ｗｄを介して電気的に接続された金属板よりなる一対の入力端子用リード片３３ａ，３３ｂ
とを備えており、半導体チップ２０が搭載されたチップ搭載片３１'がパッケージ４０に内蔵されるとともに、
各リード片３２ａ，３２ｂ，３３ａ，３３ｂが植設されている。 ここにおいて、主端子用リード片３２ａ，３２
ｂはパッケージ４０から露出した部位がそれぞれ上述の主端子２ａ，２ｂを構成している。 また、入力端子用リード片３３ａ，３３ｂはパッケージ４０から露出した部位がそれぞれ上述の入力端子３ａ，３ｂを構成している。 また、半導体チップ２０は、厚み方向の中間に絶縁層を有するＳＯＩ基板の活性層側に半導体スイッチ素子１が形成されている。 すなわち、１つのＳＯＩ基板に２
つのＭＯＳトランジスタ１ａ，１ｂが形成され上述のように接続されている。 【０００７】なお、チップ搭載片３１'および各リード片３２ａ，３２ｂ，３３ａ，３３ｂは１つのリードフレームを適宜加工することにより形成されており、パッケージ４０内では、チップ搭載片３１'と各リード片３２
ａ，３２ｂ，３３ａ，３３ｂとは同一平面上に揃うように配設されている。 ここにおいて、チップ搭載片３１'
は平面形状が十字状に形成され、各リード片３２ａ，３
２ｂ，３３ａ，３３ｂにおいてチップ搭載片３１'と同一平面上に配設される部位の平面形状は矩形状に形成されており、各リード片３２ａ，３２ｂ，３３ａ，３３ｂ
はそれぞれ隣り合う２つの側縁がチップ搭載片３１'に対向している。 チップ搭載片３１'と各リード片３２
ａ，３２ｂ，３３ａ，３３ｂとの間の距離ｄは０．５ｍ
ｍ程度に設定され対向面積Ｓは７ｍｍ ²程度に設定されている。 また、主端子３ａ，３ｂと主端子用リード片３
２ａ，３２ｂとの間のボンディングワイヤＷａ，Ｗｂの長さは２．５ｍｍ程度に設定されている。 【０００８】 【発明が解決しようとする課題】図６に示した半導体装置では、高周波信号の通電経路に挿入された半導体スイッチ素子１が上述の２個のＭＯＳトランジスタ１ａ，１
ｂにより構成されており、通電経路に直列に容量成分が挿入されていないので、直流信号のオンオフ、交流信号のオンオフ、いずれにも用いることができるとともに、
比較的広帯域の信号が扱えるという利点を有する。 【０００９】しかしながら、図６に示した半導体装置の主端子２ａ，２ｂ間の高周波信号の導通特性（高周波特性）において通過帯域が狭くなってしまうという不具合があった。 例えば、高周波信号の周波数を１ＭＨｚから１ＧＨｚまで掃引した場合、数１００ＭＨｚ付近で導通損失が極大になってしまい、このように導通損失の周波数依存性が平坦にならずに極大となる特定の周波数があると、高周波信号の通過可能な周波数帯域の上限が上記特定の周波数で制約されてしまい、広帯域の高周波スイッチとして使用できないという不具合があった。 【００１０】上述のように特定の周波数近傍で導通損失が極大になるのは、高周波信号の通電経路（伝送路）と上記伝送路のグランド（以下、高周波グランドと称す）
との間に、駆動回路１０を経由する共振回路が存在し、
特定の周波数（共振周波数）で共振が起こり、該当する周波数成分の高周波信号が主端子２ａ，２ｂ間を通過できずに駆動回路１０を経由して高周波グランドへ通過してしまうからであると考えられる。 ここにおける共振回路の回路要素としては、駆動回路１０の配線のインダクタンス成分、各ＭＯＳトランジスタ１ａ，１ｂそれぞれのゲート容量、ボンディングワイヤＷａ〜Ｗｄのインダクタンス成分、駆動電源１１と高周波グランドとの間の浮遊コンデンサ（容量迷結合）、高周波グランド配線の引き回しによるインダクタンス成分などが考えられる。 【００１１】そこで、広帯域の高周波信号に対応できる半導体スイッチ素子の駆動回路として、半導体スイッチ素子１と駆動電源１１との間にフォトカプラを介在させ半導体スイッチ素子１と駆動電源１１との間を電気的に絶縁したものが知られている。 この種の駆動回路では、
発光ダイオードのような発光素子を駆動電源１１側に設けるとともに発光素子に光結合したフォトダイオードのような受光素子を半導体スイッチ１側に設け、受光素子の起電力により半導体スイッチ１をオンオフ制御するものであり、駆動回路において発光素子と受光素子とが微小な容量値（例えば、５００ｆＦ程度）の寄生容量で結合しているだけなので、高周波導通特性において数ＧＨ
ｚ程度までの通過帯域が得られる。 【００１２】しかしながら、フォトカプラを用いたものでは、受光素子の充放電時間が比較的長いので、半導体スイッチ素子１のスイッチング速度がフォトカプラのスイッチング速度に依存して遅くなってしまい、半導体スイッチ素子１を構成しているＭＯＳトランジスタ１ａ，
１ｂの高速性（高速スイッチング性能）を活かせないという不具合があった。 なお、半導体スイッチ素子１のスイッチング時間は略１０ｎｓｅｃ程度であるのに対して、フォトカプラのスイッチング時間は略１００μｓｅ
ｃ程度である。 【００１３】本発明は上記事由に鑑みて為されたものであり、その目的は、半導体スイッチ素子のスイッチング特性を低下させることなく高周波での導通損失の増大を抑制できて広帯域の高周波スイッチとして利用できる半導体装置およびそれを用いたサンプルホールド回路を提供することにある。 【００１４】 【課題を解決するための手段】請求項１の発明は、上記目的を達成するために、厚み方向の中間に絶縁層を有するＳＯＩ基板の活性層側に高周波信号をオンオフするための半導体スイッチ素子が形成された半導体チップと、
半導体チップが搭載された金属板よりなるチップ搭載片と、半導体スイッチ素子の一対の主パッドがそれぞれボンディングワイヤを介して電気的に接続された金属板よりなる一対の主端子用リードと、半導体スイッチ素子の一対の入力パッドがそれぞれボンディングワイヤを介して電気的に接続され半導体スイッチ素子の駆動回路と接続する金属板よりなる一対の入力端子用リード片とを備え、入力パッドと入力端子用リード片とを接続するボンディングワイヤのインダクタンス成分および半導体チップと入力端子用リード片との間に形成される寄生容量を含み駆動回路と高周波グランドとの間の浮遊容量と合わせて帯域阻止フィルタとして作用する第１のフィルタ回路の阻止周波数と、主パッドと主端子用リード片とを接続するボンディングワイヤのインダクタンス成分を含み駆動回路と高周波グランドとの間の浮遊容量と合わせて低域通過フィルタとして作用する第２のフィルタ回路のカットオフ周波数とが半導体スイッチ素子の所望の使用周波数帯域に存在しないように、チップ搭載片と入力端子用リード片との間の距離と対向面積との比と、主パッドと主端子用リード片とを接続するボンディングワイヤの長さとを調整してなることを特徴とするものであり、
半導体スイッチ素子を駆動回路でオンオフするように構成した場合に、帯域阻止フィルタとして作用する第１のフィルタ回路の阻止周波数と、低域通過フィルタとして作用する第２のフィルタ回路のカットオフ周波数とが半導体スイッチ素子の所望の使用周波数帯域に存在しないようにすることができるので、所望の使用周波数帯域内の特定の周波数で高周波の導通損失が増大するのを防止できて広帯域で導通損失の平坦性を確保でき、しかも、
駆動回路と半導体スイッチ素子との間にフォトカプラを用いる必要がないので、半導体スイッチ素子のスイッチング性能を活かすことができる。 【００１５】請求項２の発明は、請求項１の発明において、前記半導体スイッチ素子は、２つのトランジスタの制御電極同士および各一対の主電極のうちの一方同士をそれぞれ共通接続して構成され、制御電極同士の接続点および各一対の主電極のうちの一方同士の接続点がそれぞれ入力パッドに接続され、各一対の主電極のうちの各他方がそれぞれ主パッドに接続されているので、上記各一対の主電極のうちの他方同士間で双方向に電流を流すことができ、高周波信号が直流信号、交流信号いずれの高周波信号にも対応することができる。 また、制御電極同士が共通に接続されているから、１つの駆動回路で半導体スイッチ素子をオンオフ制御することができ駆動が容易である。 【００１６】請求項３の発明は、請求項１または請求項２の発明において、前記入力端子用リード片と前記チップ搭載片との対向距離をｄ（ｍｍ）、対向面積をＳ（ｍ
ｍ ² ）とするとき、 （Ｓ／ｄ）＜１３ の条件を満足するように前記チップ搭載片と前記入力端子用リード片との間の距離と対向面積との比を調整してあるので、前記チップ搭載片と前記入力端子用リード片との間に形成される容量を０．５ｐＦ以下に設定することができ、前記第１のフィルタ回路の阻止周波数を１Ｇ
Ｈｚ以上にすることが可能になり、導通損失が極大となる周波数を従来の数１００ＭＨｚから１ＧＨｚ以上に向上させることが可能になる。 【００１７】請求項４の発明は、請求項１ないし請求項３の発明において、前記各主パッドと前記各主端子用リード片とをそれぞれ接続する各ボンディングワイヤの長さが２ｍｍを超えないように調整されているので、前記各主パッドと前記各主端子用リード片とをそれぞれ接続する各ボンディングワイヤのインダクタンス成分を２ｎ
Ｈ以下に設定することができ、前記第２のフィルタ回路のカットオフ周波数を１ＧＨｚ以上にすることが可能になる。 【００１８】請求項５の発明は、請求項１ないし請求項４の発明において、前記半導体チップおよび前記チップ搭載片が内蔵され且つ前記各主端子用リード片および前記各入力端子用リード片が植設されたパッケージと、前記パッケージが対向配置され前記各主端子用リード片および前記各入力端子用リード片それぞれにおいてパッケージから露出した部位の先端部が電気的に接続される回路基板とを備え、回路基板には、厚み方向において主端子用リード片に重なる部位およびチップ搭載片に重なる部位を避けて高周波グランド配線が形成されているので、前記駆動回路の高周波グランド配線に対する浮遊容量を低減でき、前記第１のフィルタ回路の阻止周波数を高くすることができる。 【００１９】請求項６の発明は、請求項１ないし請求項５の発明において、前記駆動回路と高周波信号のグランドとの間に、１００ＭＨｚ帯の信号周波数に対して少なくとも１ＫΩのインピーダンスを有するインピーダンス素子を備えるので、前記駆動回路の高周波グランド配線に対する浮遊容量を低減でき、前記第１のフィルタ回路の阻止周波数を高くすることができる。 【００２０】請求項７の発明は、請求項１ないし請求項６の発明において、前記駆動回路は、前記各入力端子用リード片にそれぞれ直列に接続された抵抗値が１ＫΩ以上の２つの抵抗を備えるので、前記第１のフィルタ回路を流れる電流の振幅を小さくすることができる。 【００２１】請求項８の発明は、請求項１ないし請求項７のいずれかに記載の半導体装置と、ボルテージフォロアと、ホールドコンデンサとを備え、前記半導体装置における半導体スイッチ素子のオン時にホールドしたアナログ信号が半導体スイッチ素子のオフ時にボルテージフォロアを通して出力されることを特徴とするものであり、高周波のアナログ信号を広帯域にわたって高速でサンプリングすることが可能になる。 【００２２】 【発明の実施の形態】（実施形態１）本実施形態の半導体装置は、図１に示すように、半導体チップ２０と、半導体チップ２０が搭載された金属板よりなるチップ搭載片３１とを備えている。 ここにおいて、半導体チップ２
０は、厚み方向の中間に絶縁層を有するＳＯＩ基板の活性層側に、図４に示すような半導体スイッチ素子１が形成されている。 また、本実施形態の半導体装置は、図６
に示した従来構成と同様、高周波信号の通電経路に接続される一対の主端子２ａ，２ｂおよび制御信号が与えられる一対の入力端子３ａ，３ｂを有している。 【００２３】すなわち、半導体スイッチ素子１は、上述の図４に示すように、２個のｎチャネルのＭＯＳトランジスタ１ａ，１ｂのゲート電極Ｇ，Ｇ同士およびソース電極Ｓ，Ｓ同士をそれぞれ共通接続するとともに、ＭＯ
Ｓトランジスタ１ａ，１ｂのゲート電極Ｇ，Ｇ同士の接続点４ａを一方の入力端子（以下、制御端子と称す）３
ａに接続し、ソース電極Ｓ，Ｓ同士の接続点４ｂを他方の入力端子３ｂ（以下、基準電位端子３ｂと称す）に接続し、各ＭＯＳトランジスタ１ａ，１ｂのドレイン電極Ｄ，Ｄをそれぞれ主端子２ａ，２ｂに接続してある。 要するに、半導体チップ２０は、１つのＳＯＩ基板に２つのＭＯＳトランジスタ１ａ，１ｂが形成され上述のように接続されている。 なお、本実施形態では、各ＭＯＳトランジスタ１ａ，１ｂのゲート電極Ｇ，Ｇが制御電極を構成し、各ＭＯＳトランジスタ１ａ，１ｂのドレイン電極Ｄ，Ｄおよびソース電極Ｓ，Ｓそれぞれが主電極を構成している。 【００２４】ところで、本実施形態の半導体装置は、図４に示すように、制御端子３ａと基準電位端子３ｂとの間に駆動回路１０が接続されており、一対の入力端子３
ａ，３ｂ間に与えられる制御信号により半導体スイッチ素子１がオンオフされる。 【００２５】駆動回路１０は、半導体スイッチ１の制御端子３ａと基準電位端子３ｂとの間へ制御信号を与える駆動電源１１と、駆動電源１１と制御端子３ａおよび基準電位端子３ｂとの間にそれぞれ挿入された抵抗Ｒａ，
Ｒｂとを備えている。 駆動電源１１としては、例えば、
ＭＯＳトランジスタ１ａ，１ｂを導通状態とするＨレベルの電圧（ＭＯＳトランジスタ１ａ，１ｂのしきい値電圧よりも大きな電圧であって３Ｖ以上とすることが望ましい）とＭＯＳトランジスタ１ａ，１ｂを遮断状態とするＬレベルの電圧（ＭＯＳトランジスタ１ａ，１ｂのしきい値電圧よりも小さな電圧であって０Ｖとすることが望ましい）とが交互に現れる矩形波信号を出力するパルス発生回路が用いられ、Ｈレベルの期間とＬレベルの期間との比率（デューティ比）を略５０％として矩形波信号の周波数を数ｋＨｚから数十ＭＨｚのオーダまで変化させることができるようになっている。 【００２６】本実施形態の半導体装置では、制御端子３
ａの電位が各ＭＯＳトランジスタ１ａ，１ｂのゲート電位（ゲート・ソース間電圧）に等しく、基準電位端子３
ｂの電位が各ＭＯＳトランジスタ１ａ，１ｂのソース電位と等しくなっており、駆動回路１０から各ＭＯＳトランジスタ１ａ，１ｂのゲート・ソース間にゲート電位を与えることで駆動でき（上述の矩形波信号が各ＭＯＳトランジスタ１ａ，１ｂのゲート・ソース間に与えられ）、ＭＯＳトランジスタ１ａ，１ｂのゲート電位がしきい値電圧以上になるとＭＯＳトランジスタ１ａ，１ｂ
が導通状態（オン）となり、高周波信号の導通経路が閉じた状態（導通状態）となる。 また、ＭＯＳトランジスタ１ａ，１ｂのゲート電位がしきい値電圧よりも低くなると、ＭＯＳトランジスタ１ａ，１ｂが遮断状態（オフ）となり、高周波信号の導通経路は開いた状態（遮断状態）となる。 【００２７】ところで、本実施形態の半導体装置は、図１に示すように、上述の半導体スイッチ素子１を形成した半導体チップ２０が搭載された金属板よりなるチップ搭載片３１と、半導体スイッチ素子１を構成する２個のＭＯＳトランジスタ１ａ，１ｂの各ドレイン電極Ｄ，Ｄ
（図４参照）が接続された各ドレインパッド（図示せず）がそれぞれボンディングワイヤＷａ，Ｗｂを介して電気的に接続された金属板よりなる一対の主端子用リード片３２ａ，３２ｂと、半導体スイッチ素子１を構成する２個のＭＯＳトランジスタ１ａ，１ｂのゲート電極Ｇ，Ｇ同士の接続点に接続されたゲートパッド（図示せず）およびソース電極Ｓ，Ｓ同士の接続点に接続されたソースパッド（図示せず）がそれぞれボンディングワイヤＷｃ，Ｗｄを介して電気的に接続された金属板よりなる一対の入力端子用リード片３３ａ，３３ｂとを備えており、半導体チップ２０が搭載されたチップ搭載片３１
がパッケージ４０に内蔵されるとともに、各リード片３
２ａ，３２ｂ，３３ａ，３３ｂがパッケージ４０に植設されている。 なお、本実施形態では、ドレインパッドが主パッドを構成し、ゲートパッドおよびソースパッドがそれぞれ入力パッドを構成している。 【００２８】ここにおいて、主端子用リード片３２ａ，
３２ｂはパッケージ４０から露出した部位がそれぞれ上述の主端子２ａ，２ｂを構成している。 また、入力端子用リード片３３ａ，３３ｂはパッケージ４０から露出した部位がそれぞれ上述の入力端子３ａ，３ｂを構成している。 なお、チップ搭載片３１および各リード片３２
ａ，３２ｂ，３３ａ，３３ｂは１つのリードフレームを適宜加工することにより形成されており、パッケージ４
０内では、略中央に位置するチップ搭載片３１とチップ搭載片３１の短手方向の一方側に位置する主端子用リード片３２ａ，３２ｂとチップ搭載片３１の短手方向の他方側に位置する入力端子用リード片３３ａ，３３ｂとは同一平面上に揃うように配設されている。 【００２９】上述のパッケージ４０は、例えば、図２に示すように、プリント基板よりなる回路基板５０に対向配置され、主端子用リード片３２ａ，３２ｂ（主端子２
ａ，２ｂ）がそれぞれ導電パターン５２ａ，５２ｂに半田付けされ、入力端子用リード片３３ａ，３３ｂがそれぞれ導電パターン５３ａ，５３ｂに半田付けされている。 各導電パターン５２ａ，５２ｂ，５３ａ，５３ｂは回路基板５０の一表面（図２（ｂ）における上面）上に形成されており、導電パターン５２ａ，５２ｂは、高周波信号の伝送路の一部を構成し高周波信号が通過する通電経路となり、導電パターン５３ａ，５３ｂは、駆動電源１１からの駆動信号が通過する経路となる。 また、回路基板５０の上記一表面上には、高周波グランドとなる一対の導電パターン（以下、高周波グランドパターンと称す）５４，５５も形成されている。 上述の導電パターン５２ａ，５２ｂは一直線上に配設されており、一方の高周波グランドパターン５４は、パッケージ４０と交差せず且つ導電パターン５２ａ，５２ｂと平行になるように配設されている。 また、他方の高周波グランドパターン５５は、導電パターン５２ａ，５２ｂを挟んで高周波グランドパターン５４と対をなすように配設されているが、他方の高周波グランドパターン５５は、チップ搭載片３１および主端子用リード片３２ａ，３２ｂとは交差せず且つ所定の距離を保つように配設されている。 また、他方の高周波グランドパターン５５は、入力用リード片３３ａ，３３ｂが半田付けされる導電パターン５３
ａ，５３ｂと上記一方の高周波グランドパターン５４との間に存在するように配設されている。 なお、本実施形態では、高周波グランドパターン５４，５５が高周波グランド配線を構成している。 【００３０】ところで、上述の半導体装置において駆動回路１０を含めた等価回路は図３のようになる。 図３に示す等価回路では、各ＭＯＳトランジスタ１ａ，１ｂそれぞれについて、帯域阻止フィルタ（ノッチフィルタ）
として作用する第１のフィルタ回路６１と、低域通過フィルタ（ローパスフィルタ）として作用する第２のフィルタ回路６４とが存在する。 ここにおいて、第１のフィルタ回路６１は、２つの共振回路６２，６３を有しており、一方の共振回路６２は、半導体チップ２０における上記ソースパッドを起点として駆動電源１１に至るまでのワイヤ配線によるインダクタンス成分Ｌｄと、駆動電源１１と高周波グランドとの間の浮遊容量（対地間寄生容量）Ｃｅとを含んでおり、他方の共振回路６３は、ゲート容量Ｃｇと、半導体チップ２０における上記ゲートパッドを起点として駆動電源１１に至るまでのワイヤ配線によるインダクタンス成分Ｌｃとを含んでおり、各共振回路６２，６３の共振周波数ｆ０はｆ０＝１／（２π
√（ＬＣ））の式で求められる。 要するに、第１のフィルタ回路６１の阻止周波数はｆ０＝１／（２π√（Ｌ
Ｃ））の式を利用して求められる。 また、第２のフィルタ回路６４は、半導体チップ２０における上記ドレインパッドと主端子２ａ（２ｂ）とを接続するボンディングワイヤＷａ（Ｗｂ）によるインダクタンス成分Ｌａ（Ｌ
ｂ）と、半導体チップ２０における上記ソースパッドを起点として駆動電源１１に至るまでのワイヤ配線によるインダクタンス成分Ｌｄと、駆動電源１１と高周波グランドとの間の浮遊容量Ｃｅとを含んでおり、第２のフィルタ回路６４のカットオフ周波数（共振周波数）はｆ０
＝１／（２π√（ＬＣ））の式で求められる。 【００３１】そこで、本実施形態では、帯域阻止フィルタとして作用する第１のフィルタ回路６１の阻止周波数（共振周波数）と、低域通過フィルタとして作用する第２のフィルタ回路６４のカットオフ周波数（共振周波数）とが半導体スイッチ素子１の所望の使用周波数帯域に存在しないように、チップ搭載片３１と入力端子用リード片３３ａ，３３ｂとの間の距離と対向面積との比と、ドレイン電極Ｄ，Ｄと主端子用リード片３２ａ，３
２ｂとを接続するボンディングワイヤＷａ，Ｗｂの長さを調整してある。 すなわち、本実施形態では、チップ搭載片３１の平面形状を矩形状に形成するとともに、各リード片３２ａ，３２ｂ，３３ａ，３３ｂにおいてチップ搭載片３１と同一平面上に配設される部位の平面形状を矩形状に形成し、各リード片３２ａ，３２ｂ，３３ａ，
３３ｂの一端縁のみがチップ搭載片３１に対向するようにし、チップ搭載片３１と各リード片３２ａ，３２ｂ，
３３ａ，３３ｂとの間の距離ｄを１ｍｍに設定し対向面積Ｓを１ｍｍ ²に設定してある。 また、各ドレインパッドと主端子用リード片３２ａ，３２ｂとの間のボンディングワイヤＷａ，Ｗｂの長さは１．５ｍｍに設定してある。 【００３２】ここにおいて、本実施形態では、上述の距離ｄと対向面積との比（Ｓ／ｄ）を１に設定し、上記従来構成では（Ｓ／ｄ）を１４に設定してあるが、（Ｓ／
ｄ）を１３未満の値に調整することにより、チップ搭載片３１と入力端子用リード片３２ａ，３２ｂとの間に形成される容量を０．５ｐＦ以下に設定することができ、
第１のフィルタ回路６１の阻止周波数（共振周波数）を１ＧＨｚ以上にすることが可能になり、導通損失が極大となる周波数を従来の数１００ＭＨｚから１ＧＨｚ以上に向上させることができる。 【００３３】また、本実施形態ではボンディングワイヤＷａ，Ｗｂの長さを１．５ｍｍに設定し、上記従来構成ではボンディングワイヤＷａ，Ｗｂの長さを２．５ｍｍ
に設定してあるが、ボンディングワイヤＷａ，Ｗｂの長さを２ｍｍ以下の値に調整することにより、各ドレインパッドと各主端子用リード片３２ａ，３２ｂとをそれぞれ接続する各ボンディングワイヤＷａ，Ｗｂのインダクタンス成分を２ｎＨ以下に設定することができ、第２のフィルタ回路６４のカットオフ周波数（共振周波数）を１ＧＨｚ以上にすることが可能になり、第２のフィルタ回路のカットオフ周波数を１ＧＨｚ以上に高めることができる。 【００３４】しかして、本実施形態では、第１のフィルタ回路６１の阻止周波数および第２のフィルタ回路６４
のカットオフ周波数を半導体スイッチ素子１の所望の使用周波数帯域に存在しないようにすることができるので、所望の使用周波数帯域内の特定の周波数で高周波の導通損失が増大する（ディップが発生する）のを防止できて広帯域で導通損失の平坦性を確保でき、しかも、駆動回路１０と半導体スイッチ素子１との間にフォトカプラを用いる必要がないので、半導体スイッチ素子１のスイッチング性能を活かすことができる。 【００３５】なお、本実施形態における半導体スイッチ素子１は、上述のように、２つのＭＯＳトランジスタ１
ａ，１ｂのゲート電極Ｇ，Ｇ同士およびソース電極Ｓ，
Ｓ同士をそれぞれ共通接続して構成され、ゲート電極Ｇ，Ｇ同士の接続点およびソース電極Ｓ，Ｓ同士の接続点がそれぞれ入力パッドに接続され、ドレイン電極Ｄ，
Ｄがそれぞれ主パッドに接続されているので、一対のドレイン電極Ｄ，Ｄ間で双方向に電流を流すことができ、
高周波信号が直流信号、交流信号いずれの高周波信号にも対応することができる。 また、ゲート電極Ｇ，Ｇ同士が共通に接続されているから、１つの駆動回路１０で半導体スイッチ素子１をオンオフ制御することができ容易に駆動できる。 【００３６】（実施形態２）本実施形態の基本構成は実施形態１と略同じであって、図４に示すように、駆動回路１０が、駆動電源１１と、駆動電源１１と各入力端子３ａ，３ｂとの間にそれぞれ挿入される抵抗Ｒａ，Ｒｂ
とを備えており（駆動電源１１の正極と入力端子３ａとの間に抵抗Ｒａが直列に挿入され、駆動電源１１の負極と入力端子３ｂとの間に抵抗Ｒｂが直列に挿入されており）、駆動電源１１と抵抗Ｒｂとの接続点に接続されたグランド用端子１２がインピーダンス素子たるコンデンサＣｚを介して高周波グランドと接続されている点が相違する。 ここにおいて、インピーダンス素子たるコンデンサＣｚとしては、高周波対応のセラミックコンデンサであって容量が０．６ｐＦのものを用いているが、インピーダンス素子としては、例えば１００ＭＨｚ帯の信号周波数に対して１ＫΩ以上のインピーダンスを有するものであればよく、１ＫΩ以上のインピーダンスを有することにより、駆動回路１０の高周波グランド配線に対する浮遊容量（対地間容量）を低減でき、より簡単に第１
のフィルタ回路６１の阻止周波数および第２のフィルタ回路６４のカットオフ周波数を１ＧＨｚ以上することができる。 また、各抵抗Ｒａ，Ｒｂの抵抗値は共振周波数に影響しないが、各抵抗Ｒａ，Ｒｂの抵抗値を両方とも１ＫΩに設定してあるので、共振周波数での振幅を小さくすることができる。 【００３７】なお、他の構成は実施形態１と同じであるから、図示および説明を省略する。 【００３８】（実施形態３）本実施形態のサンプルホールド回路は、実施形態１または実施形態２で説明した半導体装置、ボルテージフォロアたる演算増幅器ＯＰ１、
ホールドコンデンサＣｓを用いて構成されている。 上記半導体装置における一方の主端子２ａは演算増幅器ＯＰ
１の非反転入力端子に接続され、他方の主端子２ｂはアナログ信号が入力されるアナログ入力信号端子５に接続されている。 すなわち、上記半導体装置における半導体スイッチ素子１はアナログ入力端子５と演算増幅器ＯＰ
の非反転入力端子との間に挿入されている。 また、演算増幅器ＯＰ１の出力端子は反転入力端子に接続されるとともに、出力信号端子６に接続されている。 また、ホールドコンデンサＣｓは、半導体スイッチ素子１と演算増幅器ＯＰ１との接続点とグランドとの間に挿入されている。 【００３９】本実施形態では、半導体スイッチ素子１をオンさせるとホールドコンデンサＣｓが入力電圧と等しい電圧まで充電され、ここで半導体スイッチ素子１をオフすると、演算増幅器ＯＰ１の入力インピーダンスが無限大に近ければ、ホールドコンデンサＣｓの電荷はどこにも放電されないのでそのままの電圧を保持することになる。 したがって、一定の間隔で半導体スイッチ素子１
のオンオフを繰り返すことにより、出力信号端子６には入力電圧の瞬時値を一定時間間隔でサンプリングした出力電圧波形が得られる。 【００４０】要するに、本実施形態のサンプルホールド回路では、半導体スイッチ素子１のオン時にサンプルホールドしたアナログ信号が半導体スイッチ素子１のオフ時に演算増幅器ＯＰ１を通して出力され、半導体スイッチ素子１はオン抵抗が小さく出力容量が低いので、半導体スイッチ素子１のオン抵抗とホールドコンデンサＣｓ
の容量とで決まるＣＲ時定数が小さく、高周波のアナログ信号を広帯域にわたって高速でサンプリングすることが可能になる。 また、高周波導通損失が１ＧＨｚまで平坦性を保つので、入力信号に対する歪みの周波数依存性が少なくなる。 また、上述の半導体装置を採用していることにより、駆動回路１０からのノイズの混入を抑制することができる。 【００４１】ところで、上記各実施形態では、半導体スイッチ素子１を構成するトランジスタとしてｎチャネル型のＭＯＳトランジスタを用いた例を示したが、半導体スイッチ１を構成するトランジスタとして、ｐチャネル型のＭＯＳトランジスタ、ＪＦＥＴ（接合型電界効果トランジスタ）、ＭＥＳＦＥＴ、ＢＪＴ（接合型バイポーラトランジスタ）などを用いてもよい。 【００４２】 【発明の効果】請求項１の発明は、厚み方向の中間に絶縁層を有するＳＯＩ基板の活性層側に高周波信号をオンオフするための半導体スイッチ素子が形成された半導体チップと、半導体チップが搭載された金属板よりなるチップ搭載片と、半導体スイッチ素子の一対の主パッドがそれぞれボンディングワイヤを介して電気的に接続された金属板よりなる一対の主端子用リードと、半導体スイッチ素子の一対の入力パッドがそれぞれボンディングワイヤを介して電気的に接続され半導体スイッチ素子の駆動回路と接続する金属板よりなる一対の入力端子用リード片とを備え、入力パッドと入力端子用リード片とを接続するボンディングワイヤのインダクタンス成分および半導体チップと入力端子用リード片との間に形成される寄生容量を含み駆動回路と高周波グランドとの間の浮遊容量と合わせて帯域阻止フィルタとして作用する第１のフィルタ回路の阻止周波数と、主パッドと主端子用リード片とを接続するボンディングワイヤのインダクタンス成分を含み駆動回路と高周波グランドとの間の浮遊容量と合わせて低域通過フィルタとして作用する第２のフィルタ回路のカットオフ周波数とが半導体スイッチ素子の所望の使用周波数帯域に存在しないように、チップ搭載片と入力端子用リード片との間の距離と対向面積との比と、主パッドと主端子用リード片とを接続するボンディングワイヤの長さとを調整してなるものであり、半導体スイッチ素子を駆動回路でオンオフするように構成した場合に、帯域阻止フィルタとして作用する第１のフィルタ回路の阻止周波数と、低域通過フィルタとして作用する第２のフィルタ回路のカットオフ周波数とが半導体スイッチ素子の所望の使用周波数帯域に存在しないようにすることができるので、所望の使用周波数帯域内の特定の周波数で高周波の導通損失が増大するのを防止できて広帯域で導通損失の平坦性を確保できるという効果があり、しかも、駆動回路と半導体スイッチ素子との間にフォトカプラを用いる必要がないので、半導体スイッチ素子のスイッチング性能を活かすことができるという効果がある。 【００４３】請求項２の発明は、請求項１の発明において、前記半導体スイッチ素子は、２つのトランジスタの制御電極同士および各一対の主電極のうちの一方同士をそれぞれ共通接続して構成され、制御電極同士の接続点および各一対の主電極のうちの一方同士の接続点がそれぞれ入力パッドに接続され、各一対の主電極のうちの各他方がそれぞれ主パッドに接続されているので、上記各一対の主電極のうちの他方同士間で双方向に電流を流すことができ、高周波信号が直流信号、交流信号いずれの高周波信号にも対応することができるという効果がある。 また、制御電極同士が共通に接続されているから、
１つの駆動回路で半導体スイッチ素子をオンオフ制御することができ駆動が容易であるという効果がある。 【００４４】請求項３の発明は、請求項１または請求項２の発明において、前記入力端子用リード片と前記チップ搭載片との対向距離をｄ（ｍｍ）、対向面積をＳ（ｍ
ｍ ² ）とするとき、 （Ｓ／ｄ）＜１３ の条件を満足するように前記チップ搭載片と前記入力端子用リード片との間の距離と対向面積との比を調整してあるので、前記チップ搭載片と前記入力端子用リード片との間に形成される容量を０．５ｐＦ以下に設定することができ、前記第１のフィルタ回路の阻止周波数を１Ｇ
Ｈｚ以上にすることが可能になり、導通損失が極大となる周波数を従来の数１００ＭＨｚから１ＧＨｚ以上に向上させることが可能になるという効果がある。 【００４５】請求項４の発明は、請求項１ないし請求項３の発明において、前記各主パッドと前記各主端子用リード片とをそれぞれ接続する各ボンディングワイヤの長さが２ｍｍを超えないように調整されているので、前記各主パッドと前記各主端子用リード片とをそれぞれ接続する各ボンディングワイヤのインダクタンス成分を２ｎ
Ｈ以下に設定することができ、前記第２のフィルタ回路のカットオフ周波数を１ＧＨｚ以上にすることが可能になるという効果がある。 【００４６】請求項５の発明は、請求項１ないし請求項４の発明において、前記半導体チップおよび前記チップ搭載片が内蔵され且つ前記各主端子用リード片および前記各入力端子用リード片が植設されたパッケージと、前記パッケージが対向配置され前記各主端子用リード片および前記各入力端子用リード片それぞれにおいてパッケージから露出した部位の先端部が電気的に接続される回路基板とを備え、回路基板には、厚み方向において主端子用リード片に重なる部位およびチップ搭載片に重なる部位を避けて高周波グランド配線が形成されているので、前記駆動回路の高周波グランド配線に対する浮遊容量を低減でき、前記第１のフィルタ回路の阻止周波数を高くすることができるという効果がある。 【００４７】請求項６の発明は、請求項１ないし請求項５の発明において、前記駆動回路と高周波信号のグランドとの間に、１００ＭＨｚ帯の信号周波数に対して少なくとも１ＫΩのインピーダンスを有するインピーダンス素子を備えるので、前記駆動回路の高周波グランド配線に対する浮遊容量を低減でき、前記第１のフィルタ回路の阻止周波数を高くすることができるという効果がある。 【００４８】請求項７の発明は、請求項１ないし請求項６の発明において、前記駆動回路は、前記各入力端子用リード片にそれぞれ直列に接続された抵抗値が１ＫΩ以上の２つの抵抗を備えるので、前記第１のフィルタ回路を流れる電流の振幅を小さくすることができるという効果がある。 【００４９】請求項８の発明は、請求項１ないし請求項７のいずれかに記載の半導体装置と、ボルテージフォロアと、ホールドコンデンサとを備え、前記半導体装置における半導体スイッチ素子のオン時にホールドしたアナログ信号が半導体スイッチ素子のオフ時にボルテージフォロアを通して出力されるものであり、高周波のアナログ信号を広帯域にわたって高速でサンプリングすることが可能になるという効果がある。

【図面の簡単な説明】 【図１】実施形態１を示し、（ａ）はパッケージ内の平面レイアウト説明図、（ｂ）は（ａ）のＡ−Ａ'断面図である。 【図２】同上の実装例を示し、（ａ）は平面レイアウト説明図、（ｂ）は（ａ）のＡ−Ａ'断面図である。 【図３】同上の等価回路図である。 【図４】実施形態２を示す回路図である。 【図５】実施形態３を示す回路図である。 【図６】従来例を示す回路図である。 【図７】同上における要部概略構成図である。 【符号の説明】 ２０ 半導体チップ３２ａ，３２ｂ 主端子用リード片３３ａ，３３ｂ 入力端子用リード片４０ パッケージＷａ，Ｗｂ，Ｗｃ，Ｗｄ ボンディングワイヤ