【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は、半導体装置およびその製造方法に関し、特に、マイクロ波ＦＥＴなどの半導体装置およびその製造方法に関するものである。 【０００２】 【従来の技術】ＧａＡｓのような化合物半導体を用いて、金属と半導体とのショットキー接合をゲート電極に用いるショットキーゲート型ＦＥＴ（以下、ＭＥＳＦＥ
Ｔという）を作製する際、そのゲート電極形成プロセスにおいて、基板上にＳｉＯ _２膜をゲートスペーサ膜として形成し、そのゲートスペーサ膜の開口部にゲート電極が形成される。 その際に、ゲート電極に係る容量を低減してＦＥＴの利得を向上させるために、ゲート電極形成後にウェットエッチング等でゲートスペーサ膜を除去することが行われる。 【０００３】図１０は、そのような従来の製造方法を説明するための工程順の断面図である。 まず、図１０
（ａ）に示すように、ＧａＡｓ基板１０１上に、ゲートスペーサ膜として、膜厚３０００〜６０００Å程度のＳ
ｉＯ _２膜１１７を成膜し、次いで、ＳｉＯ _２膜１１７の上に、周知のフォトリソグラフィー技術を用いてフォトレジストパターン１１８を形成し、フォトレジストパターン１１８をマスクとしてＳｉＯ _２膜１１７をエッチングすることによって開口１１９を形成する。 次に、図１
０（ｂ）に示すように、フォトレジストパターン１１８
を除去した後、全面にＡｕなどの金属膜を形成し、金属膜の上に形成したフォトレジストパターン（図示せず）
をマスクとして金属膜をエッチングすることによって、
開口１１９にゲート電極１１４を形成する。 その後、図１０（ｃ）に示すように、ＳｉＯ _２膜１１７をＨＦ水溶液を用いたウェットエッチング法で除去する。 なお、この種の半導体装置およびその製造方法は、例えば、特開昭６２−１７７９７３号公報等により公知となっている。 【０００４】 【発明が解決しようとする課題】前述した従来のゲート電極形成工程においては、ゲートスペーサ膜であるＳｉ
Ｏ _２膜１１７の除去の際に、半導体表面が空気中に曝され、汚染される可能性が高い。 【０００５】本発明はこの点に鑑みてなされたものであって、その目的は、半導体基板上にゲートスペーサ層を介してゲート電極を形成した後、半導体基板の表面が大気やウェットエッチング液に浸されることなく、半導体装置として不用になるゲートスペーサ層をウェットエッチングにて除去できる半導体装置の製造方法と、半導体基板の表面が大気にさらされることのない信頼性の高い半導体装置と、を提供することである。 【０００６】 【課題を解決するための手段】上記の目的を達成するため、本発明によれば、半導体基板と、垂直方向に延びる柱状部と該柱状部上部から水平方向に突出する庇部とを有し底面が前記半導体基板の表面に接して形成されたゲート電極と、前記半導体基板の表面上に形成された電極形成部に開口を有する表面保護層と、前記ゲート電極を挟んで前記半導体基板の表面上に形成されたソース電極およびドレイン電極と、を有する半導体装置において、
前記表面保護層は前記ゲート電極の柱状部の下部の側面とのみ接して形成されていることを特徴とする半導体装置、が提供される。 そして、好ましくは、前記表面保護層が、前記半導体基板の表面に接して形成された酸化シリコン膜と該酸化シリコン膜上を覆うように形成された窒化シリコン膜とを含む。 【０００７】また、上記の目的を達成するため、本発明によれば、（１）半導体基板の表面に、第１の絶縁体層と第２の絶縁体層と第３の絶縁体層とを順次形成する工程と、（２）前記第３の絶縁体層と第２の絶縁体層と第１の絶縁体層とを選択エッチングしてゲート開口を形成する工程と、（３）導電性材料を堆積しこれをパターニングして前記ゲート開口の内部を埋め込むゲート電極を形成する工程と、（４）前記第３の絶縁体層のみをウェットエッチング法にて除去する工程と、を有することを特徴とする半導体装置の製造方法、が提供される。 さらに、上記の目的を達成するため、本発明によれば、
（１′）半導体基板の表面に、第１の絶縁体層を形成する工程と、（２′）前記第１の絶縁体層に第１ゲート開口を形成する工程と、（３′）第２の絶縁体層と第３の絶縁体層とを順次形成する工程と、（４′）前記第３の絶縁体層および前記第２の絶縁体層を選択エッチングして前記第１の開口の内部に第１ゲート開口の開口幅以下の開口幅を有する第２ゲート開口を形成する工程と、
（５′）導電性材料を堆積しこれをパターニングして前記第２ゲート開口の内部を埋め込むゲート電極を形成する工程と、（６′）前記第３の絶縁体層のみをウェットエッチング法にて除去する工程と、を有することを特徴とする半導体装置の製造方法、が提供される。 【０００８】 【発明の実施の形態】次に、本発明の実施の形態について図面を参照して説明する。 ［第１の実施の形態］図１は、本発明の第１の実施の形態の半導体装置の断面図である。 図１に示すように、本実施の形態の半導体装置は、リセスが形成された半導体基板１と、半導体基板１の上に形成された第１の絶縁体層２と、第１の絶縁体層２の上に形成された第２の絶縁体層３と、第１の絶縁体層２と第２の絶縁体層３との開口部に形成されたゲート電極４と、ゲート電極４を挟んで半導体基板１の表面上に形成されたソース電極５とドレイン電極６とを有している。 半導体基板１は半絶縁性ＧａＡｓからなり、その表層にはＮ型活性層（図示せず）が形成されている。 このＮ型活性層が、ＦＥＴとしての動作層になる。 ゲート電極４は１層あるいは複数層からなり、半導体基板１に接する最下層にはＧａＡｓに対してショットキー接合を形成し、ＧａＡｓとの界面特性が安定な、例えば、Ｗ、Ｍｏあるいはそのケイ化物や窒化物が用いられる。 その上層には、Ｔｉ、Ａｕ、Ａｌ
などを用いてもよい。 ソース電極５およびドレイン電極６は、半導体基板１に対してオーミック接合を形成している。 ソース電極５およびドレイン電極６の表面は、図中において大気に露出しているが、それらの表面の一部は第１の絶縁層２あるいは／および第２の絶縁層３によって覆われていてもよい。 【０００９】第１の絶縁体層２および第２の絶縁体層３
は、ともにゲートスペーサ層の一部として用いられた絶縁膜であって、素子形成工程中および素子形成工程終了後表面保護膜として機能する膜であり、それらの開口部における側壁は、ゲート電極４に密接している。 図１において、第２の絶縁体層３がゲート電極４と接する位置で半導体基板１の表面に向かって下方に湾曲しているが、湾曲せずに第１の絶縁体層２と第２の絶縁体層３とが平行してゲート電極４に接していてもよい。 第１の絶縁体層２は、半導体基板１との界面に接する下地層であり、ＧａＡｓとの界面特性が安定なＳｉＯ _２膜より形成されている。 第２の絶縁体層３は、Ｓｉ _３ Ｎ _４を代表とする緻密な窒化シリコン膜（以下、ＳｉＮ膜という）で形成されている。 ゲート電極４、ソース電極５およびドレイン電極６が形成されている領域以外の領域の半導体基板１の表面は、緻密なＳｉＮ膜よりなる第２の絶縁層３によって、大気および外部の汚染物から保護されている。 また、第２の絶縁層３と半導体基板１の表面との間には、ＧａＡｓとの界面特性が安定なＳｉＯ _２膜よりなる第１の絶縁層２が形成されている。 【００１０】ＳｉＮ膜は、水分や多くの不純物、特にナトリウムに対して、JV Dalton,“Sodium Drift and
Diffusion in Silicon Nitride Films”J. Electroche
m. Soc., 113, 165C (1966)に記載されているように、
ＳｉＯ _２膜よりもはるかに小さな拡散係数を有する。 ナトリウムのようなアルカリイオンが、ＳｉＯ _２膜において大きな拡散係数を示し、ＳｉＯ _２膜を保護膜として保護されたデバイス構造の動作に不安定性をもたらすことはよく知られている。 したがって、本実施の形態の半導体装置において、ＧａＡｓ基板表面の保護層という意味では、ゲートスペーサ層の一部として用いられる膜を、
第１の絶縁体層２と第２の絶縁体層３との２層の絶縁層で形成するのではなく、ＳｉＮ膜よりなる第２の絶縁体層３のみの単層で形成することも可能である。 しかしながら、ＳｉＮ膜は、ＧａＡｓの上に形成したとき、Ｇａ
Ａｓの表面準位を増加させ、その耐圧等を劣化させるということが知られている。 一方、ＳｉＯ _２膜は、ＧａＡ
ｓに対して非常に安定な界面特性を与える。 また、Ｓｉ
Ｏ _２膜とＳｉＮ膜との比誘電率は、それぞれ、４と６〜
７であるため、電極間容量を低減するためには、ＳｉＯ
_２膜の方が有利である。 したがって、本実施の形態の半導体装置は、ＳｉＯ _２ −ＧａＡｓ界面で界面特性を安定にし、外側のＳｉＮ膜で大気あるいは外部の汚染物から導入されたイオンや水分の拡散あるいは／およびドリフトを防止するという望ましい特徴を持っている。 また、
ゲート電極に係る容量を低減する上でも効果がある。 【００１１】ゲート電極４は、ほぼＴ字の断面形状を有しており、その基板に垂直な部分の高さは４０００〜６
０００Å程度である。 ここで、第２の絶縁体層３の層厚は、１００〜１０００Åが適当である。 また、第１の絶縁体層２と第２の絶縁体層３との合計の膜厚も、１００
〜１０００Å程度とするのが適当である。 第２の絶縁体層３の膜厚の下限値１００Åは、ＳｉＮ膜が大気あるいは外部の汚染物から導入されたイオンや水分の半導体表面への拡散やドリフトを防御できる程度の緻密な膜を形成できる限界として設定されている。 また、第２の絶縁体層３の膜厚および第１の絶縁体層２と第２の絶縁体層３との合計の膜厚が１０００Å以下であれば、ゲート電極４の大部分は大気中に露出することになり、ゲート電極４に係る容量は、ゲート電極の柱状部の全体が誘電体（ゲートスペーサ層）で囲まれている場合に比して、非常に低減される。 以上説明したように、本実施の形態の半導体装置は、信頼性が高く、動作環境の如何を問わず安定な動作が可能であるとともに、ゲート電極に係る容量を低減して利得特性を改善することができるものである。 【００１２】なお、図１においては、ソース電極５およびドレイン電極６は、第１の絶縁体層２および第２の絶縁体層３に密着して形成されているが、間隔をおいて形成されてもよい。 また、絶縁体層は、２層に限られるわけではなく、何層存在してもよい。 【００１３】〔第２の実施の形態〕図２、図３は、本発明の第２の実施の形態の製造方法を説明するための工程順の断面図である。 まず、図２（ａ）に示すように、リセスが形成されたＧａＡｓよりなる半導体基板１１上に、ＣＶＤ法等を用いて、第１の絶縁体層１２、第２の絶縁体層１３、第３の絶縁体層１７を連続して形成する。 第１の絶縁体層１２は、ＧａＡｓに対して界面特性が安定な下地層であり、ＳｉＯ _２膜から成る。 第２の絶縁体層１３は、ＳｉＮ膜より成る。 第３の絶縁体層１７
は、ＳｉＯ _２膜より成る。 第１の絶縁体層１２、第２の絶縁体層１３、第３の絶縁体層１７の層厚は、それぞれ、５００Å、５００Å、３０００Åとした。 【００１４】次に、図２（ｂ）に示すように、第３の絶縁体層１７の上にフォトレジスト層を塗布した後、そのフォトレジスト層を露光・現像することにより、ゲート形成部にゲート開口を有する第１のフォトレジストパターン１８を形成する。 次いで、図２（ｃ）に示すように、第１のフォトレジストパターン１８をマスクにして、第３の絶縁体層１７、第２の絶縁体層１３、第１の絶縁体層１２を連続してドライエッチングしてゲート開口１９を形成し、ゲート開口部に半導体基板１１の表面を露出させる。 ドライエッチングには、反応性イオンエッチング法（ＲＩＥ法）を用いる。 【００１５】次に、図３（ａ）に示すように、スパッタリング法や蒸着法などにより、全面に金属層を形成し、
ゲート開口１９を金属層１４で埋めた後、金属層の上に第２のフォトレジストパターン２０を形成し、第２のフォトレジストパターン２０をマスクとして金属層をエッチングすることにより、ゲート電極１４を形成する。 ゲート電極１４を形成する金属層のパターニングはリフトオフ法によって行ってもよい。 ゲート電極１４は、金属多層膜より成っており、半導体基板１に接する最下層にはＧａＡｓに対してショットキー接合を形成し、ＧａＡ
ｓとの界面特性が安定なＷ、Ｍｏあるいはそのケイ化物や窒化物などが用いられる。 その上層は、Ｔｉ、Ａｕ、
Ａｌなどによって形成される。 ここで、第１の絶縁層１
２、第２の絶縁層１３、第３の絶縁層１７が、それぞれ、第１のゲートスペーサ層、第２のゲートスペーサ層、第３のゲートスペーサ層として働いている。 【００１６】次に、図３（ｂ）に示すように、第２のフォトレジストパターン２０を除去した後、ＨＦ水溶液にてウェットエッチングを行って、第３の絶縁体層１７を除去する。 最後に、図３（ｃ）に示すように、ゲート電極１４の左右両側の第１の絶縁層１２、第２の絶縁層１
３を選択的にドライエッチングした後、露出した半導体基板１１の表面にソース電極１５およびドレイン電極１
６を形成して、本実施の形態の製造工程を完了する。 ソース電極１５およびドレイン電極１６の材料としては、
オーミック接合が得られるように、Ａｕ−Ｇｅ−Ｎｉなどが用いられる。 ソース電極１５およびドレイン電極１
６は、必ずしも第１の絶縁層１２および第２の絶縁層１
３と密着するように形成されずに、電極間容量を軽減するように、それらと間隔を置いて形成されてもよい。 ソース電極１５およびドレイン電極１６は、また、ゲート電極形成に先立って形成されていてもよい。 【００１７】本実施の形態の製造方法においては、第３
の絶縁体層１７をＨＦ水溶液によるウェットエッチングにて除去する際に、半導体表面が大気やエッチング液に曝されることがなく、したがって、それらによる汚染の危険がない。 また、製造された半導体装置の半導体表面が大気に曝されることがなく、信頼性に優れたものとなる。 さらに、ゲートスペーサ層として用いた第３の絶縁体層１７が除去されるために、ゲート電極とソース電極およびドレイン電極との間の電極間容量が低減される。
なお、第１のフォトレジストパターン１８の開口１９
が、作製されたＦＥＴのゲート長を決定する。 【００１８】〔第３の実施の形態〕図４、図５、図６
は、第３の実施の形態の製造方法を説明するための工程順の断面図である。 第２の実施の形態の製造方法では、
ＲＩＥ法を用いて第３の絶縁体層１７、第２の絶縁体層１３、第１の絶縁体層１２を順次ドライエッチングすることによって、ゲートの開口１９が形成される。 ＲＩＥ
法は異方性エッチングであり、開口１９の断面の内壁は、その上端から半導体基板１１の表面に接する下端まで、凹凸を生じることなく垂直に一直線状に形成される。 しかしながら、ＲＩＥ法では、イオンエネルギーを大きくすると、イオン照射される基板に損傷を与えることが知られている。 したがって、第２の実施の形態の製造方法において、少なくとも第１の絶縁体層１２のエッチングの際には半導体基板１１に損傷を与えない、例えば、マグネトロンイオンエッチング法（以後、ＭＩＥ法という）を用いるのが、より望ましい。 ところが、ＭＩ
Ｅ法は等方的な性質を有するエッチング法であり、また、そのエッチングレートはエッチングされる材料によって異なる。 例えば、ＭＩＥ法において、ＳｉＯ _２膜のエッチングレートとＳｉＮ膜のエッチングレートとの比は、約１：４である。 したがって、第２の実施の形態の製造方法において、第１の絶縁体層１２のエッチングにＭＩＥ法を用いると、第１の絶縁体層１２のエッチング中に、ＳｉＮ膜よりなる第２の絶縁体層１３のゲート開口１９の側壁におけるエッチングが進み、絶縁体層の厚さにもよるが、１００〜５００Å程度のサイドエッチングが入る。 この状態で第２の実施の形態の製造方法のようにゲート電極１４を形成した後、ＨＦ水溶液を用いて第３の絶縁体層１７のウェットエッチングを行うと、第３の絶縁体層１７をエッチングしたエッチング液が、第２の絶縁体層１３のサイドエッチング部分から第１の絶縁体層１２の上に流れ込み、第１の絶縁体層１２までエッチングしてしまう。 このため、少なくともゲート電極近傍の半導体基板１１の表面が大気中に露出し、汚染される可能性が高くなる。 また、第２の絶縁体層１３のサイドエッチング量を小さくしようとして、第１の絶縁体層１２の開口形成時のドライエッチング時間を少なくした場合には、ゲート開口部分に第１の絶縁体層１２の抜け不良が発生し、その上にゲート電極を形成してＭＥＳ
ＦＥＴを作製しても、ゲートのショットキー界面に数１
０Å程度のＳｉＯ _２薄膜が残り、ＭＥＳＦＥＴとして動作しないという不具合を生じる危険性が生じる。 【００１９】本実施の形態は、少なくとも半導体基板の近傍におけるゲート開口の形成に、半導体基板に損傷を与えない、例えばＭＩＥ法を用いた場合に好適な製造方法を提供するものである。 まず、図４（ａ）に示すように、リセスが形成されたＧａＡｓよりなる半導体基板２
１の上に、ＣＶＤ法等を用いて、ＧａＡｓに対して界面特性が安定な下地層として、膜厚５００ÅのＳｉＯ _２膜からなる第１の絶縁体層２２を形成する。 ＧａＡｓよりなる半導体基板２１の表層には、Ｎ型活性層（図示せず）が形成されている。 次に、図４（ｂ）に示すように、第１の絶縁体層２２の上にフォトレジスト層を塗布した後、そのフォトレジスト層を露光・現像することによりゲート形成部に開口を有する第１のフォトレジストパターン２８Ａを形成し、第１のフォトレジストパターン２８Ａをマスクとして、ＨＦ水溶液等のエッチング溶液中でウェットエッチングを行い、第１のフォトレジストパターン２８Ａの開口の下の第１の絶縁体層２２を除去する。 この際に、第１の絶縁体層２２の開口の側壁に１００〜５００Å程度のサイドエッチングが発生する。
次に、図４（ｃ）に示すように、第１のフォトレジストパターン２８Ａを有機溶媒等で除去した後、例えばＣＶ
Ｄ法により、膜厚５００Å程度のＳｉＮ膜よりなる第２
の絶縁体層２３および膜厚３０００Å程度のＳｉＯ _２膜よりなる第３の絶縁体層２７を連続して成膜する。 【００２０】次に、図５（ａ）に示すように、第３の絶縁体層２７の上にフォトレジスト層を塗布した後、そのフォトレジスト層を露光・現像することにより、ゲート形成部に開口を有する第２のフォトレジストパターン２
８Ｂを形成する。 この際、第２のフォトレジストパターン２８Ｂの開口は、第１のフォトレジストパターン２８
Ａの開口の位置に同じ開口径を持って形成される。 次に、図５（ｂ）に示すように、第２のフォトレジストパターン２８Ｂをマスクにして、ドライエッチング法を用いて、ゲート開口２９を形成する。 まず、第３の絶縁体層２７を、ＲＩＥ法にてエッチングして除去する。 次いで、ゲート開口部の半導体表面へのイオンによる損傷をできるだけ軽減するために、ＲＩＥ法によるエッチング後に開口に残っている第２の絶縁体層２３は、ＭＩＥ法により半導体表面までエッチングを行う。 その後、第２
のフォトレジストパターン２８Ｂを除去する。 ＭＩＥ法によるエッチングを行う際に、ＳｉＮ膜のエッチングレートはＳｉＯ _２膜のエッチングレートの４倍程度であるために、ゲート開口２９を抜き切った際のサイドエッチングによる第２の絶縁体層２３の後退量は、第２の実施の形態のように半導体表面に接する層がＳｉＯ _２膜である場合に比して小さい。 また、半導体表面には第２の絶縁体層２３が接しているために、少なくとも半導体表面近傍の第２の絶縁体層２３の後退量は零であると言ってよい。 【００２１】次に、図５（ｃ）に示すように、スパッタリング法や蒸着法などにより、全面に金属層を形成し、
開口２９を金属層で埋めた後、金属層の上に第３のフォトレジストパターン３０を形成し、第３のフォトレジストパターン３０をマスクとして金属層をエッチングすることにより、ゲート電極２４を形成する。 ゲート電極２
４はリフトオフ法により形成してもよい。 第１の絶縁体層２２、第２の絶縁体層２３、第３の絶縁体層２７は、
それぞれ、第１のゲートスペーサ層、第２のゲートスペーサ層、第３のゲートスペーサ層として働く。 ゲート電極２４は、第２の実施の形態と同様に、金属多層膜より成っており、半導体基板２１に接する最下層にはＷ、Ｍ
ｏもしくはそのケイ化物や窒化物などが用いられる。 その上層は、Ｔｉ、Ａｕ、Ａｌなどによって形成される。 【００２２】次に、図６（ａ）に示すように、第３のフォトレジストパターン３０を除去した後、ＨＦ水溶液にてウェットエッチングすることによって、第３の絶縁体層２７を除去する。 最後に、図６（ｂ）に示すように、
ゲート電極２４の左右両側の第１の絶縁体層２２、第２
の絶縁体層２３を選択的にドライエッチングした後、露出した半導体基板２１の表面にソース電極２５およびドレイン電極２６を形成して、本実施の形態の製造工程を完了する。 ソース電極２５およびドレイン電極２６には、Ａｕ−Ｇｅ−Ｎｉなどが用いられる。 ソース電極２
５およびドレイン電極２６は、必ずしも第１の絶縁体層２２および第２の絶縁体層２３と密着するように形成されずに、それらと間隔を置いて形成されてもよい。 ソース電極２５およびドレイン電極２６は、また、ゲート電極形成に先立って形成されていてもよい。 【００２３】本実施の形態の製造方法においては、第２
の実施の形態と比して、ＭＩＲ法などの半導体基板に損傷を与えないドライエッチング法を用いた場合でも、第３の絶縁体層２７をＨＦ水溶液にてウェットエッチングする際に、半導体表面が大気やエッチング液に曝されることがなく、したがって、それらによる汚染の危険がない。 また、製造された半導体装置の半導体表面が大気に曝されることがなく、信頼性に優れたものとなる。 さらに、ゲートスペーサ層として用いた第３の絶縁体層２７
が除去されるために、ゲート電極に係る容量が低減される。 【００２４】上述の説明において、第２のフォトレジストパターン２８Ｂの開口は、第１のフォトレジストパターン２８Ａの開口と同じ位置に同じ開口幅になるように形成されたが、必ずしもそれに限定されずに、第１のフォトレジストパターン２８Ａの開口の内部に形成されればよい。 第２のフォトレジストパターン２８Ｂの開口が、作製されたＭＥＳＦＥＴのゲート長を決定する。 【００２５】［第４の実施の形態］図７、図８、図９
は、本発明の第４の実施の形態の製造方法を説明するための工程順の断面図である。 まず、図７（ａ）に示すように、リセスが形成されたＧａＡｓよりなる半導体基板３１の上に、ＣＶＤ法等を用いて、ＧａＡｓに対して界面特性が安定な下地層として、５００Å程度の膜厚のＳ
ｉＯ _２膜からなる第１の絶縁体層３２を形成する。 次に、図７（ｂ）に示すように、第１の絶縁体層３２の上にフォトレジスト層を塗布した後、そのフォトレジスト層を露光・現像することによりゲート形成部に開口を有する第１のフォトレジストパターン３８Ａを形成し、第１のフォトレジストパターン３８Ａをマスクとして、ドライエッチングを行い、第１のフォトレジストパターン３８Ａの開口の下にある第１の絶縁体層３２を除去する。 ドライエッチングには、ＲＩＥ法を用いてもよいが基板表面に損傷を与えないＭＩＥ法など異方性の低いエッチング法を用いることがより望ましい【００２６】以後の工程は、第３の実施の形態の場合と同様である。 即ち、第１のフォトレジストパターン３８
Ａを除去した後、膜厚５００Å程度のＳｉＮ膜よりなる第２の絶縁体層３３および膜厚３０００Å程度のＳｉＯ
_２膜よりなる第３の絶縁体層３７を連続して成膜し〔図７（ｃ）〕、第３の絶縁体層３７の上に、ゲート形成部に開口を有する第２のフォトレジストパターン３８Ｂを形成する〔図８（ａ）〕。 この際、第２のフォトレジストパターン３８Ｂの開口は、第１のフォトレジストパターン３８Ａの開口よりも内部に、フォトレジストパターン３８Ａの開口幅よりも狭い幅を持つように形成される。 【００２７】次に、第２のフォトレジストパターン３８
Ｂをマスクにして、第３の実施の形態と同じ理由によって、第３の絶縁体層３７をＲＩＥ法によるエッチングで除去した後、ゲート開口部の残りの絶縁体層をＭＩＥ法にてエッチングを行うことにより、ゲート開口３９を形成する〔図８（ｂ）〕。 第３の実施の形態と同様に、ゲート開口部分を抜き切った際のサイドエッチングによる第２の絶縁体層３３の後退量は、半導体表面に接する層がＳｉＯ _２絶縁体膜である場合に比して小さい。 また、
半導体表面には第２の絶縁体層３３が接しているために、少なくとも半導体界面近傍の第２の絶縁体層３３の後退量は零であると言ってよい。 【００２８】次に、全面に金属層を形成し、ゲート開口３９を金属層で埋めた後、金属層の上に形成した第３のフォトレジストパターン４０をマスクとして金属層をエッチングすることにより、ゲート電極３４を形成する〔図８（ｃ）〕。 ゲート電極３４は、リフトオフ法により形成してもよい。 ゲート電極３４は、第２の実施の形態と同様に、金属多層膜より成っており、半導体基板３
１に接する最下層には例えばＷ、Ｍｏまたはそのケイ化物や窒化物などが用いられる。 その上層は、Ｔｉ、Ａ
ｕ、Ａｌなどによって形成される。 【００２９】次に、第３のフォトレジストパターン４０
を除去した後、ＨＦ水溶液にてウェットエッチングすることによって第３の絶縁体層３７を除去する〔図９
（ａ）〕。 最後に、第３の実施の形態と同様に、ゲート電極３４の左右の半導体基板３１の表面にソース電極３
５およびドレイン電極３６を形成して、本実施の形態の製造工程を完了する。 ソース電極３５およびドレイン電極３６には、Ａｕ−Ｇｅ−Ｎｉなどが用いられる。 ソース電極３５およびドレイン電極３６は、必ずしも第１の絶縁層３２および第２の絶縁層３３と密着するように形成されずに、それらと間隔を置いて形成されてもよい。
ソース電極３５およびドレイン電極３６は、また、ゲート電極形成に先立って形成されていてもよい。 【００３０】本実施の形態の製造方法においても、第３
の実施の形態と同様に、ＭＩＥ法などの半導体基板に損傷を与えないドライエッチング法を用いた場合でも、第３の絶縁体層３７をＨＦ水溶液にてウェットエッチングする際に、半導体表面が大気やエッチング液に曝されることがなく、したがって、それらによる汚染の危険がない。 また、製造された半導体装置の半導体表面が大気に曝されることがなく、信頼性に優れたものとなる。 さらに、ゲートスペーサ層として用いた第３の絶縁体層３７
が除去されるために、ゲート電極に係る容量が低減される。 第２のフォトレジストパターン３８Ｂの開口の幅が、作製されたＭＥＳＦＥＴのゲート長を決定する。 【００３１】以上、本発明をその好適な実施の形態に基づいて説明したが、本発明の半導体装置およびその製造方法は、上述した実施の形態のみに制限されるものではなく、本願発明の要旨を変更しない範囲で種々の変化を施した半導体装置およびその製造方法も、本発明の範囲に含まれる。 例えば、半導体基板は、ＧａＡｓ基板に限られるわけではなく、ＩｎＰなどの他の化合物半導体基板でもよいし、Ｓｉ基板であってもよい。 また、あらかじめリセスが形成された基板を用いたが、ゲート形成の前の適当な段階でリセスを形成することも可能であり、
リセスを形成しない場合もある。 また、第１の絶縁体層、第２の絶縁体層、第３の絶縁体層には、それぞれ、
単層の絶縁体膜を使用したが、複数の絶縁体膜で構成してもよい。 さらに、本発明はＨＥＭＴなどの半導体装置にも適用が可能なものである。 【００３２】 【発明の効果】以上説明したように、本発明による半導体装置は、ゲート電極の柱状部の下部の側面のみと接する表面保護膜にて半導体基板の表面を被覆するものであるので、半導体界面が大気中に曝されることなく、信頼性が高く、動作環境の如何を問わず安定な動作が可能である。 また、表面保護膜の層厚がゲート電極の高さに比して低いため、ゲート電極に係る寄生容量が低減される。 【００３３】また、本発明による半導体装置の製造方法は、多層のゲートスペーサ層を積層し、これにゲート開口を形成してゲート電極を形成した後に、上層のゲートスペーサ層のみを選択的に除去するものであるので、半導体装置として最終的に不用となる上層のゲートスペーサ層のウェットエッチング中においても、半導体表面を大気やエッチング液に曝すことがなく、それらによる半導体表面の汚染が防止される。 【００３４】また、最下層のゲートスペーサ層に最終的に形成されるゲート開口より幅の広いゲート開口を形成しておく実施の形態によれば、最上層のゲートスペーサ層のウェットエッチング時に最下層のゲートスペーサ層がエッチングされるのを防止することが出来、ゲート開口形成時に半導体基板の表面に損傷を与えることを回避することが出来るとともに、半導体基板表面が露出されるのを防止して基板表面の汚染を防止することができる。

【図面の簡単な説明】 【図１】 本発明の第1の実施の形態の半導体装置の断面図。 【図２】 本発明の第２の実施の形態の製造方法を説明するための工程順の断面図の一部。 【図３】 本発明の第２の実施の形態の製造方法を説明するための、図２の工程に続く工程での工程順の断面図。 【図４】 本発明の第３の実施の形態の製造方法を説明するための工程順の断面図の一部。 【図５】 本発明の第３の実施の形態の製造方法を説明するための、図４の工程に続く工程での工程順の断面図。 【図６】 本発明の第３の実施の形態の製造方法を説明するための、図５の工程に続く工程での工程順の断面図。 【図７】 本発明の第４の実施の形態の製造方法を説明するための工程順の断面図の一部。 【図８】 本発明の第４の実施の形態の製造方法を説明するための、図７の工程に続く工程での工程順の断面図。 【図９】 本発明の第４の実施の形態の製造方法を説明するための、図８の工程に続く工程での工程順の断面図。 【図１０】従来の形態の製造方法を説明するための工程順の断面図。 【符号の説明】 １、１１、２１、３１、１０１ 半導体基板２、１２、２２、３２ 第１の絶縁体層３、１３、２３、３３ 第２の絶縁体層４、１４、２４、３４、１１４ ゲート電極５、１５、２５、３５ ソース電極６、１６、２６、３６ ドレイン電極１７、２７、３７ 第３の絶縁体層１８、２８Ａ、３８Ａ 第１のフォトレジストパターン１９、２９、３９、１１９ ゲート開口２０、２８Ｂ、３８Ｂ 第２のフォトレジストパターン３０、４０ 第３のフォトレジストパターン１１７ ＳｉＯ ₂膜１１８ フォトレジストパターン