【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明は、半導体装置に関し、特に高周波動作を行う同期整流用の半導体装置に関する。 【０００２】 【従来の技術】従来、コンピュータ等に使用される電源には、同期整流方式のＤＣ−ＤＣコンバータが多用されている。 ＤＣ−ＤＣコンバータは、その高効率化のために低オン抵抗特性が重要視されており、ＤＣ−ＤＣコンバータを構成するＭＯＳトランジスタには、トレンチゲート型が広く使用されてきた。 【０００３】ところが近年の高周波化に伴い、ＤＣ−Ｄ
Ｃコンバータには低オン抵抗化と同時にスイッチング損失の低減が求められてきている。 従って、ＭＯＳトランジスタにおいても低抵抗化及び低容量化が重要となっている。 この観点においてトレンチゲート型のＭＯＳトランジスタは、薄いゲート絶縁膜が直接ドレイン層と接する構造を有するが故に、ゲート・ドレイン間の寄生容量が大きく、好ましいものではない。 【０００４】そこで、トレンチゲート型に代わってオフセットゲート型のＭＯＳトランジスタが用いられ始めている。 従来のオフセットゲート型ＭＯＳトランジスタの構造について、図６を用いて説明する。 図６はＭＯＳトランジスタの断面図である。 【０００５】図示するように、ｐ ^＋型シリコン基板１０
０上のｐ型エピタキシャル成長層１１０の表面領域内に、ｐ型ベース層１２０が選択的に設けられている。 ベース層１２０の表面領域内には、ｎ ^＋型ソース層１３０
が選択的に設けられ、更にソース層１３０に接するようにしてｐ ^＋型コンタクト層１４０が設けられている。 また、隣接するベース層１２０間のｐ型エピタキシャル層１１０の表面領域内にはｎ ^＋型ドレイン層１５０が設けられ、このｎ ^＋型ドレイン層１５０からベース層１２０
内に沿って且つソース層１３０と離隔するようにしてｎ
型ドレイン層１６０が設けられている。 ソース層１３０
とｎ型ドレイン層１６０との間のベース層１２０上には、ゲート絶縁膜１７０を介在してゲート電極１８０が設けられ、ゲート電極を絶縁膜１９０が取り囲んでいる。 ソース層１３０及びコンタクト層１４０上には互いを電気的に短絡するようにしてソース電極２００が設けられ、ｎ ^＋型ドレイン層１５０上にはドレイン電極２１
０が設けられている。 これらソース電極２００及びドレイン電極２１０を被覆するようにして層間絶縁膜２２０
が設けられており、層間絶縁膜２２０上にはコンタクトホール２３０を介してドレイン電極２１０と接続されるドレイン配線層２４０が設けられている。 また、ｐ型エピタキシャル層１１０内には、ソース電極２００直下からｐ ^＋型シリコン基板に達するｐ ^＋型リーチスルー層２
５０が設けられ、ソース層１３０がｐ ^＋型シリコン基板１００に電気的に接続されている。 そして、ｐ ^＋型シリコン基板１００裏面上にソース電極２６０が設けられている。 【０００６】上記のような構成によれば、ｐ ^＋型シリコン基板裏面にもソース電極を設けることにより、ＭＯＳ
トランジスタの寄生容量や寄生インダクタンスを低減できる。 【０００７】 【発明が解決しようとする課題】しかしながら、上記従来のＭＯＳトランジスタであると、ドレイン電極２１０
及びドレイン配線層２４０とゲート電極１８０とが絶縁膜１９０及び層間絶縁膜２２０を介在して近接する。 より具体的には、ゲート電極１８０は、横方向でドレイン電極２１０と隣接し、上方向でドレイン配線層２４０と隣接する。 その結果、ＭＯＳトランジスタの帰還容量が増大し、高周波動作時に悪影響を及ぼすという問題があった。 【０００８】この発明は、上記事情に鑑みてなされたもので、その目的は、ゲート・ドレイン間の寄生容量を低減できる半導体装置を提供することにある。 【０００９】 【課題を解決するための手段】上記目的を達成するために、この発明に係る半導体装置は、第１導電型の第１半導体領域と、前記第１半導体領域の表面に、互いに離隔するようにして選択的に設けられた第２導電型の第２、
第３半導体領域と、前記第１半導体領域上に、前記第２、第３半導体領域間に渡って、ゲート絶縁膜を介在して設けられたゲート電極と、前記第２、第３半導体領域上にそれぞれ設けられた第１、第２電極と、前記ゲート電極の上面及び側面を取り囲むようにして設けられた絶縁膜と、前記絶縁膜を介在して前記ゲート電極上に設けられ、前記第２電極と同電位、または前記第１、第２電極の間の一定電位を有する第１導電膜と、前記第２電極及び前記第１導電膜上に設けられた層間絶縁膜と、少なくとも前記ゲート電極直上の前記層間絶縁膜上に設けられ、前記第１電極に電気的に接続された配線層とを具備することを特徴としている。 【００１０】上記のような半導体装置であると、ゲート電極と配線層との間に、絶縁膜及び層間絶縁膜を介在して第１導電膜が設けられている。 そしてこの第１導電膜は第２電極と同じ電位、または第１、第２電極の間の一定電位が与えられている。 従って、第１導電膜がシールドの役割を果たす結果、ゲート電極と配線層との間の寄生容量が低減され、帰還容量を削減できる。 そのため、
高速のスイッチング動作時等における半導体装置の動作信頼性を向上できる。 【００１１】 【発明の実施の形態】以下、この発明の実施形態を図面を参照して説明する。 この説明に際し、全図にわたり、
共通する部分には共通する参照符号を付す。 【００１２】この発明の第１の実施形態に係る半導体装置について図１を用いて説明する。 図１はオフセットゲート型のＭＯＳトランジスタの断面図である。 【００１３】図示するように、ｐ ^＋型シリコン基板１０
上のｐ型エピタキシャル成長層１１の表面領域内に、ｐ
型ベース層１２が選択的に設けられている。 ベース層１
２の表面領域内には、ｎ ^＋型ソース層１３が選択的に設けられ、更にソース層１３に接するようにしてｐ ^＋型コンタクト層１４が設けられている。 また、隣接するベース層１２間のｐ型エピタキシャル層１１の表面領域内にはｎ ^＋型ドレイン層１５が設けられ、このｎ ^＋型ドレイン層１５からベース層１２内に沿って且つソース層１３
と離隔するようにしてｎ型ドレイン層１６が設けられている。 ソース層１３とｎ型ドレイン層１６との間のベース層１２上には、ゲート絶縁膜１７を介在してゲート電極１８が設けられ、ゲート電極１８の上面及び側面を絶縁膜１９が取り囲んでいる。 ソース層１３及びコンタクト層１４上には互いを電気的に短絡するようにしてソース電極２０が設けられている。 このソース電極２０は、
ゲート電極１８を被覆する絶縁膜１９の上面及び側面を取り囲むようにして設けられており、ソース電極２０とドレイン層１５、１６との間は絶縁膜２１によって絶縁されている。 すなわち、ゲート電極１８の上面及び側面をソース電極２０が取り囲む構造である。 絶縁膜２１
は、絶縁膜１９の一部であっても良い。 そして、ソース電極２０及び絶縁膜２１を被覆するようにして、全面に層間絶縁膜２２が設けられている。 更に、層間絶縁膜２
２表面から絶縁膜２１を貫通してｎ ^＋型ドレイン層１５
に達するコンタクトホール２３が開口され、ドレイン電極（ドレイン配線層）２４が、このコンタクトホール２
３を埋め込み、且つ層間絶縁膜２２上に延設されている。 この層間絶縁膜２２上のドレイン配線層２４は、ゲート電極１８及びソース電極２０上にまで拡がって設けられている（ゲート電極１８、ソース電極２０にオーバーラップしている）。 また、ｐ型エピタキシャル層１１
内には、ソース電極２０直下からｐ ^＋型シリコン基板に達するｐ ^＋型リーチスルー層２５が設けられることにより、ソース層１３がｐ ^＋型シリコン基板１０に電気的に接続されている。 そして、ｐ ^＋型シリコン基板１０裏面上にソース電極２６が設けられている。 【００１４】図示するＭＯＳトランジスタにおいて、ソース・ドレイン間、及びゲートに順方向電圧が印加されると、ソース層１３・ドレイン層１６間のベース層１２
表面にチャネルが形成される。 すると、ドレイン層１６
からチャネルを通ってソース層１３に達する電流は、ソース電極２０、コンタクト層１４、リーチスルー層２
５、及びｐ ^＋型シリコン基板を通ってソース電極２６へ流れ込む。 【００１５】上記構成を有するＭＯＳトランジスタであると、ゲート電極１８直上に存在するドレイン配線層２
４及びゲート電極１８側部に存在するドレイン配線層２
４と、ゲート電極１８との間に、ソース電極２０が介在している。 このソース電極２０は、通常接地電位に固定されている。 その結果、ソース電極２０がシールドとしての役割を果たすため、ＭＯＳトランジスタのゲート・
ドレイン間の寄生容量を低減できる。 寄生容量を低減できれば、高速スイッチング等、ＭＯＳトランジスタの高周波動作時における動作信頼性を向上できる。 【００１６】また、本実施形態に係るＭＯＳトランジスタでは、高不純物濃度のリーチスルー層２５によって、
ソース層１３とｐ ^＋型シリコン基板１０とを接続している。 従って、ＭＯＳトランジスタの低抵抗化を図ることが出来る。 更に図１の構成においては、実質的にソース電極として機能するのはソース電極２６である。 すると、実装工程は、ソース電極２６の電極面が実装基板上に接するようにして行われる。 すなわち、ソース電極２
６はソース電位を供給する配線面にワイヤボンディングされるのではなく、ソース電極２６面が直接配線面に接するようにして接着される。 従って、ボンディングワイヤによって発生する寄生インダクタンス等の問題を解消できる上に、実装工程を簡略化することが出来る。 【００１７】なお、本実施形態に係るＭＯＳトランジスタでは、コンタクトホール２３は、ドレイン配線層ともなるドレイン電極２４によって埋め込まれている。 しかし、コンタクトホール２３内を金属プラグ等により埋め込むことでドレイン電極２４を形成し、その後、改めてドレイン配線層となる金属配線層を層間絶縁膜２２上に形成しても良い。 【００１８】次にこの発明の第２の実施形態に係る半導体装置について、図２を用いて説明する。 図２はオフセットゲート型のＭＯＳトランジスタの断面図である。 なお、ｐ型エピタキシャル成長層１１内の構造は第１の実施形態と同様であるので説明は省略し、ｐ型エピタキシャル成長層１１上の構造についてのみ説明する。 【００１９】すなわち、ソース層１３とｎ型ドレイン層１６との間のベース層１２上には、ゲート絶縁膜１７を介在してゲート電極１８が設けられ、ゲート電極１８を絶縁膜１９が取り囲んでいる。 ソース層１３及びコンタクト層１４上には互いを電気的に短絡するようにしてソース電極２０が設けられている。 このソース電極２０
は、絶縁膜１９を介在してゲート電極１８の直上まで延設されている。 また、ドレイン層１５上にはドレイン電極２４が設けられている。 そして、ソース電極２０、ドレイン電極２４、及び絶縁膜１９を被覆するようにして、全面に層間絶縁膜２２が設けられている。 更に、層間絶縁膜２２表面からドレイン電極２４に達するコンタクトホール２３が開口され、ドレイン配線層２７が、このコンタクトホール２３を埋め込み、且つ層間絶縁膜２
２上に延設されている。 【００２０】上記構成を有するＭＯＳトランジスタであると、ゲート電極１８直上に存在するドレイン配線層２
７とゲート電極１８との間に、ソース電極２０が介在している。 そして、このソース電極２０は、通常接地電位に固定されている。 従って、上記第１の実施形態で説明したように、ソース電極２０がシールドとしての役割を果たすため、ＭＯＳトランジスタのゲート・ドレイン間の寄生容量を低減できる。 【００２１】このように、本実施形態によれば上記第１
の実施形態と同様の効果を得ることが出来る。 また、第１の実施形態に比べて比較的容易に実施が可能である。
なぜなら、絶縁膜１９を用いたセルフアラインによってドレイン電極２４を形成出来るためであり、微細化に適した構造と言うことが出来る。 勿論、図１に示すように、ドレイン電極２４及びドレイン配線層２７を一体のものとして形成しても構わない。 【００２２】次にこの発明の第３の実施形態に係る半導体装置について、図３を用いて説明する。 図３は、オフセットゲート型のＭＯＳトランジスタの断面図である。
なお、ｐ型エピタキシャル成長層１１内の構造は第１の実施形態と同様であるので説明は省略し、ｐ型エピタキシャル成長層１１上の構造についてのみ説明する。 【００２３】すなわち、ソース層１３とｎ型ドレイン層１６との間のベース層１２上には、ゲート絶縁膜１７を介在してゲート電極１８が設けられ、ゲート電極を絶縁膜１９が取り囲んでいる。 また、隣接するゲート電極１
８間には絶縁膜１９と同一の高さを有する絶縁膜１９−
１が、絶縁膜１９から所定の間隔だけ離隔して設けられ、更に、隣接する絶縁膜１９、１９−１間のドレイン層１６上にも、絶縁膜１９、１９−１よりも小さな膜厚を有する絶縁膜１９−２が設けられている。 そして、絶縁膜１９、１９−１間の絶縁膜１９−２上には多結晶シリコン膜２８が設けられている。 ソース層１３及びコンタクト層１４上には互いを電気的に短絡するようにしてソース電極２０が設けられている。 このソース電極２０
は、ゲート電極１８を被覆する絶縁膜１９の上面から多結晶シリコン膜２８上まで延設されており、多結晶シリコン膜２８と電気的にも接続されている。 そして、ソース電極２０及び絶縁膜１９−１を被覆するようにして、
全面に層間絶縁膜２２が設けられている。 更に、層間絶縁膜２２表面から絶縁膜１９−１を貫通してｎ ^＋型ドレイン層１５に達するコンタクトホール２３が開口され、
ドレイン電極（ドレイン配線層）２４が、このコンタクトホール２３を埋め込み、且つ層間絶縁膜２２上に延設されている。 【００２４】上記構成を有するＭＯＳトランジスタであると、ゲート電極１８直上に存在するドレイン配線層２
７とゲート電極１８との間に、ソース電極２０が介在している。 そして、このソース層２０は、通常接地電位に固定されている。 更に、ゲート電極１８の側面には、ソース電極２０に接続され、ソース電極２０と同電位とされた多結晶シリコン膜２８が設けられている。 従って、
上記第１の実施形態で説明したように、ソース電極２０
及び多結晶シリコン膜２８がシールドとしての役割を果たすため、ＭＯＳトランジスタのゲート・ドレイン間の寄生容量を低減できる。 【００２５】このように、本実施形態によれば上記第１
の実施形態と同様の効果を得ることが出来る。 また、第１の実施形態に比べて比較的容易に実施が可能である。
なぜなら、多結晶シリコン膜２８は、ゲート電極１８材を流用できるからである。 すなわち、ゲート電極の形成は、ゲート電極１８を形成するための多結晶シリコン膜をゲート絶縁膜１７上に形成した後、この多結晶シリコン膜をゲート電極パターンにパターニングすることで行う。 この際、ゲート電極に隣接する部分に多結晶シリコン膜を残しておくことで、多結晶シリコン膜２８が作成できる。 【００２６】なお、上記第２の実施形態で説明した図２
に示すように、コンタクトホール２３内を金属プラグ等により埋め込むことでドレイン電極２４を形成し、その後、改めて層間絶縁膜２２上にドレイン配線層２７を形成しても構わない。 また、多結晶シリコン膜２８は、ゲート電極とは別の工程で形成する金属配線層であっても良く、導電膜であり且つソース電極と同電位が与えられていれば限定されるものではない。 【００２７】なお、上記実施形態のように、必ずしもソース電極２０をゲート電極１８直上まで引き出さなければならないものではない。 このような場合について、上記実施形態の変形例として、図４、図５を用いて説明する。 【００２８】図４はこの発明の第１乃至第３の実施形態の第１の変形例に係るＭＯＳトランジスタの断面図である。 図示するように、本変形例に係るＭＯＳトランジスタでは、ゲート電極１８直上にソース電極２０を設ける代わりに導電膜２９−１を設けている。 この導電膜２９
−１にはソース電極２０と同電位が与えられている。 【００２９】図５はこの発明の第１乃至第３の実施形態の第２の変形例に係るＭＯＳトランジスタの断面図である。 図示するように、本変形例に係るＭＯＳトランジスタは、上記第１の変形例で説明した図４の構成において、ドレイン電極２４とゲート電極１８側壁との間にも導電膜２９−２を設けたものである。 導電膜２９−２にも、ソース電極２０電位と同電位が与えられている。 【００３０】このように、ゲート電極１８の周辺に、ソース電極と同電位の領域を設けることで、第１乃至第３
の実施形態と同様の効果を得ることが出来る。 なお、導電膜２９−１、２９−２は、必ずしもソース電極と同電位である必要はない。 例えばソース電位とドレイン電位との間の電位であって且つ一定電位であれば上記効果が得られる。 また、電流をドレイン層１５、１６、ソース層１３、ソース電極２０、コンタクト層１４、リーチスルー層２５、及びｐ ^＋型シリコン基板に流すことで、実質的なソース電極はソース電極２６であって、ソース電極２０は単なる電流経路の一部に過ぎない場合を例に挙げて説明した。 しかし、勿論、ソース電極２０を実質的にソース電極として機能するものとして用いても良い。
すなわち、半導体装置を実装する際に、実装基板上においてソース電位を供給する配線層とソース電極２０とを接続しても構わない。 更に、上記実施形態及びその変形例ではオフセットゲート型のＭＯＳトランジスタを例に挙げて説明したが、同一面上に３つの異なる電位の電極が存在し、そのうちの２者間でのオーバーラップによる寄生容量が問題になるような構成の半導体装置全般に適用できる。 【００３１】上記のように、第１乃至第３の実施形態及びその第１、第２の変形例によれば、ソース電極２０、
またはソース電極２０と導電膜２８、２９−１、２９−
２により、ゲート電極１８を取り囲んでいる。 そして導電膜２８、２９−１、２９−２に、ソース電極２０と同電位、またはソース電位とドレイン電位との間の一定電位を与えている。 そのため、ＭＯＳトランジスタのゲート電極とドレイン電極及びドレイン配線層との間の寄生容量が低減され、帰還容量を削減できる。 そのため、高速のスイッチング動作時等における半導体装置の動作信頼性を向上できる。 【００３２】なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。 更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。 例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。 【００３３】 【発明の効果】以上説明したように、この発明によれば、ゲート・ドレイン間の寄生容量を低減できる半導体装置を提供できる。

【図面の簡単な説明】 【図１】この発明の第１の実施形態に係るＭＯＳトランジスタの断面図。 【図２】この発明の第２の実施形態に係るＭＯＳトランジスタの断面図。 【図３】この発明の第３の実施形態に係るＭＯＳトランジスタの断面図。 【図４】この発明の第１乃至第３の実施形態の第１の変形例に係るＭＯＳトランジスタの断面図。 【図５】この発明の第１乃至第３の実施形態の第２の変形例に係るＭＯＳトランジスタの断面図。 【図６】従来のＭＯＳトランジスタの断面図。 【符号の説明】 １０、１００…ｐ ^＋型シリコン基板１１、１１０…ｐ型エピタキシャル成長層１２、１２０…ｐ型ベース層１３、１３０…ｎ ^＋型ソース層１４、１４０…ｐ ^＋型コンタクト層１５、１５０…ｎ ^＋型ドレイン層１６、１６０…ｎ型ドレイン層１７、１７０…ゲート絶縁膜１８、１８０…ゲート電極１９、１９−１、１９−２、２１、２２、１９０、２２
０…絶縁膜２０、２６、２００、２６０…ソース電極２３、２３０…コンタクトホール２４、２１０…ドレイン電極（ドレイン配線層） ２５、２５０…ｐ ^＋型リーチスルー層２７、２４０…ドレイン配線層２８…多結晶シリコン膜２９−１、２９−２…導電膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安原 紀夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内(72)発明者 川口 雄介 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内(72)発明者 帆玉 信一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内(72)発明者 中川 明夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内Ｆターム(参考） 5F140 AA11 BA01 BB13 BC12 BF01 BF04 BF47 BG08 BH15 BH26 BH30 BJ00 BJ05 BJ11 BJ14 BJ15 BJ25 BJ27 BK01 CA08 CD08 CE20