Method for forming air gap under gate electrode end using disposable spacer/liner
专利汇可以提供Method for forming air gap under gate electrode end using disposable spacer/liner专利检索，专利查询，专利分析的服务。并且PROBLEM TO BE SOLVED: To provide a method for forming an air gap under the end of a gate electrode to reduce the parasitic overlap capacitance of a gate end. SOLUTION: A gate spacer oxide layer (40) is formed on a semiconductor substrate (10) at least at the same thickness as a gate electrode (22), wherein the gate spacer oxide layer (40) partly fills a reverse T-shaped opening (34) from upward to downward and an air gap spacer (46) is formed close to the bottom of the reverse T-shaped opening (34). The gate spacer (40), liner nitride layer (28) and liner oxide layer (26) are etched to form a gate spacer (60) close to the gate electrode (22). The gate spacer (60) is provided with the etched liner nitride layer (28) and liner oxide layer (26) thereunder.，下面是Method for forming air gap under gate electrode end using disposable spacer/liner专利的具体信息内容。
Åの厚さであり、ゲート誘電体層は約１０〜７５Åの厚さであり、前記ライナー酸化物層は約１００〜５００Å
の厚さであり、前記ライナー窒化物層は約５０〜３００
Åの厚さであり、そして前記ゲート誘電体層は前記ゲート電極の下から約５０〜３００Å除去される、請求項１
記載の方法。 【請求項３】 前記ゲート電極は約１０００〜２５００
Åの厚さであり、ゲート誘電体層は約１４〜２０Åの厚さであり、前記ライナー酸化物層は約１００〜２００Å
の厚さであり、前記ライナー窒化物層は約５０〜２００
Åの厚さであり、そして前記ゲート誘電体層は前記ゲート電極の下から約５０〜１５０Å除去される、請求項１
記載の方法。 【請求項４】 前記ゲート電極上にパターン化されたハードマスク層を形成する工程を含み、ここで前記ハードマスク層は前記平坦化工程のストップ層として使用され、そして前記平坦化された厚い酸化物層、ライナー窒化物層、及びライナー酸化物層は前記ハードマスク層の頂面と同じ高さである、請求項１記載の方法。 【請求項５】 前記ゲート電極上にパターン化されたハードマスク層を形成する工程を含み、ここで前記ハードマスク層はＳｉ 2 Ｎ 4 、ＳｉＯ 2 、ＳｉＯＮ、ＳｉＯ 2 ＋Ｓ
ｉＮ、及びＳｉＯ 2 ＋ＳｉＯＮから成る群から選ばれる物質から構成される、請求項１記載の方法。 【請求項６】 前記ＳＴＩはＨＤＰ‐ＳｉＯ 2 、ＴＥＯ
Ｓ‐ＬＰＣＶＤ、及びＯ 3及びＴＥＯＳ（ＡＰＣＶＤ）
から成る群から選ばれる物質から構成され、前記ゲート誘電体層はＳｉＯ 2 、Ｔａ 2 Ｏ 5 、ＳｉＮ、ＳｉＯＮ、Ｓ
ｉＯ 2 ＋ＳｉＮ、ＳｉＮ＋ＳｉＯ 2 、ＨＦＯ 2及びＺｒＯ 2
から成る群から選ばれる物質から構成され、そして前記ゲート電極はポリシリコン、ポリサイド、アモルファスシリコンから成る物質、及び上述の物質の１つから成る下層と上層のポリサイド層を有する２層構造体から構成される、請求項１記載の方法。 【請求項７】 前記ＳＴＩはＨＤＰ‐ＳｉＯ 2から構成され、前記ゲート誘電体層はＳｉＯ 2 、Ｔａ 2 Ｏ 5 、Ｓｉ
Ｎ、ＳｉＯＮ、ＳｉＯ 2 ＋ＳｉＮ、ＳｉＮ＋ＳｉＯ 2 、Ｈ
ＦＯ 2及びＺｒＯ 2から成る群から選ばれる物質から構成され、そして前記ゲート電極はアモルファスシリコンから構成される、請求項１記載の方法。 【請求項８】 前記半導体基板上にパッド酸化物層を形成し、 前記パッド酸化物層上に窒化物層を形成し、 前記窒化物層、パッド酸化物層、及び半導体基板をエッチングして、 活性領域の範囲を示す少なくとも一対のＳＴＩトレンチを形成し、 前記ＳＴＩトレンチ内に平坦化されたＳＴＩを形成し、 前記窒化物層を除去し、そして前記活性領域内に前記ゲート電極を形成する前に前記パッド酸化物層を除去する、工程を更に含む、請求項１記載の方法。 【請求項９】 半導体デバイスのエアギャップスペーサーを形成する方法であって、 半導体基板上に連続して形成されたパッド酸化物層及び窒化物層を有する半導体基板を準備し、 前記窒化物層及び前記パッド酸化物層を貫通して前記基板中に少なくとも一対のＳＴＩを形成し、前記ＳＴＩは活性領域の範囲を限定し、 少なくとも前記活性領域内で前記基板を露出する前記窒化物層及びパッド酸化物層を除去し、 前記活性領域内の前記露出した基板上にゲート電極を形成し、前記ゲート電極はその下にゲート誘電体層を有しており、 前記構造体上にライナー酸化物層形成し、これにより前記ゲート誘電体層と前記ゲート電極の側壁及び前記ゲート電極の頂面を被覆し、 前記ライナー酸化物層上にライナー窒化物層を形成し、 前記構造体上に厚い酸化物層を形成し、 前記厚い酸化物層、前記ライナー窒化物層、及び前記ライナー酸化物層を前記ゲート電極の前記頂面と同じ高さに平坦化し、そして前記ゲート電極のいずれかの面において前記ライナー酸化物層を露出させ、 前記平坦化された厚い酸化物層及び前記ライナー酸化物層の一部及び前記ゲート電極の下の前記ゲート誘電体層の一部を除去して、前記ゲート電極のいずれかの面上に断面逆Ｔ字形の開口を形成し、 前記構造体上にゲートスペーサー酸化物層を前記ゲート電極と少なくとも同じ厚さに形成し、ここで前記ゲートスペーサー酸化物層が前記逆Ｔ字形開口を上方から下方に部分的に満たし、ここでエアギャップスペーサーが前記逆Ｔ字形開口の底部に近接して形成され、そして前記ゲートスペーサー酸化物層、前記ライナー窒化物層、及び前記ライナー酸化物層をエッチングして、ゲートスペーサーを前記ゲート電極に近接して形成し、前記ゲートスペーサーはエッチングされたライナー窒化物層とライナー酸化物層をその下に有する、工程を含む前記方法。 【請求項１０】 前記ゲート電極は約１０００〜３００
０Åの厚さであり、前記ゲート誘電体層は約１０〜７５
Åの厚さであり、前記ライナー酸化物層は約１００〜５
００Åの厚さであり、前記ライナー窒化物層は約５０〜
３００Åの厚さであり、そして前記ゲート誘電体層は前記ゲート電極の下から約５０〜３００Å除去される、請求項９記載の方法。 【請求項１１】 前記ゲート電極は約１０００〜２５０
０Åの厚さであり、前記ゲート誘電体層は約１４〜２０
Åの厚さであり、前記ライナー酸化物層は約１００〜２
００Åの厚さであり、前記ライナー窒化物層は約５０〜
２００Åの厚さであり、そして前記ゲート誘電体層は前記ゲート電極の下から約５０〜１５０Å除去される、請求項９記載の方法。 【請求項１２】 前記ゲート電極上にパターン化されたハードマスク層を形成する工程を含み、ここで前記ハードマスク層は前記平坦化工程のストップ層として使用され、そして前記平坦化された厚い酸化物層、ライナー窒化物層、及びライナー酸化物層は前記ハードマスク層の頂面と同じ高さである、請求項９記載の方法。 【請求項１３】 前記ゲート電極上にパターン化されたハードマスク層を形成する工程を含み、ここで前記ハードマスク層はＳｉ 2 Ｎ 4 、ＳｉＯ 2 、ＳｉＯＮ、ＳｉＯ 2 ＋
ＳｉＮ、及びＳｉＯ 2 ＋ＳｉＯＮから成る群から選ばれる物質から構成される、請求項９記載の方法。 【請求項１４】 前記窒化物層はＳｉＯＮ、及びＳｉＮ
＋ＳｉＯＮから成る群から選ばれる物質から構成され、
前記ＳＴＩはＨＤＰ‐ＳｉＯ 2 、ＴＥＯＳ‐ＬＰＣＶ
Ｄ、及びＯ 3及びＴＥＯＳ（ＡＰＣＶＤ）から成る群から選ばれる物質から構成され、前記ゲート誘電体層はＳ
ｉＯ 2 、Ｔａ 2 Ｏ 5 、ＳｉＮ、ＳｉＯＮ、ＳｉＯ 2 ＋Ｓｉ
Ｎ、ＳｉＮ＋ＳｉＯ 2 、ＨＦＯ 2及びはＺｒＯ 2から成る群から選ばれる物質から構成され、そして前記ゲート電極はポリシリコン、ポリサイド、アモルファスシリコンから成る物質、及び上述の物質の１つから成る下層と上層のポリサイド層を有する２層構造体から構成される、
請求項９記載の方法。 【請求項１５】 前記窒化物層はＳｉＯＮ、及びＳｉＮ
＋ＳｉＯＮから成る群から選ばれる物質から構成され、
前記ＳＴＩはＨＤＰ‐ＳｉＯ 2から構成され、前記ゲート誘電体層はＳｉＯ 2 、Ｔａ 2 Ｏ 5 、ＳｉＮ、ＳｉＯＮ、
ＳｉＯ 2 ＋ＳｉＮ、ＳｉＮ＋ＳｉＯ 2 、ＨＦＯ 2及びＺｒ
Ｏ 2から成る群から選ばれる物質から構成され、そして前記ゲート電極はアモルファスシリコンから構成される、請求項９記載の方法。 【請求項１６】 半導体デバイスのエアギャップスペーサーを形成する方法であって、 半導体基板上に連続して形成されたパッド酸化物層及び窒化物層を有する半導体基板を準備し、 前記窒化物層及び前記パッド酸化物層を貫通して前記基板中に少なくとも一対のＳＴＩを形成し、前記ＳＴＩは活性領域の範囲を限定し、 少なくとも前記活性領域内で前記基板を露出する前記窒化物層及びパッド酸化物層を除去し、 前記活性領域内の前記露出した基板上に約１０００〜３
０００Åの厚さのゲート電極を形成し、前記ゲート電極はその下にゲート誘電体層を有し、このゲート誘電体層は約１０〜７５Åの厚さであり、 前記構造体上に約１００〜５００Åの厚さのライナー酸化物層を形成し、これにより前記ゲート誘電体層と前記ゲート電極の側壁及び前記ゲート電極の頂面を被覆し、 前記ライナー酸化物層上に約５０〜３００Åの厚さのライナー窒化物層を形成し、 前記構造体上に厚い酸化物層を形成し、 前記厚い酸化物層、前記ライナー窒化物層、及び前記ライナー酸化物層を前記ゲート電極の前記頂面と同じ高さに平坦化し、そして前記ゲート電極のいずれかの面において前記ライナー酸化物層を露出させ、 前記平坦化された厚い酸化物層及び前記ライナー酸化物層の一部及び前記ゲート電極の下の約５０〜３００Åの厚さの前記ゲート誘電体層の一部を除去して、前記ゲート電極のいずれかの面上に断面逆Ｔ字形の開口を形成し、 前記構造体上にゲートスペーサー酸化物層を前記ゲート電極と少なくとも同じ厚さに形成し、ここで前記ゲートスペーサー酸化物層が前記逆Ｔ字形開口を上方から下方に部分的に満たし、ここでエアギャップスペーサーが前記逆Ｔ字形開口の底部に近接して形成され、そして前記ゲートスペーサー酸化物層、前記ライナー窒化物層、及び前記ライナー酸化物層をエッチングして、ゲートスペーサーを前記ゲート電極に近接して形成し、前記ゲートスペーサーはエッチングされたライナー窒化物層とライナー酸化物層をその下に有する、工程を含む前記方法。 【請求項１７】 前記ゲート電極は約１０００〜２５０
０Åの厚さであり、前記ゲート誘電体層は約１４〜２０
Åの厚さであり、前記ライナー酸化物層は約１００〜２
００Åの厚さであり、前記ライナー窒化物層は約５０〜
２００Åの厚さであり、そして前記ゲート誘電体層は前記ゲート電極の下から約５０〜１５０Å除去される、請求項１６記載の方法。 【請求項１８】 前記ゲート電極上にパターン化されたハードマスク層を形成する工程を含み、ここで前記ハードマスク層は前記平坦化工程のストップ層として使用され、そして前記平坦化された厚い酸化物層、ライナー窒化物層、及びライナー酸化物層は前記ハードマスク層の頂面と同じ高さである、請求項１６記載の方法。 【請求項１９】 前記ゲート電極上にパターン化されたハードマスク層を形成する工程を含み、ここで前記ハードマスク層はＳｉ 2 Ｎ 4 、ＳｉＯ 2 、ＳｉＯＮ、ＳｉＯ 2 ＋
ＳｉＮ、及びＳｉＯ 2 ＋ＳｉＯＮから成る群から選ばれる物質から構成される、請求項１６記載の方法。 【請求項２０】 前記窒化物層はＳｉＯＮ、及びＳｉＮ
＋ＳｉＯＮから成る群から選ばれる物質から構成され、
前記ＳＴＩはＨＤＰ‐ＳｉＯ 2 、ＴＥＯＳ‐ＬＰＣＶ
Ｄ、及びＯ 3及びＴＥＯＳ（ＡＰＣＶＤ）から成る群から選ばれる物質から構成され、前記ゲート誘電体層はＳ
ｉＯ 2 、Ｔａ 2 Ｏ 5 、ＳｉＮ、ＳｉＯＮ、ＳｉＯ 2 ＋Ｓｉ
Ｎ、ＳｉＮ＋ＳｉＯ 2 、ＨＦＯ 2及びはＺｒＯ 2から成る群から選ばれる物質から構成され、そして前記ゲート電極はポリシリコン、ポリサイド、アモルファスシリコンから成る物質、及び上述の物質の１つから成る下層と上層のポリサイド層を有する２層構造体から構成される、
請求項１６記載の方法。 【請求項２１】 前記窒化物層はＳｉＯＮ、及びＳｉＮ
＋ＳｉＯＮから成る群から選ばれる物質から構成され、
前記ＳＴＩはＨＤＰ‐ＳｉＯ 2から構成され、前記ゲート誘電体層はＳｉＯ 2 、Ｔａ 2 Ｏ 5 、ＳｉＮ、ＳｉＯＮ、
ＳｉＯ 2 ＋ＳｉＮ、ＳｉＮ＋ＳｉＯ 2 、ＨＦＯ 2及びＺｒ
Ｏ 2から成る群から選ばれる物質から構成され、そして前記ゲート電極はアモルファスシリコンから構成される、請求項１６記載の方法。
【発明の詳細な説明】 【０００１】 【発明の属する技術分野】本発明は半導体デバイス、特に半導体デバイスのゲート電極の形成に関する。 【０００２】 【従来の技術】一般のゲート電極はゲート端部において好ましくない寄生オーバーラップキャパシタンス(paras
itic overlap capacitance)の損害を受ける。 【０００３】Gardner等の米国特許番号５，９９８，２
８８はエッチバックをゲート誘電体層まで継続しない酸化物スペーサー２２のエッチバックを記述する。 Buynos
kiの米国特許番号５，８６４，１６０は一側面にエアギャップを有するゲート及びシール工程を記述する。 【０００４】Yeh等の米国特許番号６，０１５，７４６
はゲートの両側面上のエアギャップを記述する。 Chen等の米国特許番号５，７７０，５０７はゲートの一側面上のエアギャップを記述する。 【０００５】Chou等の米国特許番号５，９７２，７６３
は金属‐酸化物半導体デバイスのエアギャップスペーサーの形成を記述する。 【０００６】 【発明が解決しようとする課題】本発明の目的はゲート電極の端部の下にエアギャップを形成する方法を提供することである。 【０００７】本発明の別の目的はゲート電極端部の寄生オーバーラップキャパシタンスを下げる方法を提供することである。 本発明の更に別の目的はゲート端部の寄生オーバーラップキャパシタンスを下げるために、ゲート電極の端部の下にエアギャップを形成する方法を提供することである。 【０００８】本発明の更に別の目的はゲート端部の寄生オーバーラップキャパシタンスを下げるために、従来の方法を用いてゲート電極の端部の下にエアギャップを形成する方法を提供することである。 【０００９】本発明の更に別の目的は素子分離用酸化物に悪影響を与えることなくゲート電極の端部の下にエアギャップを形成する方法を提供することである。 その他の目的は以下に明らかになるであろう。 【００１０】 【課題を解決するための手段】本発明の上記及びその他の目的は下記の方法で達成できることが判明した。 即ち、活性領域の範囲を限定する少なくとも一対のＳＴＩ
（shallow trench isolation：浅いトレンチ分離）を有する半導体基板を準備する。 前記活性領域内の前記基板上にゲート電極を形成する。 前記ゲート電極はその下にゲート誘電体層を有する。 前記構造体上にライナー酸化物層(liner oxide layer)を形成し、これにより前記ゲート誘電体層と前記ゲート電極の側壁及び前記ゲート電極の頂面を被覆する。 前記ライナー酸化物層上にライナー窒化物層を形成する。 前記構造体上に厚い酸化物層を形成する。 前記厚い酸化物層、前記ライナー窒化物層、
及び前記ライナー酸化物層を前記ゲート電極の前記頂面と同じ高さに平坦化し、そして前記ゲート電極のいずれかの面において前記ライナー酸化物層を露出させる。 前記平坦化された厚い酸化物層を前記ライナー酸化物層の一部及び前記ゲート電極の下の前記ゲート誘電体層の一部と共に除去して、前記ゲート電極のいずれかの面上に断面逆Ｔ字形の開口を形成する。 前記構造体上にゲートスペーサー酸化物層を前記ゲート電極と少なくとも同じ厚さに形成し、ここで前記ゲートスペーサー酸化物層が前記逆Ｔ字形開口を上方から下方に部分的に満たし、ここでエアギャップスペーサーが前記逆Ｔ字形開口の底部に近接して形成される。 前記ゲートスペーサー酸化物層、前記ライナー窒化物層、及び前記ライナー酸化物層をエッチングして、ゲートスペーサーを前記ゲート電極に近接して形成する。 前記ゲートスペーサーはエッチングされたライナー窒化物層とライナー酸化物層をその下に有する。 【００１１】 【発明の実施の形態】本発明の方法の特徴と利点は添付の図面と共に下記の記述から更に明確に理解されるであろう。 図面において、同じ参照番号は類似又は対応の要素、領域及び部分を示す。 【００１２】特に指示しない限り、全ての構造体、層、
等はこの技術分野で公知の方法により形成又は達成できる。 本発明はゲート端部に近接するエアギャップを形成することによりゲート端部の寄生オーバーラップキャパシタンスを低減する。 本発明の方法は従来の方法を用い、そしてウエットケミカルエッチングを用いて実施できる。 本発明の方法は上層の保護窒化物により、素子分離用酸化物に悪影響を与えないであろう。 【００１３】 ＳＴＩの形成 図１に示すように、パッド酸化ケイ素（パッド酸化物）
層１２を半導体基板１０上に形成する。 半導体基板１０
は好ましくはケイ素から形成される。 窒化物層１４をパッド酸化物層１２の上に形成する。 窒化物層１４はオキシ窒化ケイ素（ＳｉＯＮ）、又は窒化ケイ素（ＳｉＮ）
及びＳｉＯＮから形成されてもよい。 【００１４】図２に示すように、この構造体をマスクし、そしてエッチングして、少なくとも１つの活性領域１５の範囲を示す浅いトレンチ分離（ＳＴＩ）のトレンチ１６を形成する。 この構造体は、例えば、窒化物層１
４上にパターン化されたフォトレジストの層を形成することによってマスクされてもよい。 【００１５】ＳＴＩ物質を前記構造体上に堆積して、Ｓ
ＴＩトレンチ１６を埋める。 ＳＴＩ物質はＨＤＰ（高密度プラズマ）‐ＳｉＯ 2 、ＴＥＯＳ‐ＬＰＣＶＤ（低圧化学的気相成長法）、又はＯ 3及びＴＥＯＳ（ＡＰＣＶ
Ｄ）（大気圧ＣＶＤ）プロセスのいずれかによって形成された物質であってもよい。 ＳＴＩ物質は好ましくはＨ
ＤＰ‐ＳｉＯ 2である。 【００１６】図３に示すように、次にＳＴＩ物質は好ましくは化学的機械研磨（ＣＭＰ）により平坦化されて、
実質的な平坦面１９を有する複数のＳＴＩ１８を形成する。 ゲート電極の形成 図４に示すように、窒化物層１４を好ましくは約１５０
〜２００℃の温度で熱リン酸処理することにより除去する。 【００１７】次いで、パッド酸化物層１２を好ましくは希ＨＦ酸、ＨＦガス又は緩衝酸化物エッチング剤（ＢＯ
Ｅ）により除去する。 次いで、ゲート誘電体層１７を露出した半導体基板１０上に約１０〜７５Å、好ましくは約１４〜２０Åの厚さに選択的に成長／堆積させる。 ゲート誘電体層１７はＳｉＯ 2 、Ｔａ 2 Ｏ 5 、ＳｉＮ、Ｓｉ
ＯＮ、ＳｉＯ 2 ＋ＳｉＮ、ＳｉＮ＋ＳｉＯ 2 、ＨＦＯ 2 、
又はＺｒＯ 2 、から形成できる。 【００１８】次いで、ゲート電極層２０をゲート誘電体層１７及びＳＴＩ１８の上に形成する。 ゲート電極層２
０はポリシリコンから形成されるか又は、ＷＳｉ x 、Ｔ
ｉＳｉ x 、ＣｏＳｉ x又はＮｉＳｉ xを用いたポリサイドから形成されてもよく、例えば、アモルファスシリコンから形成されるか、又は上述の物質の１つから成る下層と上層のポリサイド層を有する２層構造体から形成されてもよく、好ましくはアモルファスシリコンから形成される。 ゲート電極は、例えばＷ／ＴａＮ／アモルファスシリコンのようなメタルゲートを含むことができる。 【００１９】図５に示すように、パターン化されたハードマスク層２４がゲート電極層２０の上に約３００〜１
０００Åの厚さに形成される。 ハードマスク層２４はＳ
ｉ 3 Ｎｉ 4 （ＳｉＮ）、ＳｉＯ 2 、ＳｉＯＮ、ＳｉＯ 2 ＋Ｓ
ｉＮ、又はＳｉＯ 2 ＋ＳｉＯＮから形成されてもよく、
好ましくはＳｉＯＮから形成される。 【００２０】次いで、ゲート電極層２０をパターン化ハードマスク層２４をマスクとして用いて、エッチングして活性領域１５の内側にゲート電極２２を形成する。 一般的なドライプラズマエッチングがゲート電極層２０をエッチングするために好ましく使用される。 ゲート電極２２の厚さは約１０００〜３０００Å、より好ましくは約１０００〜２５００Åである。 ゲート電極２２の幅は好ましくは約３００〜３５００Å、より好ましくは約５
００〜３５００Åである。 【００２１】また、ゲート電極層２０のエッチングにより、ゲート電極２２の下方に存在しないゲート誘電体層１７の部分がエッチングされて、エッチングされたゲート誘電体層１７´が残留する。 【００２２】図５において“図６〜１０”として示されるダッシュラインボックスは図６〜１０においてわずかに拡大された領域を示す。 ライナー酸化物及びライナー窒化物の層の形成 図６（図５のダッシュボックス“図６〜１０”のわずかに拡大した部分）に示されるように、ライナー酸化物層２６を図５の構造体上に約１００〜５００Å、より好ましくは約１００〜２００Åの厚さで堆積／成長する。 【００２３】次に、低濃度にドープされたソース及びドレイン（ＬＤＤ）３０が一般的なイオン注入法により形成されてもよい。 このＬＤＤの注入は前記ライナー酸化物工程の前又は後で実施できる。 【００２４】次いで、ライナー窒化物層２８をライナー酸化物層２６の上に約５０〜３００Å、より好ましくは約５０〜２００Åの厚さで形成する。 ライナー酸化物層２６及びライナー窒化物層２８は以下に述べるように、
ＳＴＩ１８端部又はＳＴＩ１８酸化物の保護のために、
またゲート電極２２のスペーサー形成のために使用されるであろう。 【００２５】 厚い酸化物層の堆積とＣＭＰ図７に示すように、厚い酸化物層３２を図６の構造体上に少なくとも突起ゲート電極２２／ライナー酸化物層２
６／ライナー窒化物層２８部分と同じ厚さに堆積する。 【００２６】次いで、この構造体を、好ましくはＣＭＰ
によりゲート電極２２上のパターン化されたハードマスク２４をストップ層として用いて平坦化する。 これにより、パターン化ハードマスク層２４に隣接するライナー酸化物層２６の部分２７が露出する。 【００２７】 酸化物の除去 図８に示すように、好ましくはＨＦ酸蒸気又はＨＦ酸希薄溶液を用いて、平坦化された厚い酸化物層３２が除去されるにつれて、ライナー酸化物層２６の一部とエッチングされたゲート電極層１７´の一部はゲート電極２２
及びパターン化ハードマスク２４に隣接する断面逆Ｔ字形の開口３４を形成する。 ゲート電極２２／パターン化ハードマスク２４及びライナー窒化物層２８の間に形成される狭い隙間のために、露出したライナー酸化物層２
６の除去は自己制限的である。 【００２８】エッチングされたゲート電極層１７´はゲート電極２２の底端部５０から約５０〜３００Å、より好ましくは約５０〜１５０Åの距離３６だけ後退する。
また、断面逆Ｔ字形の開口３４はライナー窒化物層２８
の底端部５２から約１００〜３００Å、より好ましくは約１００〜２５０Åの距離３８だけ拡大する。 【００２９】ライナー酸化物層２６の露出部分２７の一面上にマスクを形成することにより、ライナー酸化物層２６の一面及びエッチングされたゲート誘電体層１７´
の対応面のみがＨＦ処理により除去されることが判る。 【００３０】 ゲートスペーサー酸化物層の堆積 図９に示すように、（ゲートスペーサー形成用の）ゲートスペーサー酸化物層４０を図８の構造体上に約３００
〜１０００Å、より好ましくは約３００〜５００Åの厚さで堆積する。 ゲートスペーサー酸化物層４０の堆積物は開口３４中に４２で部分的に拡大し、そして４４でシールを形成する。 ＣＶＤ堆積物の本質は端部において厚い堆積物を生じることにあるため、厚い堆積物は自己封入的になるであろう。 【００３１】ゲート電極２２／パターン化ハードマスク層２４及びライナー窒化物層２８の間に形成された狭い隙間のために、ゲートスペーサー酸化物層４０の堆積物は４４で自己封入して、エアギャップスペーサー４６を形成する。 エアギャップスペーサー４６は空気が最も低い誘電率を有しているため、ゲート端部５０における寄生オーバーラップキャパシタンスを減少させる。 【００３２】 酸化物スペーサーの形成 図１０に示すように、ゲートスペーサー酸化物層４０、
ライナー窒化物層２８及びライナー酸化物層２６を異方性エッチングしてゲート電極スペーサー６０を形成する。 【００３３】次いで、一般的なビルドアッププロセスがトランジスタ／半導体デバイスを形成するために使用されてもよい。 例えば、高濃度にドープされたソース及びドレイン（HDD）の注入（図示しない）がゲート電極スペーサー６０の外側寄りに実施されてもよい。 【００３４】本発明の特定の態様が示されたが、本発明の特許請求の範囲で示されたものを除いて、本発明は限定されない。
【図面の簡単な説明】 【図１】本発明の方法の工程を示す概略断面図である。 【図２】本発明の方法の工程を示す概略断面図である。 【図３】本発明の方法の工程を示す概略断面図である。 【図４】本発明の方法の工程を示す概略断面図である。 【図５】本発明の方法の工程を示す概略断面図である。 【図６】本発明の方法の工程を示す概略断面図である。 【図７】本発明の方法の工程を示す概略断面図である。 【図８】本発明の方法の工程を示す概略断面図である。 【図９】本発明の方法の工程を示す概略断面図である。 【図１０】本発明の方法の工程を示す概略断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 エレハンカ・ラマチャンドラマーシー・プ ラディープ シンガポール国シンガポール 760279 イ シュン・ストリート 22，ビーエルケイ 279，06−328 (72)発明者 ジア−ツェン・チェン シンガポール国シンガポール 688570 ヴ ァーデ・グローヴ 38 (72)発明者 ラップ・チャン アメリカ合衆国カリフォルニア州94109, サンフランシスコ，ラーキン・ストリート 1631，ナンバー ３ (72)発明者 エルジン・クーク シンガポール国シンガポール 310239 ロ ア・イー・トア・パヨー 239，ナンバー 04−98 (72)発明者 ラヴィ・サンダレサン アメリカ合衆国カリフォルニア州95117, サン・ホセ，ウォルトン・ウェイ 3369 (72)発明者 ヤン・パン シンガポール国シンガポール 591401 パ イン・グローヴ，ビーエルケイ １ピー, ナンバー 02−077 (72)発明者 ジェームズ・ヨン・メン・リー シンガポール国シンガポール 600103 ジ ュロング・イースト・ストリート 13，ビ ーエルケイ 103，ナンバー12−208 (72)発明者 イン−キュン・レウン 香港 アバーディーン，カ・ルン・コー ト，カ・キット・ハウス，フラット 2301 Ｆターム(参考） 5F140 AA11 BD01 BD07 BD09 BD10 BD11 BD12 BF01 BF04 BF11 BF18 BF20 BF21 BF27 BF34 BG10 BG12 BG14 BG17 BG20 BG22 BG37 BG52 BG53 BG54 BH15 BK02 BK13 CB04 CE07
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