包含具有低带隙包覆层的沟道区的非平面半导体器件 |
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| 申请号 | CN201380044179.4 | 申请日 | 2013-06-11 | 公开(公告)号 | CN104584189B | 公开(公告)日 | 2017-10-17 |
| 申请人 | 英特尔公司; | 发明人 | M·拉多萨夫列维奇; G·杜威; B·舒-金; D·巴苏; S·K·加德纳; S·苏里; R·皮拉里塞泰; N·慕克吉; H·W·田; R·S·周; | ||||
| 摘要 | 描述了一种包含低带隙包覆层的 沟道 区的非平面 半导体 器件。例如，半导体器件包括被设置在衬底上方的由多条 纳米线 构成的竖直排列。每一条纳米线包括具有第一带隙的内部区域和包围所述内部区域的外部包覆层。所述包覆层具有第二较低带隙。栅叠置体被设置在所述纳米线中的每一条纳米线的所述沟道区上并且完全包围所述纳米线中的每一条纳米线的所述沟道区。所述栅极叠置体包括被设置在所述包覆层上并且包围所述包覆层的栅极 电介质 层和被设置在所述 栅极电介质 层上的栅极 电极 。源极区和漏极区被设置在所述纳米线的所述沟道区的任一侧上。 | ||||||
| 权利要求 | 1.一种半导体器件，包括： |
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| 说明书全文 | 包含具有低带隙包覆层的沟道区的非平面半导体器件技术领域背景技术[0002] 在过去几十年中，集成电路中特征的按比例缩放已经是日益增长的半导体产业的驱动力。按比例缩放到越来越小的特征实现了半导体芯片的有限基板面上的功能单元的增加密度。例如，缩小晶体管尺寸容许在芯片上并入增加数量的存储器件，导致制造具有增加容量的产品。然而，对更多容量的驱动不是没有问题。优化每一个器件的性能的必要性变得越来越显著。 [0003] 由于低有效质量连同降低的杂质散射，由Ⅲ-Ⅴ族材料系统形成的半导体器件在晶体管沟道中提供异常高的载流子迁移率。这种器件提供高驱动电流性能并且对未来的低功率、高速逻辑应用显得有前途的。然而，在基于Ⅲ-Ⅴ族材料的器件的领域中仍然需要显著的改善。 [0004] 另外，在集成电路器件的制造中，随着设备尺寸继续按比例缩小，诸如三栅极晶体管或环绕式栅极晶体管、诸如纳米线的多栅极晶体管已经变得更加普遍。许多不同技术已经尝试降低这种晶体管的结漏。然而，在结漏抑制的领域中仍然需要显著的改善。附图说明 [0005] 图1A示出了沿着常规的多线半导体器件的沟道区获得的横截面视图。 [0006] 图1B是示出了针对图1A中的半导体器件的IOFF参数的仿真的绘图。 [0007] 图2示出了根据本发明的实施例的沿着多线半导体器件的沟道区获得的横截面视图。 [0008] 图3是根据本发明的实施例的表示具有包覆层的纳米线的带结构的绘图300(以能量(E)作为半径的函数的形式)。 [0009] 图4示出了根据本发明的实施例的包含具有低带隙包覆层的沟道区的非平面半导体器件的成角视图。 [0010] 图5A示出了根据本发明的实施例的包括具有低带隙包覆层的一个或多个沟道区的基于纳米线的半导体结构的三维横截面视图。 [0011] 图5B示出了根据本发明的实施例的图5A中基于纳米线的半导体结构的沿着a-a’轴横切的截面沟道视图。 [0012] 图5C示出了根据本发明的实施例的图5A中基于纳米线的半导体结构的沿着b-b’轴横切的截面间隔体视图。 [0013] 图6A-6F示出了根据本发明的实施例的表示制造CMOS纳米线半导体结构的方法中的各个操作的三维横截面视图。 [0014] 图7示出了根据本发明的一个实施方式的计算设备。 具体实施方式[0015] 描述了包含具有低带隙包覆层的沟道区的非平面半导体器件。在下面的描述中，阐述了许多具体细节，例如具体的集成度和材料域，以便提供对本发明的实施例的透彻理解。对于本领域技术人员将显而易见的是，本发明的实施例可以在没有这些具体细节的情况下得以实施。在其它情形中，诸如集成电路设计版图之类的众所周知的特征未详细描述，以便不会没有必要地模糊本发明的实施例。而且，应当理解的是，图中所示出的各个实施例是示例性表示，而不必按比例绘制。 [0016] 本文描述的一个或多个实施例针对包含具有低带隙包覆层的沟道区的非平面半导体器件。在一个这种实施例中，器件的栅极叠置体完全包围沟道区(诸如纳米线或环绕式栅极器件)，以及包覆层包括在沟道区的整个边界处。在另一个实施例这种实施例中，器件的栅极叠置体仅仅部分地包围沟道区(诸如三栅极器件或鳍式场效应晶体管器件)，以及包覆层包括在沟道区的边界的仅仅部分处。例如针对Ⅲ-Ⅴ族材料半导体器件，可以包括这种包覆层，以便降低相关联的半导体的截止状态寄生漏电。 [0017] 针对晶体管的按比例缩放的重要考虑是控制影响备用电源的晶体管截止状态漏电(Ioff)。为了处理此问题，在过去，半导体产业已经朝着薄体(例如，绝缘体上硅，SOI)类型结构、非平面结构(例如，鳍式场效应晶体管或三栅极)进展，并且正考虑纳米线器件。本文描述的实施例可以采用带隙工程来进一步改善晶体管Ioff。当利用传统地具有较小带隙的高迁移率材料(诸如Ⅲ-Ⅴ族材料)来替代半导体沟道材料时，这种改善可以变得更加关键。较小带隙材料可以变得更容易受到Ioff问题的影响。然而，带隙工程还可以适用于更常规的Ⅳ族半导体(例如，Si、SiGe以及Ge)。 [0018] 为了帮助示出以上概念并且为了促进与本发明的实施例的比较，图1A示出了沿着常规的多线半导体器件的沟道区获得的横截面视图。参考图1A，半导体器件100的部分包括两个纳米线沟道区102和104，例如诸如InGaAs纳米线之类的Ⅲ-Ⅴ族材料纳米线。栅极叠置体106包围两个纳米线沟道区102和104。栅极叠置体106包括与两个纳米线沟道区102和104相邻的栅极电介质层106和与例如高-k电介质层和金属栅极电极的栅极电介质层(未单独示出)相邻的栅极电极。 [0019] 图1B是示出了针对半导体器件100的IOFF参数的仿真的绘图。参考图1B中的绘图，截止状态中的电流几乎相等地分布通过每一条纳米线的体积(volume)，其与当电流被限制到每一条纳米线的边界时的导通状态形成对比。 [0020] 根据本发明的实施例，通过降低一条或多条纳米线中可用的体积或半导体器件的三维基体来降低Ioff。在一个这种实施例中，尽管一个这种方法可以包括制造中空的纳米线(例如，纳米管)，但是相反，带隙工程用于阻止电流流进纳米线的内部中。由于以前的中空方法可能难以实现，后来的方法可能是优选的。在一个这种实施例中，纳米线或其它三维基体的内部部分比至少部分地包围内部部分的外部包覆层具有更高的带隙。在具体实施例中，低带隙包覆层用于将电流局限于三维基体的纳米线的边界。应当理解的是，这种实施例中对沟道区的参考包括内部较高带隙材料和外部较低带隙包覆层两者。 [0021] 作为以上包覆层方法的例子，图2示出了根据本发明的实施例的沿着多线半导体器件的沟道区获得的横截面视图。参考图2，半导体器件200的部分包括两个内部纳米线沟道区部分202和204，例如Ⅲ-Ⅴ族材料内部纳米线沟道区部分。两个内部纳米线沟道区部分202和204由例如比两个内部纳米线沟道区部分202和204具有更低的带隙的Ⅲ-Ⅴ族材料包覆层(例如，InGaAs)的包覆层205包围。从而，与半导体器件100相比，半导体器件200包括例如作为包覆层的作为被限于纳米线的外部原始的Ⅲ-Ⅴ族沟道材料，而内部是由不同的较高带隙材料构成。栅极叠置体206包围包覆层205。栅极叠置体206包括与包覆层205相邻的栅极电介质层和与例如高-k电介质层和金属栅极电极的栅极电介质层(未单独示出)相邻的栅极电极。应当理解，尽管在图2中描绘了两条纳米线，但是在替代实施例中，可以使用单条纳米线或多于两条的纳米线。 [0022] 在实施例中，由于内部纳米线沟道区部分202或204的材料比包覆层205具有更大的带隙和带偏移(band offset)，阻止内部区域或沟道区的内部中的电流。即，电流流动限于包覆层205。可以针对具有降低的截止状态问题的纳米线(或其它三维基体)晶体管的迁移率、有效质量以及导通性能对这种包覆层进行优化。另一方面，诸如通过增大相对于包覆层的其带隙和带偏移，可以对内部部分或层进行优化，以便降低流动通过器件的该部分的电流。 [0023] 图3是根据本发明的实施例的表示具有包覆层的纳米线的带结构的绘图300(以能量(E)作为半径的函数的形式)。参考绘图300，针对传输(导通状态)，可以对包覆层(外层)中较小的带隙进行优化，然而内部部分具有较大的带隙，以便降低纳米线的体中的电流。 [0024] 半导体器件200(以上所描述的)或半导体器件400和500(以下所描述的)可以是结合了栅极、沟道区以及源极区/漏极区的对的半导体器件。在实施例中，半导体器件200(或400或500)是诸如但不限于MOS-FET或微机电系统(MEMS)中的一种。在一个实施例中，半导体器件200(或400或500)是三维MOS-FET并且隔离的器件，或者是多个嵌套器件中的一个器件。如将意识的是，针对典型的集成电路，N-沟道晶体管和P-沟道晶体管都可以在单个衬底上制造，以便形成CMOS集成电路。此外，另外可以制造互连布线以便将这种器件集成到集成电路中。 [0025] 如以上所提到的，包覆层可以用于纳米线器件(以下联系图5A-5C参见更多详细描述)，但还可以用于其它三维半导体器件(例如，具有凸起沟道区的器件，诸如基于三栅极或FIN-FET的MOS-FET)中。此外，包覆层可以完全包围内部沟道区(例如，以下的图5A-5C)，或者可以仅仅部分地包围内部沟道区(例如，以下联系图4所描述的实施例中的一个实施例)。 [0026] 在第一个例子中，图4示出了根据本发明的实施例的包含具有低带隙包覆层的沟道区的非平面半导体器件的成角视图。 [0027] 参考图4，半导体器件400包括被设置在衬底402上方的异质结构404。异质结构404包括底部阻挡层428。具有沟道区408的诸如Ⅲ-Ⅴ族材料基体之类的三维Ⅲ-Ⅴ族材料基体406被设置在底部阻挡层428上方。三维基体406包括内部区域406A和包覆层406B。栅极叠置体418被设置为包围沟道区408的至少一部分。栅极叠置体418包括栅极电极424和栅极电介质层420。栅极叠置体还可以包括电介质间隔体460。 [0028] 在实施例中，从图4的视角无法看见栅极叠置体完全包围沟道区408。在该实施例中，至少在沟道区408处，包覆层406B可以完全包围内部区域406A。然而，在另一个实施例中，栅极叠置体仅仅部分地包围沟道区408。在该实施例中，包覆层406B还可以仅仅部分地包围内部区域406A。 [0029] 源极区和漏极区414/416可以在不由栅极叠置体418包围的三维基体406的部分中或上形成。此外，顶部阻挡层可以也包括在这些区域中。同样，可以包括隔离区470。尽管在图4中被描绘为与底部阻挡层428的底部对齐，但是应当理解的是，隔离区470的深度可以发生变化。同样，尽管在图4中被描绘为与底部阻挡层428的顶部对齐，但是应当理解的是，隔离区470的高度可以发生变化。 [0030] 衬底402可以由适合于半导体器件制造的材料构成。在一个实施例中，衬底402是由材料的单晶构成的体衬底，所述单晶可以包括但不限于硅、锗、硅-锗或Ⅲ-Ⅴ族化合物半导体材料。在另一个实施例中，衬底402包括具有顶部外延层的体层。在具体实施例中，体层由材料的单晶构成，所述单晶可以包括但不限于硅、锗、硅-锗、Ⅲ-Ⅴ族化合物半导体材料或石英，而顶部外延层由单晶层构成，所述单晶层可以包括但不限于硅、锗、硅-锗或Ⅲ-Ⅴ族化合物半导体材料。在另一个实施例中，衬底402包括在中间隔离层上的顶部外延层，所述中间隔离层在下体层上方。顶部外延层由单晶层构成，所述单晶层可以包括但不限于硅(例如，为了形成绝缘体上硅(SOI)半导体衬底)、锗、硅-锗或Ⅲ-Ⅴ族化合物半导体材料。隔离层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成。下体层由单晶构成，所述单晶可以包括但不限于硅、锗、硅-锗、Ⅲ-Ⅴ族化合物半导体材料或石英。衬底402还可以包括掺杂剂杂质原子。 [0031] 异质结构404包括一个或多个晶体半导体层的叠置体，诸如具有被设置在其上的底部阻挡层428的复合缓冲层(未示出)。复合缓冲层可以由适合提供特定的晶格结构的晶体材料构成，在所述晶体材料上可以形成具有可以忽略的底部阻挡层。例如，根据本发明的实施例，复合缓冲层用于通过晶格常数的梯度来将来自衬底402的晶格结构的半导体异质结构404的暴露的生长表面改变至更适合于在其上外延生长高质量、低缺陷层的生长表面。在一个实施例中，衬底402由单晶硅构成，并且复合缓冲层逐渐变化至底部阻挡层，所述底部阻挡层由具有大致1微米厚度的InAlAs层构成。在替代实施例中，省略了复合缓冲层，因为衬底402的晶格常数适合于针对半导体器件的底部阻挡层428的生长。 [0032] 底部阻挡层428可以由将波函数局限在形成在其上的沟道区的材料构成。根据本发明的实施例，底部阻挡层428具有适合匹配复合缓冲层的晶格常数的晶格常数，例如，所述晶格常数足够相似，使得底部阻挡层428中的位错形成是可以忽略的。在一个实施例中，底部阻挡层428由具有大致10纳米厚度的大致In0.65Al0.35As层构成。在具体实施例中，底部阻挡层428由在N-类型半导体器件中用于量子局限的大致In0.65Al0.35As层构成。在另一个实施例中，底部阻挡层428由具有大致10纳米厚度的大致In0.65Al0.35Sb层构成。在具体实施例中，底部阻挡层428由在P-类型半导体器件中用于量子局限的大致In0.65Al0.35Sb层构成。 [0033] 在实施例中，三维基体406包括内部区域406A，内部区域406A的带隙比包覆层406B的带隙高。对包覆层406B/内部区域406A组合的选择是原则上很多。例如，可以使用在包括InGaAs/InP、GaAs/AlGaAs、InSb/AlInSb的Ⅲ-Ⅴ族材料域中晶格匹配(或几乎晶格匹配)的对。尽管本文描述的许多实施例针对Ⅲ-Ⅴ族材料沟道区，但是其它实施例可以包括Si/SiGe/Ge的使用。例如，低带隙富含Ge的包覆层可以与高带隙富含Si的内部区域一起使用。通常，包覆层406B可以由具有低电阻的适合传播波函数的材料构成。在实施例中，包覆层 406B由Ⅲ族(例如，硼、铝、镓或锑)和Ⅴ族(例如，氮、磷、砷)元素构成。在一个实施例中，包覆层406B由InAs或InSb构成。包覆层406B可以具有适合传播波函数的主要部分(例如，适合抑制波函数的重要部分进入内部区域406A)的厚度。在实施例中，包覆层406B具有大致50- 100埃的范围中的厚度。在Ⅲ-Ⅴ族材料异质结构的情况下，内部区域406B可以由与异质结构中的底部阻挡层相同的材料构成。 [0034] 如果使用了顶部阻挡层(未示出)，那么顶部阻挡层可以由适合将波函数局限在其下形成的Ⅲ-Ⅴ族材料体/沟道区中的材料构成。根据本发明的实施例，顶部阻挡层具有适合匹配包覆层406B的晶格常数的晶格常数，例如，所述晶格常数足够相似，使得顶部阻挡层中的位错形成是可以忽略的。在一个实施例中，顶部阻挡层由诸如但不限于N-类型InGaAs的材料层构成。例如在位置414和位置416处形成的源极和漏极材料区可以是掺杂的Ⅲ-Ⅴ族材料区域，诸如由与顶部阻挡层相同或相似材料形成的更重掺杂结构。在其它实施例中，在体406中的位置414和位置416处形成源极区和漏极区。 [0035] 在实施例中，再次参考图4，栅极电极叠置体418中的栅极电极424由金属栅极构成，以及栅极电介质层420由高-K材料构成。例如，在一个实施例中，栅极电介质层420由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、氧化钇、氧化铝、氧化钽钪铅、铌锌酸铅或其组合的材料构成。此外，栅极电介质层420的部分可以包括从半导体基体406的顶部几层形成的自然氧化层。在实施例中，栅极电介质层420由顶部高-k部分和由半导体材料的氧化物构成的下部分构成。在一个实施例中，栅极电介质层420由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。 [0036] 在一个实施例中，栅极电极424由诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、钴、镍或导电的金属氧化物的金属层构成。在具体实施例中，栅极电极524由在金属功函数设置层上方形成的非功函数设置填充材料构成。 [0037] 在第二例子中，图5A示出了根据本发明的实施例的包括具有低带隙包覆层的一个或多个沟道区的基于纳米线的半导体结构的三维横截面视图。图5B示出了图5A中基于纳米线的半导体结构的沿着a-a’轴横切的截面沟道视图。图5C示出了图5A中基于纳米线的半导体结构的沿着b-b’轴横切的横截面间隔体视图。 [0038] 参考图5A，半导体器件500包括被设置在衬底502上方的一条或多条竖直叠置的纳米线(504集)。本文的实施例以单线器件和多线器件两者为目标。例如，出于示例目的，示出了具有纳米线504A、504B以及504C的基于三纳米线的器件。出于描述的方便，将纳米线504A用作其中主要描述纳米线中的仅一条纳米线的例子。应当理解的是，在描述了一条纳米线的属性的情况下，基于多条纳米线的实施例可以具有纳米线中的每一条纳米线的相同属性。 [0039] 纳米线504中的每一条纳米线都包括被设置在纳米线中的沟道区506。沟道区506具有长度(L)。参考图5B，沟道区还具有与长度(L)正交的边界。参考图5A和图5B两者，栅极电极叠置体508包围沟道区506中的每一个沟道区的边界。栅极电极叠置体508包括栅极电极连同被设置在沟道区506与栅极电极(未示出)之间的栅极电介质层。在没有诸如底层衬底材料或覆盖的沟道制造材料之类的任何介入材料的情况下，由于沟道区506由栅极电极叠置体508完全包围，所有其是分离的。相应地，在具有多条纳米线504的实施例中，纳米线的沟道区506也相对于彼此分离，如在图5B中所描绘的。 [0040] 在实施例中，沟道区506包括比包覆层506B具有更高带隙的内部区域506A。对包覆层506B/内部区域506A组合的选择是原则上很多。例如，可以使用在包括InGaAs/InP、GaAs/AlGaAs、InSb/AlInSb的Ⅲ-Ⅴ族材料域中晶格匹配(或几乎晶格匹配)的对。尽管本文描述的许多实施例针对Ⅲ-Ⅴ族材料沟道区，但是其它实施例可以包括Si/SiGe/Ge的使用。例如，低带隙富含Ge的包覆层可以与高带隙富含Si的内部区域一起使用。通常，包覆层506B可以由具有低电阻的适合传播波函数的材料构成。在实施例中，包覆层506B由Ⅲ族(例如，硼、铝、镓或铟)和Ⅴ族(例如，氮、磷、砷或锑)元素构成。在一个实施例中，包覆层506B由InAs或InSb构成。包覆层506B可以具有适合传播波函数的主要部分(例如，适合抑制波函数的重要部分进入内部区域506A)的厚度。在实施例中，包覆层506B具有大致50-100埃的范围中的厚度。在Ⅲ-Ⅴ族材料异质结构的情况下，内部区域506B可以由与异质结构中的底部阻挡层相同的材料构成。 [0041] 在实施例中，可以将纳米线504尺寸调节为线或带(以下描述的后者)，并且可以具有方形边缘的角或圆形的角。在实施例中，纳米线504是单向应变的纳米线。所述单向应变的纳米线或多条纳米线例如可以是分别针对NMOS或PMOS的具有拉伸应变或具有压缩应变的单向地应变。 [0042] 沟道区506中的每一个沟道区的宽度和高度在图5B中被示出为大致相同，然而，其不必相同。例如，在另一个实施例(未示出)中，纳米线504的宽度大体上大于宽度。在具体实施例中，宽度比高度大大约2-10倍。具有这种几何结构的纳米线可以被称为纳米带。在替代实施例(同样未示出)中，纳米带是竖直朝向的。即，纳米线504中的每一条纳米线具有宽度和高度，宽度大体上小于高度。在实施例中，可以将纳米线504尺寸调节为线或带，并且可以具有方形边缘的角或圆形的角。 [0043] 再次参考图5A，纳米线504中的每一条纳米线还包括被设置在沟道区的任一侧上的纳米线504中的源极区和漏极区510和512。接触部514的对被设置在源极区/漏极区510/512之上。在具体实施例中，接触514的对包围源极区/漏极区510/512中的每一个区域的整个边界，如图5A中所描绘的。即，在实施例中，在没有诸如底层衬底材料或覆盖的沟道制造材料之类的任何介入材料的情况下，由于源极区/漏极区510/512由接触部514完全包围，所有其是分离的。相应地，在具有多条纳米线504的实施例中，纳米线的源极区/漏极区510/ 512也相对于彼此分离。 [0044] 再次参考图5A，在实施例中，半导体器件500还包括间隔体516的对。间隔体516被设置在栅极电极叠置体508与接触部514的对之间。如以上所描述的，在至少数个实施例中，沟道区和源极区/漏极区被做成分离的。然而，不是纳米线504中的所有区域需要或者甚至可以被做成分离的。例如，参考图5C，纳米线504A-504C在间隔体516下方的位置处不是分离的。在一个实施例中，纳米线504A-504C的叠置体于其间具有介入半导体材料580，诸如在Ⅲ-Ⅴ族材料纳米线之间介入的锗，或反之亦然，如以下联系图6A-6F所描述的。在一个实施例中，顶部纳米线504A仍然与衬底502的部分接触，例如，与被设置在体衬底上的绝缘层部分接触。从而，在实施例中，在间隔体中的一个或两者下方的多个竖直叠置的纳米线的部分是非分离的。 [0045] 尽管以上所描述的器件500是针对例如NMOS或PMOS器件的单个器件，但是CMOS架构还可以被形成为包括被设置在相同衬底上或上方的NMOS和PMOS基于纳米线的器件两者，例如如以下联系图6A-6F所描述的那样。 [0046] 再次参考图5A-5C，衬底502可以由适合于半导体器件制造的材料构成。在一个实施例中，衬底502包括由单晶构成的下体衬底，所述单晶的材料可以包括但不限于硅、锗、硅-锗或Ⅲ-Ⅴ族化合物半导体材料。由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的体材料的材料构成的上绝缘体层被设置在下体衬底上。从而，衬底500可以从开始的绝缘体上半导体衬底来制造。正因如此，在一个实施例中，多条竖直叠置的纳米线504被设置在具有被设置在其上的介入电介质层的体晶体衬底上方，如在图5A-5C中所描绘的。替代地，直接从体衬底形成结构500，并且局部氧化用于电学地形成绝缘部分，以替代以上所描述的上绝缘体层。正因如此，在另一个实施例中，多条竖直叠置的纳米线504被设置在其上未设置任何介入电介质层的体晶体衬底上方。在另一个实施例中，诸如Ⅲ-Ⅴ族材料阻挡层之类的具有高带隙的顶部阻挡层用于将底部纳米线504A与底层的衬底隔离。 [0047] 在实施例中，再次参考图5A，栅极电极叠置体508中的栅极电极由金属栅构成并且栅极电介质层由高-K材料构成。例如，在一个实施例中，栅极电介质层由诸如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化钽钪铅、铌锌酸铅或其组合的材料构成。此外，栅极电介质层的部分可以包括从纳米线504顶部几层形成的自然氧化层。在实施例中，栅极电介质层由顶部高-k部分和由半导体材料的氧化物构成的下部分构成。在一个实施例中，栅极电介质层由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。 [0048] 在一个实施例中，栅极电极由诸如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、钴、镍或导电的金属氧化物的金属层构成。在具体实施例中，栅极电极由在金属功函数设置层上方形成的非功函数设置填充材料构成。 [0049] 在实施例中，间隔体516由诸如但不限于二氧化硅、氮氧化硅或氮化硅的绝缘的电介质材料构成。在实施例中，接触部514是由金属种类制造的。金属种类可以是诸如镍或钴之类的纯金属，或者可以是诸如金属-金属合金或金属-半导体合金(例如，诸如硅化物材料)之类的合金。 [0050] 再次参考图5A，纳米线550中的每一条纳米线还包括被设置在沟道区506的任一侧上的纳米线中或上的源极区和漏极区510/512。在实施例中，源极区和漏极区510/512是嵌入的源极区和漏极区，例如，纳米线的至少部分被去除并且利用源极区/漏极区材料区域来替换。然而，在另一个实施例中，源极区和漏极区510/512由一条或多条纳米线504的部分构成或至少部分地包括一条或多条纳米线504。 [0051] 应当理解的是，尽管以上所描述的器件500是针对单个器件，但是CMOS架构还可以被形成为包括被设置在相同衬底上或上方的NMOS和PMOS基于纳米线的器件两者。 [0052] 因此，在另一方面中，提供了制造具有包覆层的纳米线的方法。图6A-6F示出了根据本发明的实施例的表示制造CMOS纳米线半导体结构的方法中各个操作的三维横截面视图。 [0053] 在实施例中，制造纳米线半导体结构的方法可以包括形成PMOS基于纳米线的半导体器件和相邻的NMOS基于纳米线的半导体器件两者。每一个器件可以通过在衬底上方形成纳米线来制造。在最终提供针对NMOS和PMOS基于纳米线的半导体器件中的每一个的两条纳米线的形成的具体实施例中，图6A示出了具有衬底602(例如，由其上具有绝缘层或阻挡层602B的体衬底602A构成)的初始结构600。Ⅲ-Ⅴ族材料层604/锗层606/Ⅲ-Ⅴ族材料层608/锗层610叠置体被设置在叠置体602上。当然，可以颠倒这种层的顺序。 [0054] 参考图6B，例如利用掩膜和等离子刻蚀工艺可以将Ⅲ-Ⅴ族材料层604/锗层606/Ⅲ-Ⅴ族材料层608/锗层610叠置体的部分以及绝缘体的部分或阻挡层602B图形化为鳍-类型结构612。从而，在实施例中，通过图形化提供鳍-类型结构612在Ⅲ-Ⅴ族材料和锗层中的每一个中的任一侧上形成自由表面。 [0055] 在示出形成三栅极结构的具体例子中，图6C示出了具有其上设置的三个牺牲栅极614A、614B、以及614C的鳍-类型结构612。在一个这样的实施例中，三个牺牲栅极614A、 614B、以及614C由例如覆层沉积并且利用等离子刻蚀工艺来图形化的牺牲栅极氧化层616和牺牲多晶硅栅极层618构成。 [0056] 在用以形成三个牺牲栅极614A、614B、以及614C的图形化之后，可以在三个牺牲栅极614A、614B、以及614C的侧壁上形成间隔体，可以在图6C中所示出的鳍-类型结构612的区域中执行掺杂(例如，尖部和/或源极区和漏极区类型掺杂)，以及夹层电介质层可以形成为覆盖并且然后重新暴露三个牺牲栅极614A、614B、以及614C。然后可以对夹层电介质层进行抛光以便暴露三个牺牲栅极614A、614B、以及614C，以用于替代栅或后栅工艺。参考图6D，连同间隔体622和夹层电介质层624一起，暴露出了三个牺牲栅极614A、614B、以及614C。 [0057] 在替代栅或后栅工艺流程中，然后可以去除牺牲栅极614A、614B、以及614C，以便暴露鳍-类型结构612的沟道部分。参考图6E的左手部分，在鳍-类型结构612用于制造NMOS器件的情况下，去除牺牲栅极614A、614B、以及614C以便提供沟槽626。去除锗层606和610中由沟槽626暴露的部分以及绝缘层或阻挡层602B的暴露部分，以便留下Ⅲ-Ⅴ族材料层604和608的分离部分。参考图6E的右手部分，在鳍-类型结构612用于制造PMOS器件的情况下，去除牺牲栅极614A、614B、以及614C，以便提供沟槽628。去除Ⅲ-Ⅴ族材料层604和608中由沟槽628暴露的部分，以便留下锗层606和610的分离部分。 [0058] 在实施例中，参考图6E的右手部分，利用湿法刻蚀对Ⅲ-Ⅴ族材料层604和608进行选择性刻蚀，其选择性去除Ⅲ-Ⅴ族材料而不刻蚀锗纳米线结构606和610。在另一个实施例中，参考图6E的左手部分，利用湿法刻蚀对锗层606和610进行选择性刻蚀，其选择性去除锗而不刻蚀Ⅲ-Ⅴ族材料纳米线结构604和608。从而，要么可以从鳍-类型结构612去除Ⅲ-Ⅴ族材料层以便形成锗沟道纳米线，要么可以从鳍-类型结构612去除锗层以便形成Ⅲ-Ⅴ族材料沟道纳米线。 [0059] 在一个实施例中，图6E中所示出的Ⅲ-Ⅴ族材料层604和608(NMOS)或锗层606和610(PMOS)的分离部分将最终变为基于纳米线的结构中的沟道区。从而，在图6E中所描绘的工艺阶段，可以执行沟道工程或调整(tuning)。例如，在一个实施例中，使用氧化和刻蚀工艺对在图6E的左手部分中所示出的Ⅲ-Ⅴ族材料层604和608的分离部分或在图6E的右手部分中所示出的锗层606和610的分离部分进行减薄。在通过刻蚀相对的Ⅲ-Ⅴ族材料或锗层来分离线的同时，可以执行这种刻蚀工艺。相应地，从Ⅲ-Ⅴ族材料层604和608或从锗层606和610形成的初始线开始更厚，并且在随后的工艺中进行减薄。处理减薄之外或作为减薄的替代方案，低带隙包覆层可以形成为包围暴露的沟道区中的一个或多个沟道区。包覆层可以是如以上所描述的那些包覆层，例如包覆层205、406B或506B。 [0060] 在如图6E中所描绘的分离的沟道区的形成之后，可以执行高-k栅极电介质和金属栅极工艺，并且可以添加漏极接触部。在示出了在两条Ⅲ-Ⅴ族材料纳米线(NMOS)之上或两条锗纳米线(PMOS)之上形成三个栅极结构的具体示例中，图6F示出了在沉积NMOS栅极叠置体630或PMOS栅极叠置体632之后的结构。栅极叠置体可以分别由高-k栅极电介质层和N-类型或P-类型金属栅极电极层构成。另外，图6F描绘了在永久的栅极叠置体形成之后随后去除夹层电介质层624的结果。接触部可以在图6E中剩下的夹层电介质层624部分的地方中形成。在实施例中，在去除624和形成接触部634的工艺期间的一些阶段，还可以执行源极和漏极工程。 [0061] 因此，本文所描述的一个或多个实施例的目的在于具有低带隙外部包覆层的有源区排列。尽管以上针对非平面器件和环绕式栅极器件的益处作出了描述，但是还可以实现针对没有栅极卷绕式特征的平面器件的益处。从而，可以包括这种排列，以便形成基于高迁移率的晶体管，诸如平面器件、基于鳍或三栅极的器件、以及环绕式栅极器件(包括基于纳米线的器件)。应当理解的是，本文所描述的诸如Ⅲ-Ⅴ族材料层(或其它高迁移率、低带隙的材料)之类的材料的形成可以由诸如但不限于化学气相沉积(CVD)或分子束外延(MBE)或其它相似工艺的技术来执行。 [0062] 图7示出了根据本发明的一个实施方式的计算设备700。计算设备700容纳板702。板702可以包括若干组件，包括但不限于处理器704和至少一个通信芯片706。处理器704物理耦合且电耦合到板702。在一些实施方式中，至少一个通信芯片706也物理且电耦合到板 702。在进一步的实施方式中，通信芯片706是处理器704的部分。 [0063] 取决于其应用，计算设备700可以包括其它组件，其可以物理且电耦合到板702或不可以物理且电耦合到板702。这些其它组件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码解码器、视频编码解码器、功率放大器、全球定位系统(GPS)设备、指南针、加速度计、陀螺仪、扬声器、相机、以及大容量储存设备(诸如硬盘驱动器、光盘(CD)、数字多用途盘(DVD)等等)。 [0064] 通信芯片706实现了无线通信，用于往来于计算设备700传送数据。术语“无线”及其派生词可以用于描述可以通过非固态介质借助使用调制电磁辐射传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示相关设备不包含任何导线，尽管在一些实施例中它们可以不包含。通信芯片706可以实现若干无线标准或协议中的任意一个，包括但不限于Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及之后的任何其它无线协议。计算设备700可以包括多个通信芯片706。例如，第一通信芯片706可以专用于较近距离无线通信，诸如Wi-Fi和蓝牙，而第二通信芯片706可以专用于较远距离无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。 [0065] 计算设备700的处理器704包括封装在处理器704内的集成电路管芯。在本发明的一些实施方式中，处理器的集成电路管芯包括诸如根据本发明的实施方式构建的MOS-FET晶体管之类的一个或多个器件。术语“处理器”可以指代任何设备或设备的部分，其处理来自寄存器和/或存储器的电子数据，以便将该电子数据转变为可以存储在寄存器和/或存储器中的其它电子数据。 [0066] 通信芯片706还包括封装在通信芯片706内的集成电路管芯。根据本发明的另一个实施方式，通信芯片的集成电路管芯包括诸如根据本发明的实施方式构建的MOS-FET晶体管之类的一个或多个器件。 [0067] 在进一步的实现方式中，容纳在计算设备700内的另一个组件可以包含集成电路管芯，其包括诸如根据本发明的实施方式构建的MOS-FET晶体管之类的一个或多个器件。 [0068] 在各个实施方式中，计算设备700可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描器、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、或数码摄像机。在进一步的实施方式中，计算设备700可以是处理数据的任何其它电子设备。 [0069] 从而，本发明的实施例包括包含具有低带隙包覆层的沟道区的非平面半导体器件。 [0070] 在实施例中，半导体器件包括被设置在衬底上方的由多条纳米线构成的竖直排列。每一条纳米线包括具有第一带隙的内部区域和包围内部区域的外部包覆层。包覆层具有第二较低带隙。栅极叠置体被设置在纳米线中的每一条纳米线的沟道区上并且完全包围纳米线中的每一条纳米线的沟道区。栅极叠置体包括被设置在包覆层上并且包围包覆层的栅极电介质层和被设置在栅极电介质层上的栅极电极。源极区和漏极区被设置在纳米线的沟道区的任一侧上。 [0071] 在一个实施例中，包覆层由具有低电阻的适合传播波函数的材料构成。 [0072] 在一个实施例中，每一个沟道区的内部区域由适合实质上阻止从源极区到漏极区的电流的材料构成。 [0073] 在一个实施例中，包覆层和内部区域的材料对是诸如但不限于InGaAs/InP、GaAs/AlGaAs或InSb/AlInSb的对。 [0074] 在一个实施例中，包覆层是富含锗的，以及内部区域是富含硅的。 [0075] 在一个实施例中，包覆层具有适合传播波函数的主要部分并且抑制波函数的重要部分进入每一个沟道区的内部区域的厚度。 [0076] 在一个实施例中，包覆层具有大约在50-100埃的范围中的厚度。 [0077] 在一个实施例中，源极区和漏极区形成在纳米线的每一条纳米线的部分内。 [0078] 在一个实施例中，每一条纳米线的源极区和漏极区是相对于彼此分离的，并且半导体器件还包括包围分离的源极区中的每一个源极区的导电的源极接触部和包围分离的漏极区中的每一个漏极区的导电的漏极接触部。 [0079] 在一个实施例中，栅极电介质层是高-k栅极电介质层，以及栅极电极是金属栅极电极。 [0080] 在一个实施例中，半导体器件包括被设置在衬底上方并且包括具有沟道区的三维半导体基体的异质结构。沟道区包括具有第一带隙的内部区域和至少部分地包围内部区域的外部包覆层。包覆层具有第二较低带隙。栅极叠置体被设置在沟道区上并且至少部分地包围沟道区。栅极叠置体包括被设置在包覆层上的栅极电介质层和被设置在栅极电介质层上的栅极电极。源极区和漏极区被设置在沟道区的任一侧上的三维半导基体中。 [0081] 在一个实施例中，包覆层完全包围沟道区的内部区域，以及栅极叠置体完全包围沟道区。 [0082] 在一个实施例中，包覆层仅部分地包围沟道区的内部区域，并且栅极叠置体仅部分地包围沟道区。 [0083] 在一个实施例中，包覆层由具有低电阻的适合传播波函数的材料构成。 [0084] 在一个实施例中，沟道区的内部区域由适合大体上阻止从源极区到漏极区的电流的材料构成。 [0085] 在一个实施例中，包覆层和内部区域的材料对是诸如但不限于InGaAs/InP、GaAs/AlGaAs或InSb/AlInSb的对。 [0086] 在一个实施例中，包覆层是富含锗的，以及内部区域是富含硅的。 [0087] 在一个实施例中，包覆层具有适合传播波函数的主要部分并且抑制波函数的重要部分进入沟道区的内部区域的厚度。 [0088] 在一个实施例中，包覆层具有大约在50-100埃的范围中的厚度。 [0089] 在一个实施例中，栅极电介质层是高-k栅极电介质层，并且栅极电极是金属栅极电极。 [0090] 在实施例中，半导体结构包括第一半导体器件。第一半导体器件包括被设置在衬底上方的由多条纳米线构成的第一竖直排列。每一条纳米线包括具有第一带隙的内部区域和包围内部区域的外部包覆层。包覆层具有第二较低带隙。第一栅极叠置体被设置在纳米线中的每一条纳米线的沟道区上并且完全包围纳米线中的每一条纳米线的沟道区。第一栅极叠置体包括被设置在包覆层上并且包围包覆层的栅极电介质层和被设置在栅极电介质层上的栅极电极。源极区和漏极区被设置在由多条纳米线构成的第一竖直排列的纳米线的沟道区的任一侧上。半导体结构还包括第二半导体器件。第二半导体器件还包括被设置在衬底上方的由多条纳米线构成的第二竖直排列。第二栅极叠置体被设置在纳米线中的每一条纳米线的沟道区上并且完全包围纳米线中的每一条纳米线的沟道区。第二栅极叠置体包括栅极电介质层和被设置在栅极电介质层上的栅极电极。源极区和漏极区被设置在由多条纳米线构成的第二竖直排列的纳米线的沟道区的任一侧上。 [0091] 在一个实施例中，第一半导体器件是NMOS器件，并且第二半导体器件是PMOS器件。 [0092] 在一个实施例中，包覆层和内部区域形成Ⅲ-Ⅴ族材料异质结。 [0093] 在一个实施例中，第二半导体器件中的每一条纳米线包括具有第一带隙的第二内部区域和包围第二内部区域的第二外部包覆层，第二包覆层具有第二较低带隙。 [0094] 在一个实施例中，包覆层和第二包覆层各自由具有低电阻的适合传播波函数的材料构成。 [0095] 在一个实施例中，内部区域和第二内部区域各自由实质上阻止从相应的源极区到漏极区的电流的材料构成。 [0096] 在一个实施例中，包覆层和内部区域的材料对是诸如但不限于InGaAs/InP、GaAs/AlGaAs或InSb/AlInSb的对。 [0097] 在一个实施例中，包覆层和第二包覆层中的每一个分别具有适合传播波函数的主要部分并且抑制波函数的重要部分进入内部区域和第二内部区域的厚度。 [0098] 在一个实施例中，包覆层和第二包覆层中的每一个具有大约在50-100埃的范围中的厚度。 [0099] 在一个实施例中，第一栅极叠置体的栅极电介质层是高-k栅极电介质层，并且第一栅极叠置体的栅极电极是N-类型金属栅极电极。 [0100] 在一个实施例中，第二栅极叠置体的栅极电介质层是高-k栅极电介质层，并且第二栅极叠置体的栅极电极是P-类型金属栅极电极。 |
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