一种制备纳米尺度场效应晶体管的方法 |
|||||||
| 申请号 | CN201410502998.5 | 申请日 | 2014-09-26 | 公开(公告)号 | CN104282575B | 公开(公告)日 | 2017-06-06 |
| 申请人 | 北京大学; | 发明人 | 黎明; 樊捷闻; 杨远程; 宣浩然; 黄如; | ||||
| 摘要 | 本 发明 公开了一种制备纳米尺度 场效应晶体管 的方法，属于大规模集成 电路 制造技术领域。该方法的核心是在SOI衬底上 外延 生长 制备纳米尺度场效应晶体管，本发明利用外延工艺可以精确控制纳米尺度器件 沟道 的材料、形貌，进一步优化器件性能；其次，通过实现不同的沟道掺杂类型和掺杂浓度，可以灵活的调整 阈值 电压 以适应不同IC设计的需要；且可以获得高度方向上宽度一致的栅结构，减小器件的寄生和涨落，同时又能够很好的与CMOS后栅工艺兼容，流程简单，成本较低，可应用于未来大规模 半导体 器件集成中。 | ||||||
| 权利要求 | 1.一种制备纳米尺度场效应晶体管的方法，其特征在于，包括： |
||||||
| 说明书全文 | 一种制备纳米尺度场效应晶体管的方法技术领域背景技术[0002] 当今半导体制造业在摩尔定律的指导下迅速发展，在不断提高集成电路的性能和集成密度的同时，需要尽可能的减小功耗。制备高性能，低功耗的超短沟器件是未来半导体制造业的焦点。当进入到22纳米技术节点以后，为了克服上述问题，多栅结构器件成为了当今半导体器件中的热点。Intel在去年22纳米产品中已经应用了这一结构，并显示出高性能和低功耗的优点。而在众多多栅结构器件中，围栅器件因其卓越的短沟道控制能力和弹道输运能力而拥有巨大的潜力，成为最有可能在后续半导体制造技术节点中应用的器件之一。 [0003] 然而，对于纳米尺度器件沟道的尺寸和截面形貌的精确控制是制备工艺中的一大挑战，如果能够在现有CMOS工艺上实现高迁移率沟道，能够进一步提高器件的性能。另外，在纳米尺度器件中实现多阈值也是IC设计的迫切要求。因此，现有技术很难获得高度方向上宽度一致的栅线条，这会增加器件的涨落和寄生效应。 发明内容[0004] 本发明的目的在于针对高性能，低功耗的超短沟器件，提供了一种SOI衬底上外延生长制备纳米尺度场效应晶体管的方法。本发明外延生长制备纳米尺度场效应晶体管的技术方案如下： [0007] b)HF溶液湿法腐蚀去除牺牲氧化层； [0009] a)离子注入对SOI硅衬底进行掺杂； [0010] b)快速热退火(RTP)进行杂质激活退火； [0012] a)电子束光刻形成细线条图形； [0014] 4)淀积介质材料并进行平坦化，作为源漏硬掩膜层； [0015] a)化学气相淀积(CVD)氧化硅，作为源漏硬掩膜层； [0016] b)化学机械抛光(CMP)平坦化源漏硬掩膜层； [0017] 5)在源漏硬掩膜层上，选择介质材料的刻蚀速率与硅的刻蚀速率相同，利用光刻刻蚀源漏硬掩膜层和硅细线条，并停止在氧化隔离层上，形成栅线条的凹槽； [0018] a)电子束光刻形成凹槽图形； [0019] b)刻蚀源漏硬掩膜层至氧化隔离层，刻蚀速率与硅的刻蚀速率相同，硅细线条也被刻蚀完全； [0020] c)刻蚀氧化隔离层一定厚度，形成凹槽； [0021] 6)利用凹槽两侧裸露的硅衬底窗口进行选择性外延，重新形成器件沟道； [0022] a)选择性外延形成器件沟道； [0023] b)快速热退火(RTP)进行杂质激活退火； [0024] 7)淀积高k栅介质，然后淀积以及平坦化金属栅材料形成栅叠层结构； [0025] a)干氧氧化形成氧化硅界面层； [0026] b)原子层淀积技术(ALD)淀积高氧化铪作为栅介质层； [0029] e)化学机械抛光技术(CMP)平坦化铝金属栅层至源漏硬掩膜层； [0030] 8)形成金属接触，从而完成场效应晶体管的制备； [0031] a)电子束光刻形成金属接触通孔图形； [0032] b)刻蚀源漏硬掩膜层至氧化隔离层，裸露出初始硅细线条源漏，形成源漏接触孔； [0033] c)物理汽相淀积技术(PVD)淀积金属作为金属接触层； [0034] d)化学机械抛光技术(CMP)平坦化金属接触层至源漏硬掩膜层。 [0035] 本发明提供的SOI衬底上外延生长制备纳米尺度场效应晶体管的方法利用外延工艺可以精确控制纳米尺度器件沟道的材料、形貌，进一步优化器件性能；其次，通过实现不同的沟道掺杂类型和掺杂浓度，可以灵活的调整阈值电压以适应不同IC设计的需要；最后，可以获得高度方向上宽度一致的栅结构，减小器件的寄生和涨落，同时又能够很好的与CMOS后栅工艺兼容，流程简单，成本较低，非常有潜力应用于未来大规模半导体器件集成中。附图说明 [0036] 图1～15为本发明SOI衬底上外延生长制备纳米尺度场效应晶体管的方法具体实施方式的流程图。 [0037] 图16为所用材料说明。 具体实施方式[0038] 以硅衬底为例，本发明SOI衬底上外延生长制备纳米尺度场效应晶体管的方法的具体实施方式如下： [0039] 1.减薄SOI硅衬底 [0040] a)SOI硅衬底的厚度为 如图1所示； [0041] b)干氧氧化在SOI硅衬底上形成牺牲氧化层 将硅膜减薄至 如图2所示； [0042] c)HF溶液湿法腐蚀去除牺牲氧化层 如图3所示； [0043] 2.源漏掺杂； [0044] a)离子注入注P，剂量为1×1015cm-2的，对SOI硅衬底进行掺杂； [0045] b)快速热退火(RTP)950℃5s进行杂质激活退火，如图4所示； [0046] 3.硅细线条结构； [0047] a)电子束光刻形成宽度为20nm的细线条图形； [0048] b)各向异性干法刻蚀SOI硅衬底 至氧化隔离层，形成硅细线条结构，宽度为20nm，如图5所示； [0049] 4.源漏硬掩膜层； [0050] a)化学气相淀积(CVD)氧化硅 作为源漏硬掩膜层； [0051] b)化学机械抛光(CMP)氧化硅至 平坦化源漏硬掩膜层，如图6所示； [0052] 5.栅线条的凹槽； [0053] a)电子束光刻形成宽度为20nm的凹槽图形； [0054] b)各向异性干法刻蚀源漏硬掩膜层 刻蚀速率与硅的刻蚀速率相同，因此高度的硅细线条也被刻蚀完全，如图7所示； [0055] c)各向异性干法刻蚀氧化隔离层 停止在氧化隔离层上，形成宽度为20nm的凹槽，如图8所示； [0056] 6.重新形成器件沟道 [0057] a)选择性外延硅 形成高度为40nm，宽度为40nm，长度为20nm的硅器件沟道，并进行原位掺杂，掺杂杂质为硼，掺杂浓度为1×1018cm-3； [0058] b)快速热退火(RTP)950℃5s进行杂质激活退火，如图9所示； [0059] 7.栅叠层结构； [0060] a)干氧氧化形成氧化硅界面层 [0061] b)原子层淀积技术(ALD)淀积高氧化铪 作为栅介质层； [0062] c)物理汽相淀积技术(PVD)淀积氮化钛 作为金属栅功函数层； [0063] d)物理汽相淀积技术(PVD)淀积铝 作为金属栅层； [0064] e)化学机械抛光技术(CMP)平坦化铝金属栅层至源漏硬掩膜层，如图10所示，其中图11为图10中AA’方向上的截面图，图12为图10中BB’方向上的截面图； [0065] 8.金属接触； [0066] a)光刻大小为100nm×100nm的正方形通孔作为金属接触图形； [0067] b)各向异性干法刻蚀源漏硬掩膜层 停止在氧化隔离层，裸露出初始硅细线条源漏，形成源漏接触孔； [0068] c)物理汽相淀积技术(PVD)淀积铝 作为金属接触层； [0069] d)化学机械抛光技术(CMP)平坦化铝金属接触层至源漏硬掩膜层，如图13所示，其中图14为图13中AA’方向上的截面图，图15为图13中BB’方向上的截面图。 |
||||||
