非易失性半导体存储器器件 |
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| 申请号 | CN201410602466.9 | 申请日 | 2014-10-31 | 公开(公告)号 | CN104795399B | 公开(公告)日 | 2017-09-22 |
| 申请人 | 东芝存储器株式会社; | 发明人 | 佐久间悠; 佐久间究; 清利正弘; | ||||
| 摘要 | 本 发明 涉及非易失性 半导体 存储器 器件。堆叠结构在 水 平于所述半导体衬底的第一方向上排列，所述堆叠结构之一具有沿着第二方向的纵向方向。一个堆叠结构具有在层间绝缘层之间堆叠的多个半导体层。存储器膜形成在所述堆叠结构的侧表面上并且包括所述存储器基元的电荷积聚膜。导电膜隔着所述存储器膜形成在所述堆叠结构的侧表面上。一个堆叠结构在包括第一和第三方向的横截面内具有宽度从上向下增加的形状。一个导电膜在包括第二和第三方向的横截面内具有宽度从上向下增加的形状。所述半导体层中的预定部分在上和下半导体层之间具有不同的杂质浓度。 | ||||||
| 权利要求 | 1.一种非易失性半导体存储器器件，包括： |
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| 说明书全文 | 非易失性半导体存储器器件技术领域[0001] 下述的实施例涉及非易失性半导体存储器器件。 背景技术[0002] 近年来，为了存储器基元的集成度更高，已经提出了包括三维结构的非易失性半导体存储器器件。举例而言，已知的有具有鳍片型堆叠结构的三维结构非易失性半导体存储器器件。 [0003] 然而，在三维结构的非易失性半导体存储器器件中，其中堆叠的多个存储器基元通常具有不同的尺度、膜厚度或形状等，这导致了堆叠方向上的存储器基元具有不同特性的问题。发明内容 [0004] 根据下述实施例的非易失性半导体存储器器件包括半导体衬底、在水平于所述半导体衬底的表面的第一方向上排列的多个堆叠结构。该堆叠结构具有纵向方向，所述纵向方向是水平于所述半导体衬底的所述表面并且与所述第一方向交叉的第二方向。一个堆叠结构具有多个用作存储器基元的半导体层，所述半导体层在与所述第一和第二方向垂直的第三方向上堆叠于层间绝缘层之间。存储器膜形成于所述堆叠结构的所述第一方向上的侧表面上，所述存储器膜包括所述存储器基元的电荷积聚膜。导电膜隔着所述存储器膜形成在所述堆叠结构的所述第一方向上的侧表面上，所述导电膜用作所述存储器基元的控制电极。一个堆叠结构在包括所述第一和第三方向的横截面中具有宽度从远离所述半导体衬底的一侧向着所述半导体衬底增加的形状，一个导电膜在包括所述第二和第三方向的横截面中具有宽度从远离所述半导体衬底的一侧向着所述半导体衬底增加的形状。所述半导体层中的预定部分在上和下半导体层之间具有不同的杂质浓度。附图说明 [0005] 图1A是示出了根据第一实施例的非易失性半导体存储器器件的示意性构造的透视图； [0006] 图1B是根据第一实施例的非易失性半导体存储器器件的存储器基元阵列的等效电路图； [0007] 图2是示出了根据第一实施例的非易失性半导体存储器器件的示意性构造的俯视图； [0008] 图3是沿着根据第一实施例的非易失性半导体存储器器件的Y轴方向的横截面视图； [0009] 图4是沿着根据第一实施例的非易失性半导体存储器器件的X轴方向的横截面视图； [0010] 图5是沿着根据第一实施例的非易失性半导体存储器器件的X轴方向的横截面视图； [0011] 图6是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图； [0012] 图7是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图； [0013] 图8是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图； [0014] 图9是沿着根据第一实施例的非易失性半导体存储器器件的Y轴方向的横截面视图； [0015] 图10是沿着根据第一实施例的非易失性半导体存储器器件的X轴方向的横截面视图； [0016] 图11A是示出了根据第一实施例的非易失性半导体存储器器件的构造的横截面视图； [0017] 图11B是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图； [0018] 图11C是示出了制造根据第一实施例的非易失性半导体存储器器件的方法的工艺流程图； [0019] 图12是示出了根据第二实施例的非易失性半导体存储器器件的构造的横截面视图； [0020] 图13是示出了根据第三实施例的非易失性半导体存储器器件的构造的横截面视图； [0021] 图14是示出了制造根据第三实施例的非易失性半导体存储器器件的方法的工艺流程图； [0022] 图15是示出了根据第四实施例的非易失性半导体存储器器件的构造的横截面视图； [0023] 图16是示出了制造根据第四实施例的非易失性半导体存储器器件的方法的工艺流程图； [0024] 图17是沿着根据第五实施例的非易失性半导体存储器器件的示意性构造的Y轴方向的横截面视图； [0025] 图18是沿着根据第五实施例的非易失性半导体存储器器件的示意性构造的X轴方向的横截面视图； [0026] 图19是示出了根据第五实施例的非易失性半导体存储器器件的构造的横截面视图； [0027] 图20是示出了根据第六实施例的非易失性半导体存储器器件的构造的横截面视图； [0028] 图21是示出了根据第七实施例的非易失性半导体存储器器件的构造的横截面视图； [0029] 图22是示出了根据第八实施例的非易失性半导体存储器器件的构造的横截面视图； [0030] 图23是示出了制造根据第八实施例的非易失性半导体存储器器件的方法的工艺流程图； 具体实施方式[0031] 将参考附图描述根据各实施例的非易失性半导体存储器器件。 [0032] [第一实施例] [0033] 首先，将参考图1A-图5描述根据第一实施例的非易失性半导体存储器器件。图1A是该非易失性半导体存储器器件的透视图。图1B是一个层中的存储器基元阵列的等效电路图。图2是图1A的俯视图。图3是沿着图2中的III-III线的横截面视图。图4是沿着图2中的IV-IV线的横截面视图。图5是沿着图2中的V-V线的横截面视图。 [0034] 图1A-图5是用于理解本实施例中的器件的示意性构造的示意性图示，并不意图显示每个元件准确的形状、尺寸或比例等。这些图是为了便于理解每个元件的整体构造，每个元件的形状、尺寸或比例等可以适当变化。如下文中所述，在根据该实施例的非易失性半导体存储器器件中，形成位线BL和字线WL的导电层具有所谓的锥形形状(taper shape)，但是在图4和5中，为了图示简单，这些导电层被示为具有矩形形状。 [0035] 此外，在图4和图5的横截面视图中，形成存储器基元阵列的鳍片型堆叠结构9-1到9-4中每一个的X轴宽度被设定为大约是鳍片型结构9-1到9-4之间的X轴距离的大约四倍。 然而，注意，可以将鳍片型堆叠结构9-1到9-4的X轴距离和宽度设定为相同。 [0036] 首先，将参考图1A描述根据第一实施例的非易失性半导体存储器器件的示意性构造。参考图1A，该非易失性半导体存储器器件1包括诸如硅衬底的半导体衬底1。该非易失性半导体存储器器件也包括半导体衬底1上的隔着器件分离绝缘层1a的鳍片型堆叠结构9-1到9-4。鳍片型堆叠结构9-1到9-4形成存储器基元阵列。鳍片型堆叠结构9-1到9-4中的每一个都包括多个NAND闪存的存储器串并且形成存储器基元的主体部分。 [0037] 非易失性半导体存储器器件除了鳍片型堆叠结构9-1到9-4之外还包括字线WL1-WL4、选择栅极线SGL1-SGL2、位线BL1-BL3、源极线SL以及辅助栅极线AGL1-AGL4，它们一起形成三维形状的NANS闪存。图1示出了一组鳍片型堆叠结构9-1到9-4。多组的集合可以形成存储器基元阵列的一个块。 [0038] 参考图1A和图2，鳍片型堆叠结构9-1到9-4在相对于衬底1水平的Y轴方向上延伸，并且在X方向上以预定节距排列。此外，参考图3，鳍片型堆叠结构9-1到9-4中的每一个都具有包括多个(在该例子中三个)存储器串NANDa、NANDb和NANDc的堆叠。具体地，鳍片型堆叠结构9-1到9-4中的每一个都包括用作存储器串NANDa、NANDb和NANDc的相应主体部分的半导体层3a、3b和3c、以及层间电介质膜2、4a、4b和5，半导体层3a、3b和3c形成于层间电介质膜2、4a、4b和5之间(见图3)。 [0039] 参考图1B，将描述存储器串的等效电路图。图1B示出了顶层存储器串NANDc的等效电路图。其它存储器串NANDa和NANDb具有相同的电路。存储器串NANDa、NANDb和NANDc中的每一个都包括：在Y轴方向上串联连接的多个存储器基元MC1-MC4、布置在存储器基元MC1-MC4的漏极侧的漏极侧选择栅极晶体管S1、布置在存储器基元MC1-MC4的源极侧的源极侧选择栅极晶体管S2以及辅助栅极晶体管AGT。辅助栅极晶体管AGT是用来选择四个鳍片型堆叠结构9-1到9-4中的任何一个的晶体管。 [0040] 尽管图1A-图5示出了四个鳍片型堆叠结构9-1到9-4形成在衬底1上的例子，但是本发明不限于此。鳍片型堆叠结构的数量可以是n(n是大于或等于2的自然数)。 [0041] 此外，尽管图1A-图5示出了其中一个鳍片型堆叠结构9-i(i＝1-4)具有三个存储器串NANDa、NANDb和NANDc的例子，但是一个鳍片型堆叠结构中的存储器串的数量不限于此，并且可以是两个、四个或更多。 [0042] 参考图1A和图2，鳍片型堆叠结构9-1到9-4具有在Y轴方向上经由第一导电部分7a共同连接的第一端部。此外，鳍片型堆叠结构9-1到9-4具有在Y轴方向上经由第二导电部分7b共同连接的第二端部。第一导电部分7a和第二导电部分7b可以构造成具有与鳍片型堆叠结构9-1到9-4相同的堆叠结构。 [0043] 奇数编号的鳍片型堆叠结构9-1和9-3中的存储器串NANDa、NANDb和NANDc共同连接到第一导电部分7a。每个存储器串都以第一导电部分7a作为漏极区侧端部并且以第二导电部分7b作为源极区侧端部。 [0044] 同时，偶数编号的鳍片型堆叠结构9-2和9-4中的存储器串NANDa、NANDb和NANDc共同连接到第一导电部分7a。每个存储器串都以第一导电部分7a作为源极区侧端部并且以第二导电部分7b作为漏极区侧端部。 [0045] 注意，奇数编号的鳍片型堆叠结构9-1和9-3中的存储器串NANDa、NANDb和NANDc的源极区与第二导电部分7b电隔离。类似地，偶数编号的鳍片型堆叠结构9-2和9-4中的存储器串NANDa、NANDb和NANDc的源极区与第一导电部分7a电隔离。 [0046] 存储器串NANDa、NANDb和NANDc中的每一个都包括在Y轴方向上串联连接的多个存储器基元MC、布置在存储器基元MC的源极侧的源极侧选择栅极晶体管S2、布置在存储器基元MC的漏极侧的漏极侧选择栅极晶体管S1、以及布置在漏极侧选择栅极晶体管S1或者源极侧选择栅极晶体管S2与第一导电部分7a或第二导电部分7b之间的辅助栅极晶体管AGT。 [0047] 此外，该非易失性半导体存储器器件包括多条字线WL和选择栅极线SGL1和SGL2，它们布置成与鳍片型堆叠结构9-1到9-4交叉。存储器基元MC形成在字线WL与鳍片型堆叠结构9-1到9-4之间的交叉部分中。此外，在选择栅极线SGL1或SGL2与鳍片型堆叠结构9-1到9-4的交叉部分中，形成漏极侧选择栅极晶体管S1与源极侧选择栅极晶体管S2。 [0048] 具体地，该实施例中的字线WL1-WL4分别具有梳-刃形状，并且在作为纵向方向的Z轴方向上延伸的该梳-刃部分分别被构造成进入鳍片型堆叠结构9-1到9-4之间的间隙中。每条字线WL的梳-刃部分形成为隔着图1A中未示出的存储器膜(隧穿绝缘膜、存储器膜、或者阻挡绝缘膜)与鳍片型堆叠结构9-1到9-4中的任何一个接触。 [0049] 上述的第一导电部分7a和第二导电部分7b用作将存储器串连接到位线BL的导电部分。参考图1A，第一和第二导电部分7a和7b各自具有分别经由接触栓BC1-BC3连接到位线BL1-BL3的台阶形端部。 [0050] 此外，鳍片型堆叠结构9-1到9-4中的每一个都在其一端连接到源极线接触SC并且经由源极线接触SC连接到源极线SL。在偶数编号的鳍片型堆叠结构9-2和9-4中，源极线接触SC连接到第一导电部分7a侧的端部。在奇数编号的鳍片型堆叠结构9-1和9-3中，源极线接触SC连接到第二导电部分7b侧的端部。 [0051] 此外，在第一实施例的非易失性半导体器件中，鳍片型堆叠结构9-1到9-4中的存储器串NANDa到NANDc中的每一个都包括形成在其中的辅助栅极晶体管AGT。辅助栅极晶体管AGT是选择性地将鳍片型堆叠结构9-1到9-4中的任何一个连接到第一导电部分7a或第二导电部分7b的晶体管。 [0052] 辅助栅极晶体管AGT包括用作它们的栅极电极的相应辅助栅极电极AG1-AG4。辅助栅极电极AG1-AG4分别经由接触栓AC1-AC4连接到辅助栅极线AGL1-AGL4。 [0053] 参考图2，在偶数编号的鳍片型堆叠结构9-2和9-4中，接触栓AC2和AC4在第二导电部分7b侧的端部处连接到相应的鳍片型堆叠结构9-2和9-4，并且在奇数编号的鳍片型堆叠结构9-1和9-3中，接触栓AC1和AC3在第一导电部分7a侧的端部处连接到相应的鳍片型堆叠结构9-1和9-3。 [0054] 接下来参考图4，将描述每个存储器基元MC的具体结构。 [0055] 每个存储器基元MC都包括用作该存储器基元MC的主体部分(沟道部分)的半导体层3a、3b和3c以及布置在半导体层3a、3b和3c的X轴方向侧表面上的栅极堆叠结构。该栅极堆叠结构包括第一绝缘层6a、电荷积聚层6b、第二绝缘层6c以及电极层6。 [0056] 第一绝缘层6a用作存储器基元MC的隧穿绝缘膜。电荷积聚层6b是包括例如氮化硅膜(SiN)的膜。电荷积聚层6b具有积聚电荷并且基于所积聚的电荷的量保持数据的功能。然后，第二绝缘层6c形成于电荷积聚层6b与电极层6d之间并且用作存储器基元MC的阻挡绝缘膜。电极层6d用作控制栅极(控制电极)以及存储器基元MC的字线WL。用作字线WL的电极层6d在X-Z面上具有梳-刃形状并且形成为使得该梳-刃部分进入鳍片型堆叠结构9-1到9-4之间的空间中，如上所述。电极层6d也分别用作漏极侧选择栅极晶体管和源极侧选择栅极晶体管的选择栅极电极SGL1和SGL2。然而，注意，漏极侧选择栅极晶体管和源极侧选择栅极晶体管可以具有与存储器基元MC不同的结构。例如，选择栅极晶体管可以具有MIS(金属/绝缘体/半导体)结构，该结构仅具有一个绝缘层和电极层6d。 [0057] 像存储器基元MC一样，每个辅助栅极晶体管AGT也具有半导体层3a、3b和3c以及布置在半导体层3a、3b和3c的Z轴方向侧表面上的栅极堆叠结构。该栅极堆叠结构包括第一绝缘层6a、电荷积聚层6b、第二绝缘层6c以及电极层6d。第一绝缘层6a用作栅极绝缘膜。电极层6d用作辅助栅极电极AG1到AG4之一。然而，注意，每个辅助栅极晶体管AGT都可以具有与存储器基元MC不同的结构。例如，每个辅助栅极晶体管AGT都可以具有MIS结构，该结构仅具有栅极绝缘层和栅极绝缘层上的辅助栅极电极。 [0058] 辅助栅极电极AG1-AG4彼此电独立。并且辅助栅极电极AG1-AG4分别经由接触栓AC1-AC4连接到辅助栅极线AGL1-AGL4。辅助栅极电极AG1-AG4彼此电独立是因为，如上所述，辅助栅极晶体管AG1-AG4需要具有选择鳍片型堆叠结构9-1到9-4之一的功能。 [0059] 注意，在形成了辅助栅极晶体管AGT的鳍片型堆叠结构9-1到9-4中的半导体层3a、3b和3c的区域中设有杂质区(例如，n型扩散层)8。n型扩散层8用作每个辅助栅极晶体管AGT的源极区和漏极区。注意，杂质区8也设于第一导电部分7a和第二导电部分7b中的半导体层(3a、3b和3c)中。 [0060] 注意，在图1A-图5的例子中，电极层6d形成为覆盖鳍片型堆叠结构9-1到9-4的两个侧面，并且由此存储器基元MC1-MC4、漏极侧选择晶体管S1、源极侧选择晶体管S2以及辅助栅极晶体管AGT1-AGT4具有所谓的双栅结构。然而，该栅极结构不限于图中所示的那些，并且该栅极结构可以包括例如单栅结构，在单栅结构中电极层6d仅形成在鳍片型堆叠结构9-1到9-4的一个侧表面上。 [0061] 此外，在图1A-图5的例子中，在成组的存储器基元MC1-MC4、漏极侧选择栅极晶体管S1、源极侧选择栅极晶体管S2、以及辅助栅极晶体管AGT1-AGT4之间，第一绝缘层6a、电荷积聚层6b、第二绝缘层6c、以及电极层6d均在Y轴方向上被分割。然而，第一绝缘层6a、电荷积聚层6b以及第二绝缘层6c可以在成组的存储器基元MC1-MC4、漏极侧选择栅极晶体管S1、源极侧选择栅极晶体管S2、以及辅助栅极晶体管AGT1-AGT4之间是整体的(连续的)。电极层6d需要在成组的存储器基元MC1-MC4、漏极侧选择栅极晶体管S1、源极侧选择栅极晶体管S2、以及辅助栅极晶体管AGT1-AGT4之间被电分割。 [0062] 同时，在奇数编号的鳍片型堆叠结构9-1和9-3中，辅助栅极晶体管AGT1-AGT4布置在第一导电部分7a侧的端部上，并且在偶数编号的鳍片型堆叠结构9-2-9-4中，辅助栅极晶体管AGT1-AGT4布置在第二导电部分7b侧的端部上。具体地，当作为整个存储器基元阵列来看时，在鳍片型堆叠结构9-1到9-4的第一导电部分7a侧的端部处，辅助栅极晶体管AGT在X轴方向上布置在鳍片型堆叠结构9-1到9-4中每隔一个上。类似地，在鳍片型堆叠结构9-1到9-4的第二导电部分7b侧的端部处，辅助栅极晶体管AGT在X轴方向上布置在鳍片型堆叠结构9-1到9-4中每隔一个上。根据该结构，在鳍片型堆叠结构9-1到9-4的X轴方向上的节距(或距离)可以减小以有助于进一步的高集成度。 [0063] 此外，存储器串NANDa、NANDb和NANDc的源极区包括半导体层3a、3b和3c中的杂质区(例如，n型扩散层)9。作为源极区的杂质区9经由接触栓SC连接到源极线SL。 [0064] 此处，存储器串NANDa、NANDb和NANDc的源极区布置于在X轴方向上连接辅助栅极电极AG1-AG4的线的存储器基元MC1-MC4侧。这是为了在图案化辅助栅极电极AG1-AG4时减少由于未对准导致的对源极区9的损坏。 [0065] [材料实例] [0066] 对于图1A-图5中所示的非易失性半导体存储器器件的元件的材料，可以根据半导体存储器的代适当地选择最佳材料。 [0068] 层间电介质膜4a和4b包括例如二氧化硅(SiO2)。层间电介质膜5可以单独包括例如二氧化硅(SiO2)或氮化硅(SiNx)，或者可以包括它们的堆叠结构。 [0069] 存储器串NANDa、NANDb和NANDc包括具有SONOS(硅/氧化物/氮化物/氧化物/硅)结构的存储器基元。 [0070] 第一绝缘层6a可以是二氧化硅(SiO2)、电荷积聚层6b可以是Si3N4，第二绝缘层6c可以是Al2O3，并且控制栅极电极6d可以是NiSi。 [0071] 第一绝缘层6a可以包括氮氧化硅、二氧化硅和氮化硅的堆叠结构等。此外，第一绝缘层6a可以包括硅纳米颗粒、金属离子等。 [0072] 电荷积聚层6b可以包括富硅SiN、SixNy(其中硅和氮的成分比x和y是任意的)、氮氧化硅(SiON)、氧化铝(Al2O3)、氮氧化铝(AlON)、二氧化铪(HfO2)、铝酸铪(HfAlO3)、氮氧化铪(HfON)、氮化铝酸铪(HfAlON)、硅酸铪(HfSiO)、氮化硅酸铪(HfSiON)、氧化镧(La2O3)、以及铝酸镧(LaAlO3)中的至少一种。 [0073] 电荷积聚层6b可以包括硅纳米颗粒、金属离子等。此外，电荷积聚层6b可以包括其中添加了杂质的诸如多晶硅或金属等的电导体。 [0074] 第二绝缘层6c可以包括二氧化硅(SiO2)、氮氧化硅(SiON)、氧化铝(Al2O3)、氮氧化铝(AlON)、二氧化铪(HfO2)、铝酸铪(HfAlO3)、氮氧化铪(HfON)、氮化铝酸铪(HfAlON)、硅酸铪(HfSiO)、氮化硅酸铪(HfSiON)、氧化镧(La2O3)、以及铝酸镧(LaAlO3)和硅酸镧铝(LaAlSiO)中的至少一种。 [0075] 电极层6d可以包括：诸如氮化钽(TaN)、碳化钽(TaC)或者氮化钛(TiN)的金属化合物，诸如镍(Ni)、钒(V)、铬(Cr)、锰(Mn)、钇(Y)、钼(Mo)、钌(Ru)、铑(Rh)、铪(Hf)、钽(Ta)、钨(W)、铱(Ir)、钴(Co)、钛(Ti)、铒(Er)、铂(Pt)、钯(Pd)、锆(Zr)、钆(Gd)、镝(Dy)、钬(Ho)、或铒(Er)的显示出金属导电属性的金属元素及其硅化物。 [0076] 此外，杂质区8和9中包含的杂质可以包括n型半导体杂质、p型半导体杂质以及它们的组合，n型半导体杂质包括诸如砷(As)和磷(P)的五价元素，p型半导体杂质包括诸如硼(B)和铟(In)的三价元素。 [0077] 接触栓BC1、BC2和BC3、AC1-AC4、和SC，位线BL1、BL2、和BL3，辅助栅极线AGL1-AGL4，以及源极线SL可以包括诸如钨(W)、铜(Cu)和铝(Al)的金属材料。 [0078] 此外，接触栓BC1、BC2、和BC3、AC1-AC4和SC，位线BL1、BL2和BL3，辅助栅极线AGL1-AGL4、以及源极线SL可以全部包含相同的材料或者根据所需电阻率包含不同的材料。然而，注意，位线BL1-BL3和辅助栅极线AGL1-AGL4优选包括相同的材料，这是因为他们可以在同一布线层中形成。 [0079] [操作] [0080] 接下来，将描述第一实施例的非易失性半导体存储器器件的操作(写操作、擦除操作和读操作)。 [0081] (写操作) [0082] 将描述写操作的例子。此处，给出如下例子的描述：在该例子中，鳍片型堆叠结构9-1中的存储器串NANDa、NANDb和NANDc同时被选择并且进行写操作。 [0083] 首先，在位线BL1、BL2和BL3以及源极线SL的电势被设定为地电位(0V)的情况下，向所有字线WL1-WL4施加第一正偏置(例如，约6-8V)。由此，在意图用于存储器串NANDa、NANDb和NANDc的沟道的半导体层3a、3b和3c中形成n型积聚区。 [0084] 此外，将辅助栅极线AGL1的电势设定为例如“H”，以便使第一鳍片型堆叠结构9-1中的辅助栅极晶体管AGT1导电(导通)。注意，其它辅助栅极线AGL2-AGL4的电势保持在例如“L”，并且由此使得鳍片型堆叠结构9-2到9-4中的辅助栅极晶体管AGT2-AGT4不导电(关断)。 [0085] 此处“H”的意思是用于使晶体管导通的电势，“L”的意思是用于关断晶体管的电势。在下文的讨论中，这也适用。 [0086] 然后，例如向待写的选择的存储器基元的字线WL-选择施加第二正偏置V2(例如，约20V)，第二正偏置V2高于第一正偏置。此外，根据待写入的数据将位线BL1、BL2和BL3的电压设定为电源电压Vdd或者地电位。 [0087] 在鳍片型堆叠结构9-2到9-4中的存储器串NANDa、NANDb和NANDc中，辅助栅极晶体管AGT2-AGT4处于不导电状态，并且因此第二正偏置V2的施加将仍允许存储器串NANDa、NANDb和NANDc的沟道电势通过电容耦合而增加。由此，在控制栅极电极(或电荷积聚层)与沟道之间未施加写入所需的足够大的电压，由此禁止写入。 [0088] 与此同时，在鳍片型堆叠结构9-1的存储器串NANDa、NANDb和NANDc中，辅助栅极晶体管AGT1处于导电状态(导通)，并且由此取决于待写入数据的电势被转移到半导体层3a、3b和3c。如果例如写入数据是“0”，则将沟道设定为预定正电势。在该条件下，在选择的存储器基元MC的控制栅极电极上第二正偏置V2的施加，将通过电容耦合增加沟道电势，由此使得漏极侧选择栅极晶体管S1处于切断状态。由此，在被传递了根据写入数据“0”的电势的存储器串中，沟道电势通过由第二正偏置V2的施加引起的电容性耦合而增加。具体地，在控制栅极电极(或电荷积聚层)与沟道之间未施加写入所需的足够大的电压，由此未向电荷积聚层中注入电子。具体地，写入被禁止(“0”-编程)。 [0089] 相反，如果例如写入数据是“1”，则沟道处于地电位(0V)。在该条件下，在选择的存储器基元的控制栅极电极上第二正偏置V2的施加，将不会使漏极侧选择栅极晶体管S1处于切断状态。因此，在被传递了与写入数据“1”对应的电势的存储器串中，在控制栅极电极(或者电荷积聚层)与沟道之间产生了写入所需的足够大的电压，由此向电荷积聚层中注入电子。具体地，写入被执行(“1”-编程)。 [0090] (擦除操作) [0091] 接下来，将描述擦除操作的例子。 [0092] 可以同时对一个或多个选择的鳍片型堆叠结构9-i中的存储器串NANDa、NANDb和NANDc进行擦除操作。 [0093] 首先，向位线BL1、BL2和BL3以及源极线SL施加地电位(0V)，并且向选择栅极线SGL1和SGL2以及字线WL1-WL4施加第一负偏置V1'。然后，在作为存储器串NANDa、NANDb和NANDc的沟道的半导体层3a、3b和3c中形成p型积聚区。 [0094] 此外，将与待擦除的一个或多个鳍片型堆叠结构对应的辅助栅极线的电势设定为例如“H”，由此使得对应的辅助栅极晶体管AGT导电(导通)。然后，向所有字线WL1-WL4施加高于第一负偏置V1'的第二负偏置V2'。 [0095] 结果，在控制栅极电极(或电荷积聚层)与沟道之间产生擦除所需的足够大的电压，由此将电荷积聚层中的电子释放到沟道中。由此进行了擦除。 [0096] (读取操作) [0097] 接下来，将描述读取操作此处，给出如下例子的描述：在该例子中，同时对鳍片型堆叠结构9-1中的存储器串NANDa、NANDb和NANDc进行读取操作。 [0098] 首先，将位线BL1、BL2和BL3连接到未示出的感测放大器电路，并且向源极线SL施加地电势(0V)。此外，将辅助栅极线AGL1的电势设定为例如“H”，以使鳍片型堆叠结构9-1中的辅助栅极晶体管AGT1导电(导通)。注意，其它辅助栅极线AGL2-AGL4的电势保持在例如“L”，由此使得鳍片型堆叠结构9-2到9-4中的辅助栅极晶体管AGT2-AGT4不导电(关断)。 [0099] 此外，向选择栅极线SGL1和SGL2以及字线WL1-WL4施加第一正偏置Vread。第一正偏置Vread应当是无论存储器基元MC中保持的数据如何都使得存储器基元MC导电的值。 [0100] 然后，对于存储器串NANDa、NANDb和NANDc，在从源极区侧存储器基元MC1到漏极区侧存储器基元MC4的方向上顺序读取数据。 [0101] 在待读取的选择的存储器基元MC中，向控制栅极电极施加用于读取的第二正偏置Vr，该第二正偏置低于该第一正偏置Vread。第二正偏置Vr例如是多个阈值电压分布的中间电压。 [0102] 根据存储在选择的存储器基元中的数据的值，确定选择的存储器基元的导电或不导电状态。可以使用感测放大器电路来检测位线BL1、BL2和BL3的电势变化、或者流过位线BL1、BL2和BL3的电流变化等，以进行读取。 [0103] [制造方法] [0104] 接下来参考图6-图8，将描述制造图1A-图5中所示的非易失性半导体存储器器件的存储器基元阵列部分的方法。 [0105] 首先，参考图6，在半导体衬底1上，形成器件分离绝缘层1a，然后以图6中所示的顺序沉积层间电介质膜2、4a、4b和5以及半导体层3a-3c。然后，使用光刻和蚀刻技术来处理层间电介质膜2、4a、4b和5以及半导体层3a-3c，从而形成上述的鳍片型堆叠结构9-1到9-4、第一导电部分7a、第二导电部分7b以及台阶部分10。注意，台阶部分10可以通过逐渐回蚀未示出的抗蚀剂形成。 [0106] 现在参考图7，第一绝缘层6a、电荷积聚层6b、第二绝缘层6c以及电极层6作为栅极堆叠结构依次沉积在包括鳍片型堆叠结构9-1到9-4的表面在内的整个表面上，然后使用光刻和蚀刻技术来处理第一绝缘层6a、电荷积聚层6b、第二绝缘层6c以及电极层6以形成字线WL1-WL4、选择栅极线SGL1-SGL2以及辅助栅极电极AG。 [0107] 接下来，再次使用光刻和蚀刻技术来蚀刻图8中所示的辅助栅极电极AG，由此使得鳍片型堆叠结构9-1到9-4中的辅助栅极电极AG1-AG4彼此电独立。然后，尽管在图中未示出，但是在图8中的结构上沉积层间电介质膜，然后穿过该层间电介质膜形成大量孔以形成到达台阶部分10中的半导体层3a-3c的接触栓BC1-BC3。类似地，接触栓AC1-AC4形成在辅助栅极电极AG1-AG4上，并且接触栓SC形成在源极区上。 [0108] 然后，在接触栓BC1、BC2和BC3上形成位线BL1、BL2和BL3，在接触栓AC1-AC4上形成辅助栅极线AGL1-AGL4，并且此外，在接触栓SC上形成源极线SL。根据上述步骤，完成图1A-图5中的结构。 [0109] 同时，在图1A-图5中，为了便于图示，诸如字线WL的栅极堆叠结构被显示为具有矩形形状，在该矩形形状中线宽度在垂直方向上是一致的(图1A)。此外，鳍片型堆叠结构9-1到9-4被显示为具有矩形形状，该矩形形状具有与半导体衬底1的表面垂直的壁表面(见图4)。然而，在实际器件中，如图9中所示，栅极堆叠结构经常具有例如正向锥形形状(在一些制造方法中反向锥形形状)，在该正向锥形形状中线宽度在Y-Z面内从上到下层增加。此外，参考图10，当使用一般半导体工艺时，鳍片型堆叠结构9-1到9-4也具有以下的正向锥形形状：在该正向锥形形状中，它们的宽度在X-Z面内从上层向下层增加。 [0110] 这样，如果栅极堆叠结构，尤其是字线WL，具有正向锥形形状并且鳍片型堆叠结构9-1到9-4也具有正向锥形形状，则在上层存储器串NANDc(半导体层3c)中，字线WL具有小的宽度并且半导体层3c具有小的宽度，由此栅极长度小并且沟道部分具有小宽度(有源区宽度)。与此同时，在下层存储器串NANDa(半导体层3a)中，字线WL具有大的宽度并且半导体层 3a具有大的宽度，由此栅极长度大并且沟道部分具有大的宽度(有源区宽度)。堆叠方向上栅极长度和有源区宽度的差异可能引起堆叠方向上存储器基元的不同特性(包括短沟道效应)。 [0111] 因此，在该实施例中，参考图11A，这样制造半导体层3a-3c，即，鳍片型堆叠结构9-1到9-4中半导体层3a-3c中的存储器基元中的沟道杂质浓度从上层向下层减小(沟道杂质浓度在上半导体层中较高)。具体地，如果半导体层3a-3c包括p型半导体，则半导体层3a-3c中沟道部分中的p型杂质具有满足如下关系的杂质浓度Dcc、Dcb和Dca：Dcc>Dcb>Dca。 [0112] 在上部半导体层3c中，栅极长度小并且有源区宽度小，由此存储器基元比下半导体层3a中的那些存储器基元更有可能遭遇短沟道效应(如果其它特性相同)。然而，该实施例提供了如上所述的满足Dcc>Dcb>Dca的杂质浓度Dcc、Dcb和Dca。因此，在上半导体层3c中，存储器基元MC的阈值电压Vth增加，由此减小了上半导体层3c中产生的短沟道效应。因此，根据第一实施例中的构造，无论由如上所述的锥形形状引起的栅极长度和有源区宽度的差异如何，存储器基元的特性都有可能在堆叠方向上统一。 [0113] 注意在沟道部分中具有不同杂质浓度的半导体层3a、3b和3c可以以如下方式形成。例如，参考图11B，可以通过顺序沉积半导体层3a、3b和3c以及在每一层的沉积期间从每一层的表面上方进行离子注入来形成半导体层3a、3b和3c。然后，可以改变离子注入的量以形成如上所述的具有不同杂质浓度的半导体层3a、3b和3c。 [0114] 或者，参考图11C，在形成鳍片型堆叠结构9-1到9-4之后，可以以一角度向鳍片型堆叠结构9-1到9-4的侧表面中注入离子，以注入杂质。在有角度的离子注入中，较多的离子注入到鳍片型堆叠结构9-1到9-4上方的半导体层3c中，较少的离子注入到该堆叠结构下方的半导体层3a中。由此，半导体层3a-3c可以具有不同的杂质浓度。 [0115] [第二实施例] [0116] 接下来参考图12描述根据第二实施例的非易失性半导体存储器器件。第二实施例中的非易失性半导体存储器器件具有与第一实施例(图1A-图5)中的器件的构造相似的示意性构造。 [0117] 图12是沿着根据第二实施例的非易失性半导体存储器器件的Y轴方向的横截面视图。在第二实施例中非易失性半导体存储器器件中，像在第一实施例中一样，栅极堆叠结构——尤其是字线WL——具有正向锥形形状，并且鳍片型堆叠结构9-1到9-4也具有正向锥形形状。因此，在上层存储器串NANDc(半导体层3c)中，字线WL具有小的宽度并且半导体层3c具有小的宽度，由此栅极长度小并且沟道部分具有小的宽度(有源区宽度)。与此同时，在下层存储器串NANDa中，字线WL具有大的宽度并且半导体层3a具有大的宽度，由此栅极长度小并且沟道部分具有大的宽度(有源区宽度)。 [0118] 因此，在该实施例中，参考图12，鳍片型堆叠结构9-1到9-4中的半导体层3a-3c被构造成使得半导体层3a-3c中存储器基元的源极/漏极中的杂质浓度从上层向下层增加。具体地，如果半导体层3a-3c包括p型半导体，则半导体层3a-3c中存储器基元的源极/漏极的n型杂质(例如磷(P))具有满足如下关系的杂质浓度Dsdc、Dsdb和Dsda：Dsdc [0119] 在上半导体层3c中，栅极长度小并且有源区小，由此存储器基元比下半导体层3a中的那些存储器基元更有可能遭遇短沟道效应。然而，在该实施例中，源极/漏极具有如上所述的满足Dsdc [0120] [第三实施例] [0121] 接下来参考图13描述根据第三实施例的非易失性半导体存储器器件。第三实施例中的非易失性半导体存储器器件具有与第一实施例(图1A-图5)中的器件的构造相似的示意性构造。 [0122] 图13是沿着根据第三实施例的非易失性半导体存储器器件的Y轴方向的横截面视图。在根据第三实施例的非易失性半导体存储器器件中，像在第一实施例中一样，栅极堆叠结构——尤其是字线WL——具有正向锥形形状，并且鳍片型堆叠结构9-1到9-4也具有正向锥形形状。 [0123] 在根据第三实施例的非易失性半导体存储器器件中，半导体层3a-3c被构造成使得半导体层3a-3c的堆叠方向(Z方向)上的膜厚度T从下层向着上层增加(堆叠方向上的膜厚度T在上半导体层中较大)。具体地，半导体层3a-3c在Z方向上具有满足如下关系的膜厚度Ta-Tc：Tc>Tb>Ta。 [0124] 此外，在第三实施例中，半导体层3a-3c形成为使得半导体层3a-3c中存储器基元中的沟道杂质浓度从上层向下层减小。具体地，如果半导体层3a-3c包括p型半导体，则半导体层3a-3c中沟道部分中的p型杂质具有满足如下关系的杂质浓度Dcc、Dcb和Dca：Dcc>Dcb>Dca。 [0125] 参考图14，考虑到半导体层3a-3c具有满足Tc>Tb>Ta的膜厚度Ta到Tc，并且当将p型杂质倾斜离子注入到鳍片型堆叠结构9-1到9-4中时，较多的杂质被注入到上半导体层3c中，相反地，较少的杂质被注入到下半导体层3a中。因此，提供了如上所述的关系Dcc>Dcb>Dca。 [0126] 在上半导体层3c中，栅极长度小并且有源区宽度小，由此存储器基元比下半导体层3a中的那些存储器基元更有可能遭遇短沟道效应。然而，在该实施例中，沟道具有如上所述的满足Dcc>Dcb>Dca的杂质浓度Dcc、Dcb和Dca。因此，在上半导体层3c中，存储器基元MC的阈值电压Vth增加，由此减小了上半导体层3c中产生的短沟道效应。因此，根据第三实施例的构造，可以在堆叠方向上统一存储器基元的特性。 [0127] [第四实施例] [0128] 接下来参考图15描述根据第四实施例的非易失性半导体存储器器件。第四实施例中的非易失性半导体存储器器件具有与第一实施例(图1A-图5)中的器件的构造相似的示意性构造。 [0129] 图15是沿着根据第四实施例的非易失性半导体存储器器件的Y轴方向的横截面视图。在根据第四实施例的非易失性半导体存储器器件中，像在第一实施例中一样，栅极堆叠结构——尤其是字线WL——具有正向锥形形状，并且鳍片型堆叠结构9-1到9-4也具有正向锥形形状。因此，在上层存储器串NANDc中，字线WL具有小的宽度并且半导体层3c具有小的宽度，由此栅极长度小并且沟道部分具有小的宽度(有源区宽度)。与此同时，在下层存储器串NANDa中，字线WL具有大的宽度并且半导体层3a具有大的宽度，由此栅极长度大并且沟道部分具有大的宽度(有源区宽度)。 [0130] 因此，在第四实施例的非易失性半导体存储器器件中，半导体层3a-3c被构造成使得半导体层3a-3c的堆叠方向(Z方向)上的膜厚度T从上层向下层增加。具体地，半导体层3a-3c在Z方向上具有满足如下关系的膜厚度Ta-Tc：Tc [0131] 此外，在第四实施例中，半导体层3a-3c被构造成使得半导体层3a-3c中存储器基元中的源极/漏极杂质浓度从上层向下层增加。具体地，如果半导体层3a-3c包括p型半导体，则半导体层3a-3c中存储器基元的源极/漏极中的n型杂质具有满足如下关系的杂质浓度Dsdc、Dsdb和Dsda：Dsdc [0132] 参考图16，考虑到半导体层3a-3c具有满足Tc [0133] 在上半导体层3c中，栅极长度小并且有源区宽度小，由此存储器基元比下半导体层3a中的那些存储器基元更有可能遭遇短沟道效应。然而，在该实施例中，半导体层3a-3c的源极/漏极具有如上所述的满足Dsdc [0134] [第五实施例] [0135] 接下来参考图17-图19描述根据第五实施例的非易失性半导体存储器器件。第五实施例中的非易失性半导体存储器器件具有与第一实施例(图1A-图5)中的器件的构造相似的示意性构造。图17是沿着根据第五实施例的非易失性半导体存储器器件的Y轴方向的横截面视图。图18是沿着根据第五实施例的非易失性半导体存储器器件的X轴方向的横截面视图。 [0136] 在根据第五实施例的非易失性半导体存储器器件中，不像在上述的第一到第五实施例中的那些，栅极堆叠结构——尤其是字线WL——具有反向锥形形状(见图17)。同时，参考图18，鳍片型堆叠结构9-1到9-4具有与第一到第四实施例中的那些相似的正向锥形形状。 [0137] 因此，在上层存储器串NANDc中，字线WL具有大的宽度并且因此栅极长度大，而半导体层3c具有小的宽度并且由此沟道部分具有小的宽度(有源区宽度)。同时，在下层存储器串NANDa中，字线WL具有小的宽度并且由此栅极长度小，而沟道部分具有大的宽度(有源区宽度)。因此，当使得存储器基元导电时，流过上层存储器串NANDc的基元电流Icell小于流过下层存储器串NANDa的基元电流。如果基元电流Icell发生大的差异，则从存储器基元进行的读取操作可能遇到误读等问题。此外，下层存储器串NANDa更有可能遇到短沟道效应。 [0138] 因此，在该实施例中，参考图19，半导体层3a-3c被构造成使得半导体层3a-3c的堆叠方向(Z方向)上的膜厚度从下层向上层增加。具体地，半导体层3a-3c在Z方向上具有满足如下关系的膜厚度Ta-Tc：Tc>Tb>Ta。 [0139] 由于满足Tc>Tb>Tc的上述膜厚度关系，在堆叠方向上基元电流Icell可以在存储器串3a-3c之间保持不变。此外，可以减少下层存储器串NANDa中的短沟道效应。 [0140] [第六实施例] [0141] 接下来参考图20描述根据第六实施例的非易失性半导体存储器器件。第六实施例中的非易失性半导体存储器器件具有与第一实施例(图1A-图5)中的器件的构造相似的示意性构造。图20是沿着根据第六实施例的非易失性半导体存储器器件的Y轴方向的横截面视图。 [0142] 在根据第六实施例的非易失性半导体存储器器件中，像在第五实施例中一样，栅极堆叠结构——尤其是字线WL——具有反向锥形形状，而鳍片型堆叠结构9-1到9-4具有正向锥形形状。因此，在上层存储器串NANDc中，栅极长度大，而沟道部分具有小的宽度(有源区宽度)。同时，在下层存储器串NANDa中，栅极长度小，而沟道部分具有大的宽度(有源区宽度)。 [0143] 于是，在第六实施例中，参考图20，半导体层3a-3c被构造成使得半导体层3a-3c中存储器基元中的沟道杂质浓度Dc从上层向下层增加。具体地，如果半导体层3a-3c包括p型半导体，则半导体层3a-3c中沟道部分中的p型杂质(例如磷(P))具有满足如下关系的杂质浓度Dcc、Dcb和Dca：Dcc [0144] 在上半导体层3c中，栅极长度大而有源区宽度小，由此基元电流Icell趋向于比下半导体层3a中的基元电流小。然而，该实施例提供了如上所述的满足Dcc [0145] [第七实施例] [0146] 接下来参考图21描述根据第七实施例的非易失性半导体存储器器件。第七实施例中的非易失性半导体存储器器件具有与第一实施例(图1A-图5)中的器件的构造相似的示意性构造。图21是沿着根据第七实施例的非易失性半导体存储器器件的Y轴方向的横截面视图。 [0147] 在根据第七实施例的非易失性半导体存储器器件中，像在第五实施例中一样，栅极堆叠结构——尤其是字线WL——具有反向锥形形状，而鳍片型堆叠结构9-1到9-4具有正向锥形形状。 [0148] 在第七实施例中，参考图21，半导体层3a-3c被构造成使得半导体层3a-3c中存储器基元中源极/漏极中的杂质浓度Dsd从上层向着下层减小(在上半导体层中Dsd较高)。具体地，如果半导体层3a-3c包括p型半导体，则半导体层3a-3c中存储器基元的源极/漏极的n型杂质(例如磷(P))具有满足如下关系的杂质浓度Dsdc、Dsdb和Dsda：Dsdc>Dsdb>Dsda。因此，像在第六实施例中一样，在堆叠方向上基元电流Icell可以统一。此外，在堆叠方向上短沟道效应也可以统一。 [0149] [第八实施例] [0150] 接下来参考图22描述根据第八实施例的非易失性半导体存储器器件。第八实施例中的非易失性半导体存储器器件具有与第一实施例(图1A-图5)中的器件的构造相似的示意性构造。图22是沿着根据第八实施例的非易失性半导体存储器器件的Y轴方向的横截面视图。 [0151] 在根据第八实施例的非易失性半导体存储器器件中，像在第五实施例中一样，栅极堆叠结构——尤其是字线WL——具有反向锥形形状，而鳍片型堆叠结构9-1到9-4具有正向锥形形状。 [0152] 在第八实施例的非易失性半导体存储器器件中，半导体层3a-3c被构造成使得半导体层3a-3c的堆叠方向(Z方向)上的膜厚度T从下层向上层增加。具体地，半导体层3a-3c在Z方向上具有满足如下关系的膜厚度Ta-Tc：Tc>Tb>Ta。 [0153] 此外，在第八实施例中，半导体层3a-3c被构造成使得半导体层3a-3c中存储器基元中的源极/漏极中杂质浓度Dsd从上层向下层减小。具体地，如果半导体层3a-3c包括p型半导体，则半导体层3a-3c中存储器基元的源极/漏极中的n型杂质具有满足如下关系的杂质浓度Dsdc、Dsdb和Dsda：Dsdc>Dsdb>Dsda。 [0154] 参考图23，考虑到半导体层3a-3c具有满足Tc>Tb>Ta的膜厚度Ta-Tc，并且当将n型杂质(例如磷)倾斜离子注入到鳍片型堆叠结构9-1到9-4中以形成存储器基元的源极/漏极时，较多的杂质被注入到上半导体层3c中，相反地，较少的杂质被注入到下半导体层3a中。因此，提供了如上所述的关系Dsdc>Dsdb>Dsda。 [0155] 在上半导体层3c中，栅极长度大而有源区宽度小，由此基元电流Icell趋向于比下部半导体层3a中的基元电流小。然而，在该实施例中，源极/漏极具有如上所述的满足Dsdc>Dsdb>Dsda的杂质浓度Dsdc、Dsdb和Dsda。因此，在堆叠方向上基元电流Icell可以统一。此外，在堆叠方向上短沟道效应也可以统一。 |
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