带有IGBT单元和去饱和沟道结构的半导体器件 |
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| 申请号 | CN201410021649.1 | 申请日 | 2014-01-17 | 公开(公告)号 | CN104485328B | 公开(公告)日 | 2017-09-15 |
| 申请人 | 英飞凌科技股份有限公司; | 发明人 | J.拉文; H-J.舒尔策; | ||||
| 摘要 | 本 发明 涉及带有IGBT单元和去饱和 沟道 结构的 半导体 器件。一种半导体器件包括：包括第二类型掺杂漂移区的IGBT单元；和用于去饱和IGBT单元中的电荷载流子浓度的去饱和半导体结构。该去饱和结构包括：与漂移区形成pn结的第一类型掺杂区域，和在第一类型掺杂区域中并且沿着横向方向在IGBT单元一旁布置的沟槽的两个部分或者两个沟槽。该两个沟槽部分中的每一个或者该两个沟槽中的每一个具有在窄部下面的宽部。该宽部至少沿着横向方向界定第一类型掺杂区域的第一类型掺杂去饱和沟道区域。该窄部至少沿着横向方向界定第一类型掺杂区域的第一类型掺杂 台面 区域。该去饱和沟道区域沿着横向方向具有小于台面区域的宽度，并且邻接台面区域。 | ||||||
| 权利要求 | 1.一种半导体器件，包括： |
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| 说明书全文 | 带有IGBT单元和去饱和沟道结构的半导体器件技术领域[0001] 在这里描述的实施例涉及包括IGBT单元的半导体器件和用于操作和制造这种半导体器件的方法，并且特别地某些实施例涉及带有沟槽IGBT单元的功率半导体器件。 背景技术[0002] 绝缘栅双极晶体管，在下文中被称作IGBT，是一种主要地用作电子开关的三端子半导体器件并且可以组合高的效率和快速的开关。IGBT可以在很多应用例如电器诸如电车、列车、变速电冰箱、空调等中开关电力。 [0004] IGBT能够在打开状态中和在开关期间呈现功率损耗。例如，少数载流子（空穴）重组或者离开器件可以占用时间，从而导致更长的开关时间和更高的开关损耗。增加外部栅电阻以避免开关特性的陡峭的侧翼(flank)能够进一步延迟这个过程。可以通过增加器件中的电子-空穴浓度（等离子体浓度）减小在打开状态中的静态损耗。然而由于上述效应，这导致动态损耗进一步增加，并且在静态和动态损耗之间存在折中。 [0005] 因此，存在对于改进的半导体器件和改进的、涉及半导体器件的操作和制造的方法的需要，其中在不显著地增加静态损耗时开关损耗减小。发明内容 [0006] 根据一个实施例，提供一种半导体器件。该半导体器件包括第一IGBT单元，该第一IGBT单元包括第二类型掺杂漂移区。该半导体器件还包括用于去饱和第一IGBT单元中的电荷载流子浓度的去饱和半导体结构。该去饱和半导体结构包括与漂移区形成pn结的第一类型掺杂区域。该去饱和半导体结构进一步包括布置在第一类型掺杂区域中并且沿着横向方向布置在第一IGBT单元一旁的沟槽的两个部分或者两个沟槽。该两个沟槽部分中的每一个或者该两个沟槽中的每一个具有在窄部下面的宽部。该两个沟槽部分或者该两个沟槽的宽部至少沿着横向方向界定第一类型掺杂区域的第一类型掺杂去饱和沟道区域。该两个沟槽部分或者该两个沟槽的窄部至少沿着横向方向界定第一类型掺杂区域的第一类型掺杂台面区域。沿着横向方向去饱和沟道区域具有小于台面区域的宽度。去饱和沟道区域和台面区域相互邻接。 [0007] 根据另一个实施例，提供一种操作半导体器件的方法。该半导体器件包括第一电极端子、第二电极端子、栅电极端子和第一IGBT单元，该第一IGBT单元包括栅电极、第一电极、第二电极和漂移区域。栅电极连接到栅电极端子，第一电极连接到第一电极端子，并且第二电极连接到第二电极端子。该半导体器件进一步包括去饱和半导体结构，该去饱和半导体结构包括去饱和沟道。去饱和半导体结构的第一部分连接到第一电极端子。去饱和半导体结构的第二部分连接到用于控制去饱和沟道的栅电极端子。该方法包括将带有第一值的栅电压施加到栅电极端子，其中电流在第一电极端子和第二电极端子之间通过第一IGBT单元流动并且其中通过去饱和沟道的电流基本上被阻断。该方法进一步包括将带有第二值的栅电压施加到栅电极端子。第二值的绝对值低于第一值的绝对值。在其中，电流在第一电极端子和第二电极端子之间通过第一IGBT单元流动并且电荷载流子作为去饱和电流从第一IGBT单元的漂移区域通过去饱和半导体结构的去饱和沟道流动到第一电极端子。该方法进一步包括将带有第三值的栅电压施加到栅电极端子。第三值的绝对值低于第一和第二值的分别的绝对值。在其中，在第一电极端子和第二电极端子之间通过第一IGBT单元的电流基本上被阻断。 [0008] 根据进一步的实施例，提供一种形成半导体器件的瓶颈类型沟槽结构的方法。该方法包括在半导体器件的半导体层中形成沟槽。该沟槽具有横向侧和底侧。该方法包括将掺杂剂引入底侧中、加热半导体器件以将掺杂剂扩散到扩散区域中并且选择性地蚀刻扩散区域以形成瓶颈类型沟槽结构。 附图说明[0010] 在图中的构件并不是必要地按照比例的，相反着重于示意本发明的原理。而且，在图中，类似的附图标记标注相应的部分。在图中： [0011] 图1示出包括IGBT单元的半导体器件； [0012] 图2和3示出根据在这里描述的实施例的、包括去饱和沟道结构的半导体器件； [0013] 图4和5示意操作根据在这里描述的实施例的半导体器件的方法； [0014] 图6示出根据在这里描述的实施例的、包括去饱和沟道结构的半导体器件； [0015] 图7到12示出根据在这里描述的实施例的半导体器件的布局的顶视图； [0016] 图13到18示意根据在这里描述的实施例的半导体器件的瓶颈类型沟槽结构的制造方法。 具体实施方式[0017] 现在将详细地参考各个实施例，其一个或者多个实例在每一幅图中示意。每一个实例是通过解释提供的而非旨在作为限制。例如，作为一个实施例的一个部分示意或者描述的特征能够用在其它实施例上或者与其它实施例相结合地使用以给出更进一步的实施例。本公开旨在包括这种修改和改变。 [0018] 因为实施例的构件能够以多个不同的定向定位，所以方向术语被用于示意的意图而绝非限制。应该理解在不偏离本发明的范围的情况下，可以利用其它实施例并且可以作出结构或者逻辑改变。因此，不应该在限制性的意义上理解以下详细说明，并且本发明的范围由所附权利要求限定。使用特定语言描述了实施例，这不应该被理解为限制所附权利要求的范围。实施例能够被组合，除非另有指出。附图可能不是必要地按照比例绘制的。 [0019] 为了便于理解，不带任何限制地，经常利用具体的掺杂类型描述IGBT结构，例如，n-p-n-p结构。掺杂能够颠倒过来，即，n型掺杂能够变成p型掺杂并且反之亦然。在提到“第一类型掺杂”和“第二类型掺杂”时，第一类型掺杂可以是p型掺杂或者n型掺杂，并且第二类型掺杂应该被理解为相反的掺杂，即，n型，如果第一类型掺杂是p型，和p型，如果第一类型掺杂是n型。 [0021] 处于第一主表面中的任何方向称为横向方向。垂直于第一主表面的方向称为竖直方向。在图1中，截面示出通过半导体器件的一个片段沿着一个横向方向的剖切。 [0022] 半导体器件1包括p型掺杂半导体层13、n型掺杂半导体层19，半导体层能够是例如外延生长层或者通过浮区Czochalski生长过程形成的层。p型掺杂半导体层的外表面即图1中的下表面12形成半导体块体10的后表面。后表面或者第二主表面12基本平行于第一主表面11。后表面12与漏极或者集电极金属层15接触，漏极或者集电极金属层15继而连接到漏极或者集电极端子16。 [0023] 示出了IGBT单元2。IGBT单元2包括是半导体层13的一个部分的、还被称作集电极区域的p型掺杂漏极区域14。IGBT单元进一步包括是n型掺杂半导体层19的一个部分的n型掺杂区域。在IGBT单元2的n型掺杂区域中形成沟槽结构。该沟槽结构包括两个沟槽24或者单一沟槽的两个部分24。例如，在IGBT单元的条纹几何形状中，可以存在两个分离的沟槽24，而在附图标记24处在截面中所示结构可以是一个沟槽的两个沟槽部分，如果在第一主表面11上的顶视图中这个沟槽具有例如矩形或者可能地多边形、卵形或者圆形布局。沟槽或者沟槽部分24从第一主表面11延伸到半导体层19中，并且具有至少沿着一个横向方向的侧表面和底表面。 [0024] 关于沟槽或者沟槽部分，术语“在下方”或者“更深”应该意味着第一实体相对于第二实体更加靠近沟槽底部，并且反过来，这个第二实体相对于第一实体“在上方”或者“更高”。沟槽或者沟槽部分的底部部分应该意味着邻接底部的部分，并且顶部部分应该意味着邻接第一主表面的部分。 [0025] 沟槽或者沟槽部分24例如利用高掺杂的多晶硅材料或者其它半导体材料填充，从而形成栅电极。这种材料连接到栅电极端子27并且被栅氧化物25从半导体层19并且从在其中形成的p型掺杂本体区域21和n型掺杂源极/发射极区域23绝缘。在条纹几何形状中，沟槽24沿着图1所示横向方向界定本体区域和源极或者发射极区域23。当结构24是单一沟槽的某些部分时，则这些部分还沿着至少一个进一步的横向方向，例如沿着垂直于图面的方向界定本体和源极区域。 [0026] 在图1中，源极区域23和本体区域21连接到源电极端子28。半导体层19的n型掺杂漂移区域20处于本体区域21和漏极区域14之间。源极区域邻接本体区域，该本体区域邻接漂移区域，漂移区域继而邻接漏极区域14，从而形成集成栅双极晶体管的n-p-n-p结构。 [0027] 在这里描述的半导体器件，特别地功率半导体器件，典型地包括很多IGBT单元。在图1中，示例性地示出沿着图1所示横向方向从IGBT单元2横向地布置的一个进一步的IGBT单元3。 [0028] 栅电极26利用施加到栅电极端子27的栅电压控制反型沟道在源极区域23和漂移区域20之间在本体区域21中的形成。如果以高于阈值的值施加栅电压，则反型沟道得以建立，并且该器件处于打开状态中。如果以低于阈值的值施加栅电压，则器件切换到关闭状态中。在开关过程期间，开关损耗能够发生。 [0029] 图2示出根据本发明的一个实施例的半导体器件100。该半导体器件包括IGBT单元2，IGBT单元2可以是如关于图1描述的沟槽IGBT单元。IGBT单元2包括漂移区域20。 [0030] 半导体器件100进一步包括在这里还被称作去饱和单元的去饱和沟道结构4。将关于图2和3描述去饱和沟道结构100的空间结构，并且将关于图4和5描述去饱和沟道结构100的操作。 [0031] 如在图2中所示，去饱和沟道结构4包括与IGBT单元2的漂移区域20形成pn结41的p型掺杂区域40。根据去饱和单元的几何形状，在p型掺杂区域40中形成包括两个沟槽45或者一个沟槽45的两个部分的沟槽结构。该沟槽结构被沿着横向方向A-A布置在IGBT单元2一旁。 [0032] 沟槽或者沟槽部分45每一个具有宽部420和窄部421，其中每一个沟槽或者沟槽部分的宽部布置在每一个沟槽或者沟槽部分的窄部下面。在图2中宽部420是沟槽/沟槽部分45的底部部分并且窄部是其顶部部分。分别的沟槽/沟槽部分45的该两个宽部420至少沿着图2所示横向方向A-A界定或者限定第一类型掺杂区域40的去饱和沟道区域43。分别的沟槽/沟槽部分的该两个窄部421至少沿着图2所示横向方向A-A界定或者限定第一类型掺杂区域40的台面区域44。在图2所示实施例中台面区域44不包括n型掺杂区域。去饱和沟道区域邻接即直接地邻近于第一类型掺杂区域40的台面区域44和外部区域42，外部区域42在沟槽结构外侧延伸。去饱和沟道区域至少沿着横向方向A-A比台面区域44更窄。 [0033] 沟槽/沟槽部分45填充有传导材料，例如，半导体材料诸如高掺杂多晶硅，或者碳材料或者金属诸如铝、铜或者钼，从而形成连接到栅电极端子27并且被氧化物层或者n型掺杂层450从p型掺杂区域40绝缘的多个沟槽电极或者一个沟槽电极。台面区域44连接到源电极端子28。 [0034] 去饱和沟道结构4适于当IGBT单元处于切断的过程中时去饱和IGBT单元2的漂移区域20中的电荷载流子浓度，特别地空穴的少数载流子浓度。施加到沟槽电极（一个或者多个）的栅电压的值控制去饱和沟道区域中的去饱和沟道是打开还是关闭。当它是打开的时，则电荷载流子能够从漂移区域20通过外部区域42、去饱和沟道区域43和台面区域44到达源电极端子28，从而形成去饱和电流。 [0035] 这概略地在图3中示意，其中电荷载流子浓度被象征性地示为云朵220。在图3中，p型掺杂区域40在第一IGBT单元2和第二IGBT单元3之间延伸，从而也与第二IGBT单元的漂移区域形成pn结。在该实施例中，去饱和结构4的沟槽结构被布置在第一和第二IGBT单元2和3之间的中途处。如在图3中概略示意地，去饱和沟道结构4也适于去饱和第二IGBT单元3的漂移区域中的电荷载流子浓度。 [0036] 图4和5概略地示意去饱和沟道区域43中的去饱和沟道430的打开或者阻断如何受到施加到栅电极端子27的栅电压控制。沟槽/沟槽部分45的宽部在此处界定去饱和沟道区域的去饱和沟道区域43沿着横向方向的宽度和去饱和沟道区域43的掺杂被如此选择，使得去饱和沟道区域在IGBT单元（一个或者多个）的操作电压下耗尽，在栅极和源极端子之间该操作电压具有例如等于+15V的值。围绕沟槽电极（一个或者多个）45的耗尽区域50在图4中示出。在IGBT单元（一个或者多个）的操作电压下的耗尽区域50在图4中越过整个去饱和沟道区域43地延伸，去饱和沟道区域43因此是非传导性的。去饱和沟道被阻断。 [0037] 在更低的栅极-源极端子电压下，耗尽区50收缩，连接外部区域和台面区域的去饱和沟道区域的至少一个部分变得传导，并且去饱和沟道430打开。去饱和沟道区域43的宽度和掺杂被如此选择，使得在通过IGBT单元（一个或者多个）的电子电流切断之前，即，在IGBT单元（一个或者多个）的反型沟道仍然打开时，去饱和沟道打开。如果去饱和沟道区域的p型掺杂是小的，特别地小于在p型掺杂区域40的其它区域中，则去饱和沟道区域的宽度可以被更大地选择，并且如果去饱和沟道区域的掺杂更高，则去饱和沟道区域的宽度能够被更小地选择。图5示出在例如值为+10V的栅极-源极端子电压下带有打开的去饱和沟道430，的去饱和沟道结构。在这种状态中，使IGBT单元的漂移区饱和的电荷载流子（空穴）可以如例如在图3中示意地穿过去饱和沟道。当栅电压进一步降低时，IGBT单元（一个或者多个）的反型沟道将被阻断，并且（电子）源极-漏极电流将停止。在已经从漂移区移除了所有的电荷载流子之后，在半导体器件的关闭状态中也将不存在任何去饱和电流。 [0038] 图6示出包括去饱和沟道结构4的半导体器件101的进一步的实施例。在该实施例中，在图6中的点线之间示出的去饱和沟道区域43的p型掺杂低于p型掺杂区域40的本体区域44的和其外部区域42的p型掺杂。在该实施例中p型掺杂区域40中的去饱和沟道结构的沟槽或者沟槽部分具有基本竖直的侧壁。它们至少沿着一个横向方向界定台面区域，其中该台面区域包括本体区域44和去饱和沟道区域43。在图6所示实施例中台面区域还包括外部区域42的一个部分。去饱和沟道结构的本体区域不应该与IGBT的本体区域混淆。 [0039] 示出了去饱和沟道结构的沟槽或者沟槽部分带有与IGBT单元2的几何形状类似的几何形状。然而，去饱和沟道结构的沟槽或者沟槽部分可以通常具有不同的几何形状，例如，一起地比IGBT单元（一个或者多个）的沟槽/沟槽部分更浅或者更窄。带有笔直的、竖直的侧壁的沟槽或者沟槽部分可以更加易于制造，从而可能地减少生产时间和成本。 [0040] 去饱和沟道区域43的p型掺杂被如此选择，使得在操作电压（例如，+15V）下，去饱和沟道区域43耗尽并且是非传导性的。掺杂被如此选择，使得在用于建立去饱和沟道的期望电压值（例如，+10V）下，去饱和沟道区域不再被完全地耗尽，并且在去饱和沟道区域中建立了传导性去饱和沟道。 [0041] 去饱和沟道结构减小开关损耗（关闭损耗）并且提供几个优点。高少数电荷载流子浓度能够在IGBT单元（一个或者多个）切断之前被从漂移区（一个或者多个）移除，或者至少部分地移除。因此，增加在打开状态中的电子-空穴-等离子体浓度以在关闭期间减小静态损耗而不过度地增加动态损耗是可能的。静态和动态损耗的这个解耦改进了目前在这些量之间折中的状况。 [0042] 而且，在传统器件中，当空穴被从漂移区传导到源电极端子时，靠近IGBT单元的栅电极的高空穴电流密度能够在关闭期间存在。因为栅电极电势仍然接近于IGBT单元的电子反型沟道的阈值，所以空穴电流与栅电极的电容耦合能够再次激活电子反型沟道。这能够导致有害的、半导体器件的振荡。在根据本发明的实施例的、带有去饱和沟道结构的半导体器件中，在IGBT单元（一个或者多个）的电子沟道仍然打开时并且沿着在此处无任何IGBT单元的电子沟道存在的路径，少数电荷载流子（空穴）已经被从漂移区（一个或者多个）移除。可能地，上述种类的、有害的振荡得以避免或者至少受到抑制。 [0043] 如果栅电极电阻增加以避免器件的电压特性的陡峭的侧翼，则这能够在移除在传统器件中的漂移区中的电荷载流子浓度时导致延迟并且与之相应地增加开关损耗。根据本发明的实施例的半导体器件改进了这种状况。因为在电子沟道仍然打开并且无任何阻断电压已经越过IGBT单元（一个或者多个）地形成时电荷载流子已经被移除，所以电子-空穴-等离子体浓度被快速地从漂移区（一个或者多个）移除，并且即使对于高的栅电极电阻，延迟也被减小或者消除。剩余的等离子体浓度显著地更低并且在关闭期间引起相对小的开关损耗。 [0044] 图7到12示出在根据实施例的半导体器件100或者101上的顶视图并且示意不同的布局。图7到12所示半导体器件包括去饱和单元400和IGBT单元200，在截面中这两者均可以与上述去饱和沟道结构4和IGBT单元2相同或者相似。去饱和单元400的p型掺杂台面区域被描绘成带有阴影样式并且连接到源电极端子28。去饱和单元的沟槽或者沟槽部分，更加具体地沟槽电极，连接到栅电极端子27。IGBT单元200的n型掺杂源极区域连接到源电极端子28，并且在沟槽或者沟槽部分中的栅电极连接到栅电极端子27。去饱和单元400的第一类型掺杂区域可以全部被连接或者可以是分离的区域。 [0045] 在附图标记A-A和B-B之间沿着一个示例性地选择的横向方向的截面得到强调，其中沿着线A-A的截面可以由图2或者图6代表，并且沿着线B-B的截面可以由图3代表。 [0046] 在图7到10中，IGBT单元和去饱和单元是矩形的。矩形形式的一个沟槽包围每一个IGBT单元的本体和源极区域与每一个去饱和单元的去饱和沟道和台面区域，从而沿着所有的横向方向界定它们。在通过这种布局的截面中，例如，如在图2、3和6中所示，在截面中可能看起来是分离的沟槽的结构24实际上是一个沟槽的两个部分。 [0047] 图7示出其中IGBT单元200和去饱和单元400被交替地布置成行和列的布局，其中每一个IGBT单元具有沿着行和列的方向围绕它布置的四个毗邻的去饱和单元，并且每一个去饱和单元具有沿着行和列的方向围绕它布置的四个毗邻的IGBT单元。图8示出其中每一个去饱和单元400在被布置成正方形的四个IGBT单元之间被对角地布置的布局。 [0048] 图9和10示出包含IGBT单元的半导体器件100的有源区域120、仅仅包含去饱和单元的周边区域140和半导体器件的边沿160或者可替代地栅极焊盘或者栅极引线。在周边区域中更大数目的去饱和单元可以允许甚至更好地去饱和相邻IGBT单元的漂移区域。靠近半导体器件的边沿或者栅极焊盘，这可能是特别重要的。在图9中，基本上如在图7中地布置在有源区域120中的IGBT和去饱和单元。与周边区域接界的最右IGBT单元具有用于去饱和在它们的漂移区域中的电荷浓度的六个去饱和单元。 [0049] 在图10中，有源区域仅仅包含IGBT单元，但是在与周边区域140的边界处提供了去饱和，每一个IGBT单元与具有三个去饱和单元的周边区域接界以去饱和在它们的漂移区域中的电荷浓度。在如在图10中所示布局中，可能不存在如在图3中所示截面，而是仅仅如在图2或者6中所示截面。已经在图9和10中省略了到栅极和源极端子的连接。IGBT单元的尺寸和/或密度可以越过半导体器件的布局地改变，并且去饱和单元的尺寸和/或密度也可以这样改变。 [0050] 图11和12示意其中IGBT单元200和去饱和单元400具有条纹几何形状的半导体器件100的布局。在此情形中，如果如例如在附图标记A-A和B-B处指示的截面被取得，则在图2、3和6中的结构24可以实际上是两个分离的沟槽。图11示出其中在IGBT条纹单元200之间在半导体器件100的有源区域120中包括去饱和条纹单元400的实施例。图12示出其中去饱和单元仅仅存在于周边区域140中而非有源区域120中的实施例。 [0051] 根据一个实施例，提供一种半导体器件。该半导体器件包括第一IGBT单元。该半导体器件可以包括很多IGBT单元。如在这里所使用的IGBT单元可以是竖直IGBT单元诸如在上文中描述的沟槽IGBT单元，但是还可以是例如平面（横向）IGBT单元。该半导体器件可以是功率半导体器件。术语“功率半导体器件”或者"功率IGBT"旨在描述一种带有高电压和/或高电流开关能力的器件。换言之，功率半导体器件/IGBT旨在用于例如在安培范围或者甚至百安培范围中的高电流应用，和/或例如高于300V的高电压应用。可以在半导体器件的有源区域中包括IGBT单元（一个或者多个）。 [0052] 第一IGBT单元包括第二类型掺杂漂移区。第一和可能地任何其它IGBT单元可以在半导体器件的半导体块体或者化合物中形成。半导体块体可以是单片的或者由例如包括外延层或者通过Chochalski类型过程生长的层的半导体层构成。IGBT单元可以进一步包括例如关于图1描述的特征。 [0053] 该半导体器件包括用于去饱和在第一IGBT单元中的电荷载流子浓度的去饱和半导体结构。该去饱和半导体结构可以适于如在下面进一步描述地依赖于去饱和半导体结构的受控状态至少从第一IGBT单元的漂移区移除自由电荷载流子浓度，特别地少数电荷载流子浓度。 [0054] 该去饱和半导体结构包括与第一IGBT单元的第二类型掺杂漂移区形成pn结的第一类型掺杂区域。该去饱和半导体结构进一步包括沟槽结构。该沟槽结构被沿着第一横向方向在第一IGBT单元一旁布置在第一类型掺杂区域中。该沟槽结构可以从半导体块体的第一主表面延伸到半导体块体中，例如半导体块体的外延层中。 [0055] 该沟槽结构包括沟槽的两个部分或者两个沟槽。该两个沟槽部分或者该两个沟槽被沿着第一横向方向相互隔开。它们至少沿着这个特定的第一横向方向限定或者界定在它们之间的空间。该两个沟槽或者该两个沟槽部分可以沿着不同于第一横向方向的方向，例如沿着垂直于此的方向至少在某个距离上相互平行地延伸。特别地对于带有两个分离的沟槽的条纹状沟槽结构而言，该垂直于此的方向可以被称作纵向方向。在第一主表面上的顶视图中，具有两个沟槽部分的沟槽可以具有正方形、矩形或者多边形形式或者甚至卵形或者圆形形式。 [0056] 该两个沟槽部分中的每一个或者该两个沟槽中的每一个可以包括宽部和窄部。宽部位于窄部下面。具有这种性质的沟槽在这里被称作瓶颈沟槽。这种沟槽的形式具有很多变型，包括例如在底部处呈圆状或者卵形地加宽的图2和3所示的凸出形式，而且还包括例如带有向外倾斜的笔直侧壁从而沟槽朝向它的底部更宽的沟槽，或者带有矩形加宽部分的沟槽。宽部可以是沟槽或者沟槽部分的底部部分。可替代地，沟槽可以进一步延伸，从而具有在宽部下面的底部。窄部可以是沟槽或者沟槽部分的顶部部分。 [0057] 可替代地，该两个沟槽部分或者该两个沟槽（典型地这两者）中的至少一个可以具有基本恒定的宽度。该两个沟槽/两个沟槽部分中的至少一个的侧壁可以是基本笔直的。侧壁可以是竖直的，但是还能够是倾斜的，即，关于第一主表面形成不同于90°的角度。 [0058] 该两个沟槽部分或者该两个沟槽的宽部至少沿着第一横向方向界定/限定第一类型掺杂区域的第一类型掺杂去饱和沟道区域。该两个沟槽部分或者该两个沟槽的窄部至少沿着第一横向方向界定第一类型掺杂区域的第一类型掺杂台面区域。换言之，由该两个沟槽或者由该两个沟槽部分界定的空间包括台面区域和去饱和沟道区域。 [0059] 可替代地或者另外地，第一类型掺杂去饱和沟道区域可以是由该两个沟槽/沟槽部分界定/限定并且具有低于第一类型掺杂区域的邻接区域（即台面或者本体区域和外部区域）的第一类型掺杂的区域。即使当由具有恒定宽度或者平行的侧表面的沟槽或者沟槽部分界定/限定时，去饱和沟道区域也可以被以这种方式表征。 [0060] 由该两个沟槽或者沟槽部分界定/限定的空间可以由第一类型掺杂台面和去饱和沟道区域组成。在具有恒定宽度的沟槽，特别地带有笔直的、平行侧壁的竖直沟槽的实施例中，由该两个沟槽或者沟槽部分界定/限定的全部空间在这里被称为“台面区域”，并且去饱和沟道区域被视为它的一个部分。第一类型掺杂台面区域可以构成或者占据由该两个沟槽或者沟槽部分沿着第一横向方向界定的去饱和沟道区域上方的全部空间。这可以是由该两个沟槽部分或者该两个沟槽的窄部界定的全部空间。可以不存在在该两个沟槽或者沟槽部分之间界定的任何第二类型掺杂区域。第二类型掺杂区域可以存在，但是对于器件发挥功能而言并不是必要的。台面区域和去饱和沟道区域可以沿着不止第一横向方向由包括两个沟槽部分的单一沟槽界定/限定。在此情形中，包括两个沟槽部分的沟槽可以包括进一步的部分并且可以沿着所有的横向方向界定台面区域和去饱和沟道区域，即，它可以横向地包围所述区域。 [0061] 去饱和沟道区域可以至少沿着第一横向方向具有小于台面区域的宽度。去饱和沟道区域还可以沿着至少一个另外的横向方向，例如，沿着垂直于第一横向方向的（纵向）方向具有小于台面区域的宽度。另外地或者可替代地，去饱和沟道区域可以具有低于台面区域的第一类型掺杂的第一类型掺杂。 [0062] 去饱和沟道区域和台面区域相互邻接。去饱和沟道区域还可以邻接第一类型掺杂区域的外部区域，该外部区域从沟槽结构横向地和/或竖直地向外延伸。该外部区域可以与第一IGBT单元的漂移区域形成pn结。 [0063] 该半导体器件可以包括连接到IGBT单元的源极区域的源电极端子、连接到IGBT单元的栅电极的栅电极端子、和在该两个沟槽部分中或者在该两个沟槽中的传导半导体材料，其中第一类型掺杂台面区域连接到第一电极端子，并且在该两个沟槽部分中或者在该两个沟槽中的传导半导体材料连接到栅电极端子。在该两个沟槽中或者在该两个沟槽部分中的半导体材料可以被称作沟槽电极（一个或者多个）。在该实施例中，在去饱和区域中的去饱和沟道由施加到栅电极端子的电压值控制。台面区域和沟槽电极（一个或者多个）还可能连接到不同于IGBT单元的源极/栅极端子的端子，从而可能地增加独立控制的更多灵活性，但是增加了复杂度。 [0064] 去饱和沟道区域的第一类型掺杂可以低于台面区域的第一类型掺杂和/或低于第一类型掺杂区域的外部区域的第一类型掺杂。 [0065] 去饱和沟道结构或者它们中的几个可以被布置在与包括IGBT单元（一个或者多个）的有源区域接界的半导体器件的周边区域中。去饱和沟道结构或者它们中的几个可以被布置在半导体器件的有源区域中，该有源区域是包括IGBT单元（一个或者多个）的区域。该半导体器件可以包括第二IGBT单元，其中去饱和半导体结构被布置在第一IGBT单元和第二IGBT单元之间。第一类型掺杂区域可以至少在第一IGBT单元和第二IGBT单元之间延伸。 第一类型掺杂区域还可以与第二IGBT单元的漂移区形成pn结。去饱和半导体结构可以适于去饱和第一和第二IGBT单元的漂移区域中的电荷载流子浓度。 [0066] 在该两个沟槽部分中或者在该两个沟槽中的传导半导体材料–沟槽电极（一个或者多个）–可以从台面区域、从去饱和区域和/或从第一类型掺杂区域的外部区域分离。所述分离可以具有例如类似于栅氧化物层的氧化物层的形式。沟槽电极（一个或者多个）可以由部分地或者完全地填充沟槽/沟槽部分的高掺杂半导体材料诸如多晶硅形成。可替代地，所述分离可以具有与在JFET结构中类似的第二类型掺杂层的形式。通过在第一类型和第二类型掺杂的区域之间选择适当的掺杂关系，能够避免可能的闩锁效应。 [0067] 如之前解释地，在去饱和沟道区域的宽度和掺杂浓度之间存在相互关系以定制恰好在IGBT单元（一个或者多个）的关闭过程期间的去饱和沟道的激活和灭活的控制。去饱和沟道的宽度可以由至少沿着一个横向方向横向地限定沟道的沟槽或者沟槽部分的宽部确定。沿着这个方向，宽部可以比该两个沟槽部分或者该两个沟槽的窄部宽至少20%，或者甚至至少50%，例如从20%到100%。相反，去饱和沟道区域可以比台面区域窄50%，或者100%或者甚至至少200%。另外地或者可替代地，在去饱和沟道区域中的第一类型掺杂可以比在台面区域中和/或在外部区域中的第一类型掺杂小至少50%，或者100%，或者甚至至少300%，例如从50%到500%。在去饱和沟道区域的宽度之上第一类型掺杂的横向地累积的剂量可以小于1011cm-2或者甚至小于3*1010cm-2。 [0068] 通过适当地确定在沟槽或者沟槽部分的宽部，例如图2和3所示的凸出部分之间的距离的大小，和/或通过适当地选择去饱和沟道区域（关于示意见图6）中的掺杂浓度，自由电荷载流子能够被引导通过去饱和沟道的、在开关过程期间的瞬时能够得以定义和设定。能够在不增加在打开状态中的静态损耗时减小关闭损耗。 [0069] 在此之下沟道变得传导的阈值电压值能够被选择为高于米勒平坦区域电压的值。去饱和沟道区域能够具有用于切断通过去饱和沟道区域的传导路径的阈值电压。IGBT单元能够具有用于提供反型沟道的阈值电压。用于切断通过去饱和沟道区域的传导路径的阈值电压的绝对值可以高于用于提供IGBT单元的反型沟道的阈值电压的绝对值。 [0070] 根据另一个实施例，提供一种操作半导体器件的方法。该半导体器件包括第一电极端子、第二电极端子、栅电极端子、和包括栅电极、第一电极、第二电极和漂移区域的第一IGBT单元。栅电极连接到栅电极端子，第一电极连接到第一电极端子，并且第二电极连接到第二电极端子。该半导体器件进一步包括去饱和半导体结构，该去饱和半导体结构包括去饱和沟道。去饱和半导体结构的第一部分连接到第一电极端子。去饱和半导体结构的第二部分连接到用于控制去饱和沟道的栅电极端子。该半导体器件可以是根据在这里描述的实施例中的任何一个的半导体器件。 [0071] 该方法包括将带有第一值的栅电压施加到栅电极端子从而电流在第一电极端子和第二电极端子之间通过第一IGBT单元流动并且从而通过去饱和沟道的电流基本上被阻断。术语“基本上被阻断”包括去饱和沟道被完全地阻断即去饱和沟道被完全地阻塞的情况。术语“基本上被阻断”还包括电流显著地减小的情况。如果与当第二值的栅电压被施加到栅电极端子时流动的去饱和电流相比，通过去饱和沟道的电流被减小至少50%，或者至少80%或者甚至至少90或者99%，则认为去饱和沟道基本上被阻断。在这些情形中，去饱和沟道可以不被完全地阻塞。第一值可以代表半导体器件的操作电压。第一值可以例如在+12V和+ 20V之间，例如大约+15V。 [0072] 该方法进一步包括将带有第二值的栅电压施加到栅电极端子。可以在器件切断期间瞬态地施加该第二值。第二值的绝对值低于第一值的绝对值。第二值可以例如在+8V和+12V之间，例如大约+10V。当施加带有第二值的栅电压时，电流在第一电极端子和第二电极端子之间通过第一IGBT单元流动并且电荷载流子作为去饱和电流从第一IGBT单元的漂移区域通过去饱和半导体结构的去饱和沟道流动到第一电极端子。 [0073] 该方法可以进一步包括将带有第三值的栅电压施加到栅电极端子。第三值的绝对值低于第一和第二值的分别的绝对值。当施加带有第三值的栅电压时，在第一电极端子和第二电极端子之间通过第一IGBT单元的电流基本上被阻断。第三值可以代表半导体器件的阻断电压。第三值可以低于+3V，例如大约零伏，或者可以是负电压值，即，甚至能够施加负电压。 [0074] 如以上解释地，在半导体器件切断期间当去饱和沟道打开时能够通过其确定准确的瞬时的一个量是去饱和沟道区域的宽度。相应地，对于这种实施例，理想的是以低的制造公差形成去饱和沟道结构的沟槽或者沟槽部分的界定宽部。 [0076] 提供了一种形成根据一个实施例的半导体器件的瓶颈类型沟槽结构的方法。术语“瓶颈类型”指的是任何沟槽或者沟槽结构，其中沟槽具有宽部和窄部，宽部在窄部下面，即，宽部处于在沟槽中比窄部更深的位置处。瓶颈类型的沟槽包括例如具有作为它们的底部部分的宽的空穴，例如带有圆形、卵形或者矩形截面的空穴和从半导体层或者块体的表面通向那个空穴的较窄隧道的沟槽。瓶颈类型的沟槽还包括例如带有朝向底部向外倾斜的笔直侧壁或者任何其它形式的底切的沟槽。 [0077] 图13到18示出瓶颈类型沟槽结构的示例性制造过程。可以为去饱和沟道结构例如为图2所示的结构制造该沟槽结构。在以下描述的制造过程可以应用于任何种类的沟槽结构。所描述的过程还可以应用于制造台面IGBT或者任何其它种类的IGBT。 [0078] 图13-18示出了制造具有较宽的或者凸出的底部部分的沟槽结构的一个实例。沟槽被形成于包括硅材料的半导体块体中。可以使用任何传统沟槽蚀刻过程形成沟槽。这种过程可以例如包括将掩模诸如硬掩模或者光掩模形成于半导体块体的表面上。为了形成掩模，例如，光刻胶在半导体块体的整个表面之上沉积并且使用光刻适当地图案化，其中定义以后的沟槽的位置的开口被形成于光刻胶中。 [0079] 使用图案化掩模，通过如在图13中所示意的蚀刻过程，沟槽被形成于半导体块体中。蚀刻可以选择性地关于图案化的掩模应用并且典型地被实现为形式为干式或者湿式蚀刻的各向异性蚀刻，从而呈现具有基本竖直的侧壁的沟槽。 [0080] 在图13中描绘了在沟槽蚀刻过程之后获得的沟槽结构。详细地，图13示出带有诸如在图2-3中所示半导体块体10的半导体器件的一个部分的截面。在半导体块体10的第一表面11上示出了带有用于沟槽的开口7的上述图案化掩模6。沟槽或者沟槽部分5从第一表面11延伸并且具有横向侧51和底侧52。沿着它们的竖直延伸范围，沟槽或者沟槽部分5的宽度是基本恒定的。 [0081] 所示出的沟槽或者沟槽部分5的截面可以形成以下的一个部分：两个沟槽，例如在如在图11或者12中所示条纹类型IGBT单元中；或者一个沟槽，如果如例如在图7到10中所示，在第一主表面11上的顶视图中这个沟槽具有例如矩形或者可能地多边形、卵形或者圆形布局。 [0082] 在图14中，设立了完整的沟槽或者沟槽部分5以形成瓶颈类型沟槽结构的、凸出的底部部分。如在图14中所示意地，使用图案化掩模6作为掺杂剂9将磷引入沟槽或者沟槽部分5的底侧52中。优选地使用离子注入技术引入磷9。可替代地，还能够使用液体或者固体源利用掩模扩散熔炉过程引入磷9。在沟槽的侧壁上沉积的扩散掩模能够例如是氮化硅层。 [0083] 注入的掺杂剂的剂量确定以后凸出的底部部分的特性和尺寸。在图14中，磷被专门地引入沟槽或者沟槽部分5的底侧52中。 [0084] 起初地为沟槽或者沟槽部分5的蚀刻提供的掩模6相应地用作图14中的注入掩模，从而磷9仅仅被引入沟槽或者沟槽部分5的底侧52中。 [0085] 执行第一热过程，典型地高温热过程。热过程发起如在图15中所示意的在沟槽或者沟槽部分的底侧中注入的磷的扩散过程。 [0086] 在执行热过程之前可以例如利用湿式化学蚀刻关于半导体块体10的第一表面11选择性地移除图案化掩模6。 [0087] 图15示出一旦第一热过程发起扩散过程时注入的磷91便在其中渗透的扩散区域92。扩散区域92开始从起初地在此处注入磷9的沟槽或者沟槽部分5的底侧52生长。注入的掺杂剂91扩散到半导体块体10的深度中从而围绕沟槽或者沟槽部分5的底侧52形成凸出的或者近似苹果形的扩散区域92。 [0088] 扩散区域92的竖直和横向尺寸可以受到注入的掺杂剂的剂量和第一热过程的参数诸如温度和持续时间控制。掺杂剂的注入剂量越高，扩散区域92的竖直和横向范围越大。热过程的持续时间越长，扩散区域92的竖直和横向范围越大。 [0089] 与之相应地，在制造瓶颈类型沟槽结构的凸出的底部部分时，将从由热扩散过程定义的区域即从扩散区域移除材料。 [0090] 在从扩散区域移除材料之前，扩散区域被氧化。扩散区域的氧化在第二热过程中执行。根据氧化过程选择第二热过程的温度范围。氧化过程可以是干式氧化过程。优选地执行湿式氧化过程。 [0091] 上述氧化过程的氧化速率依赖于存在于扩散区域92中的掺杂剂浓度。掺杂剂的剂量越高，在扩散区域中的掺杂剂浓度越高并且因此氧化速率越高。由于在沟槽或者沟槽部分5的横向侧51和底部52中的不同的掺杂剂浓度，氧化过程是选择性的并且氧化速率依赖于掺杂剂浓度。 [0092] 图16示意在如上所述氧化过程之后的沟槽或者沟槽部分5。氧化区域94在横向侧51和凸出区域93中形成。凸出区域93由前面的扩散过程定义并且基本匹配图15中的扩散区域92。 [0093] 因为在该实施例中基本上没有任何掺杂剂在沟槽或者沟槽部分5的横向侧51中注入，所以在横向侧51中的氧化速率是低的并且在横向侧51中氧化区域94的横向尺寸是小的。在凸出区域93中的掺杂剂浓度比在横向侧51中的掺杂剂浓度高得多。结果，基本上整个凸出区域93被氧化。 [0094] 移除氧化区域94的材料是利用选择性蚀刻过程实现的。蚀刻过程可以通过干式蚀刻执行。优选地，执行湿式蚀刻过程以形成凸出的底部部分。可以以时控的方式影响蚀刻。蚀刻可以被执行达预定的蚀刻时间。 [0095] 图17示出在上述蚀刻过程之后获得的沟槽或者沟槽部分5。上部510和凸出的底部部分520形成沟槽或者沟槽结构5的一个部分。凸出的底部部分520沿着横向方向8比上部510更宽并且被布置在上部510下面。分别的沟槽或者沟槽部分5的该两个凸出的底部部分 520可以沿着横向方向8界定或者限定半导体器件的沟道区域9，例如如在这里描述的去饱和沟道区域。上部510还可以被称作瓶颈。 [0096] 为了绝缘带有凸出的底部部分的、完成的沟槽或者沟槽部分5，形成氧化物层。图18示出带有为上部510和凸出的底部部分520加衬里的氧化物层17的沟槽或者沟槽部分5。 沟槽或者沟槽部分5可以随后填充有传导材料18，例如多晶硅。结果，氧化物层17分别地在沟槽或者沟槽部分5内侧的传导材料18与半导体块体10和沟道区域9之间提供绝缘。 [0097] 根据进一步的实施例，提供一种形成半导体器件的瓶颈类型沟槽结构的方法。该沟槽结构可以是根据在这里描述的实施例的去饱和沟道结构或者去饱和单元的沟槽结构。该沟槽结构可以可替代地是带有局部窄台面（PNM）的台面IGBT的沟槽结构，或者可以是某种半导体器件的任何其它的沟槽结构。 [0098] 该方法包括在半导体器件的半导体层中形成沟槽。术语“半导体层”应该包括包含两个或者更多子层的多层的概念，其中沟槽可以穿入一个、两个或者更多的子层中。半导体层可以是含硅半导体层，例如，可能已经适当地掺杂的外延生长硅层。半导体层可以具有第一类型掺杂。半导体层可以是根据在这里描述的实施例的去饱和沟道结构的第一类型掺杂区域。 [0099] 沟槽具有横向侧和底侧。沟槽可以形成有基本竖直的侧壁。沟槽可以在半导体器件的第一主表面中，即，在它的前表面中形成。可以使用传统的技术例如形成图案化沟槽蚀刻掩模并且使用图案化沟槽蚀刻掩模各向异性地蚀刻半导体层。 [0100] 该方法包括将掺杂剂引入底侧中。掺杂剂可以是n型掺杂剂诸如磷，但是还可以是砷和/或锑，或者p型掺杂剂诸如硼和镓，或者可以是前述掺杂剂的任何组合。注入剂量能够处于1014cm-2到1017cm-2的范围中诸如大约1015cm-2。掺杂剂可以被专门地引入沟槽的底侧中。可替代地，可以在沟槽的底部部分中引入掺杂剂。掺杂剂可以被引入侧壁的、不是最上面的片段的片段中。可以通过注入引入掺杂剂。沟槽蚀刻掩模可以被用于引入掺杂剂，特别地用于注入掺杂剂。可替代地，可以使用不同于沟槽蚀刻掩模的注入掩模。 [0101] 可以使用液体或者固体源利用掩模扩散熔炉过程引入掺杂剂。在磷的情形中，这例如能够基于POCl3受到影响。引入掺杂剂可以包括使半导体层倾斜。这可以改进将掺杂剂引入沟槽侧面的选定片段中的准确度。 [0102] 随后例如利用湿式化学蚀刻来移除沟槽蚀刻掩模或者注入掩模。缓冲HF酸可以被用于选择性蚀刻。在此情形中，蚀刻能够以时控的方式，即，利用带有预定蚀刻时间或者带有终点控制的蚀刻执行。 [0103] 该方法进一步包括加热半导体器件以将掺杂剂扩散到扩散区域中。扩散区域可以使得它的中心处于在此处引入掺杂剂的沟槽的底部。可以执行加热达在从60分钟到600分钟的范围中，例如在从120分钟到140分钟的范围中的加热时间段。加热温度可以处于从800℃到1300℃的范围中，例如，从900℃到1100℃的范围中。扩散区域的尺寸可以受到掺杂剂的注入剂量和加热过程的参数控制。可以执行几个加热过程。 [0104] 该方法进一步包括选择性地蚀刻扩散区域以形成瓶颈类型沟槽结构。选择性蚀刻可以伴随着氧化扩散区域。根据第一可替代方案，这个氧化可以在选择性地蚀刻（被氧化的）扩散区域之前进行。根据第二可替代方案，氧化可以在选择性蚀刻过程期间进行，即，可以执行组合的氧化和选择性蚀刻过程。 [0105] 在第一可替代方案中，该方法可以包括氧化扩散区域，并且随后选择性地蚀刻被氧化的扩散区域。氧化扩散区域可以是湿式化学氧化。湿式化学氧化提供快速的氧化。扩散区域的氧化能够比沟槽的其它部分的氧化更快。例如，当在含硅半导体层中使用磷作为掺杂剂时，与不含磷的含硅层的区域相比，带有高磷掺杂浓度的硅的氧化速率大大地增加。该氧化过程可以是时控氧化过程。 [0106] 在选择性蚀刻的第二可替代方案中，选择性地蚀刻扩散区域可以包括在酸蚀刻溶液中选择性地蚀刻扩散区域。酸蚀刻溶液可以包括氧化成分。氧化成分可以适于选择性地即主要地氧化包含掺杂剂的扩散区域。酸溶液可以进一步包括适于选择性地蚀刻被氧化成分氧化的材料的移除成分。例如，酸溶液可以包括HNO3和HF或者由HNO3和HF组成。 [0107] 通过经过掺杂剂例如磷的浓度控制蚀刻速率，与各向异性蚀刻相比，能够减小沟槽结构的尺寸的变化。此外，与通过各向异性蚀刻的处理相对照，越过晶圆或者芯片的沟槽结构的尺寸的分布的变化能够保持为小。 [0108] 在这两种可替代方案中，选择性蚀刻的总体过程可以是时控的。可替代地或者另外地，可以通过在选择性地蚀刻扩散区域时检测一种检测材料来控制选择性蚀刻的过程。该检测材料可以在蚀刻过程期间释放。释放的检测材料可以是气体。该检测可以在不同于在上文中描述的沟槽的伪沟槽中进行。检测材料可以已经在特定的位置处被引入伪沟槽中，例如，被引入它的侧壁中或者侧壁氧化物中，从而当检测到检测材料时，这将指示选择性蚀刻过程已经进展到这个位置并且将指示选择性蚀刻过程应被终止。 [0109] 该方法可以包括在半导体层中形成伪沟槽。该伪沟槽可以平行于根据在这里描述的实施例的去饱和沟道结构的沟槽（一个或多个）形成。伪沟槽可以在去饱和沟道结构的外侧形成，即与去饱和沟道结构空间地分离。伪沟槽可以在半导体器件的有源区域中形成。在此情形中，可以在诸如图2和3所示那些的截面中看到一个或者多个伪沟槽。可替代地，伪沟槽可以在不存在任何有源IGBT单元的半导体器件的周边区域中形成。存在这种伪沟槽能够指示根据在这里描述的实施例的形成沟槽结构的方法已经得以执行。 [0110] 伪沟槽具有横向侧和底侧。该方法可以包括将检测材料引入伪沟槽的横向侧中和/或底侧中。该方法可以包括将掺杂剂引入伪沟槽的底侧中、加热半导体器件以将掺杂剂扩散到伪沟槽的扩散区域中、并且选择性地蚀刻伪沟槽的扩散区域。掺杂剂的引入、加热和选择性蚀刻过程可以与在这里描述的用于形成去饱和沟道结构的那些相同。它们可以同时地进行。伪沟槽可以不同于去饱和沟道结构的沟槽（一个或多个），例如伪沟槽可以是传统的、笔直壁沟槽而不是瓶颈类型沟槽。形成伪沟槽不需要使用掺杂剂引入和/或扩散区域的氧化。该方法可以包括在选择性地蚀刻伪沟槽，例如它的扩散区域时检测一种检测材料。该方法可以包括当检测到该检测材料时停止沟槽的扩散区域的选择性蚀刻。 [0111] 该方法可以包括例如在它的顶部处闭合沟槽。为此目的可以使用Venecia过程。这可以在加工半导体器件期间改进检测材料的封装，并且可以改进检测材料的可检测性。过程的检测和因此控制的质量和准确度可以得到改进。根据进一步的实施例，形成半导体器件的瓶颈类型沟槽结构的方法可以包括：氧化瓶颈类型沟槽结构的所有的侧面以提供氧化物层，并且至少部分地利用传导半导体材料例如高掺杂多晶硅填充瓶颈类型沟槽结构。在其中，氧化物层可以在瓶颈类型沟槽结构中的传导半导体材料和半导体层之间提供绝缘。可替代地，该方法可以：包括掺杂瓶颈类型沟槽结构的所有的侧面以提供分离层，并且至少部分地利用传导半导体材料诸如多晶硅填充瓶颈类型沟槽结构。在其中，半导体层具有第一类型掺杂并且分离层具有第二类型掺杂以在瓶颈类型沟槽结构中的传导半导体材料和半导体层之间提供分离。 [0112] 形成瓶颈类型结构的方法可以是形成去饱和沟道结构的方法的一个部分。形成去饱和沟道结构可以包括形成根据在这里描述的实施例的半导体器件所需要的所有的过程。 [0113] 可替代地，形成瓶颈结构的方法可以例如是例如为峰值电流安全二极管形成自收缩沟道的方法的一个部分。在其中，半导体层是n型掺杂的。例如，通过从气相的乙硼烷掺杂或者通过PLAD注入，分离层可以是p++掺杂的。 [0114] 虽然可能在某些图中而没有在其它的图中示出本发明的各种实施例的具体特征，但是这是仅仅为了方便起见。根据本发明的原理，一副图的任何特征可能被与任何的另一幅图的任何特征相组合地提到和/或声明。 [0115] 为了易于说明使用了空间相对术语诸如“下面”、“之下”、“较低”、“之上”、“较高”等以解释一个元件相对于第二元件的定位。除了不同于在图中描绘的那些定向的定向，这些术语旨在涵盖器件的不同的定向。此外，术语诸如“第一”、“第二”等还被用于描述各种元件、区域、片段、区段等，并且也并非旨在是限制性的。贯穿说明书，类似的术语指代类似的元件。 [0116] 如在这里所使用地，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，其指示所陈述的元件或者特征的存在但是并不排除另外的元件或者特征。除了单数之外，冠词（“一”、“一个”和“该”）旨在包括复数，除非上下文清楚地另有指示。 [0117] 出于以上变化和应用的范围，应该理解本发明不受前面的说明所限制，它也不受附图所限制。相反，本发明仅仅受所附权利要求和它们的法律等价形式所限制。 |
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