氧化物半导体薄膜、薄膜晶体管及溅射靶 |
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| 申请号 | CN202080007374.X | 申请日 | 2020-01-16 | 公开(公告)号 | CN113348562B | 公开(公告)日 | 2024-04-23 |
| 申请人 | 株式会社神户制钢所; | 发明人 | 寺前裕美; 西山功兵; 越智元隆; 后藤裕史; | ||||
| 摘要 | 本 发明 涉及 氧 化物 半导体 薄膜 、 薄膜晶体管 及溅射靶。氧化物半导体薄膜具有第一氧化物半导体层与第二氧化物半导体层，分别包含In、Ga、Zn、Sn及O，第一氧化物半导体层满足0.05≦In/In+Ga+Zn+Sn≦0.25、0.20≦Ga/In+Ga+Zn+Sn≦0.60、0.20≦Zn/In+Ga+Zn+Sn≦0.60、0.05≦Sn/In+Ga+Zn+Sn≦0.15，第二氧化物半导体层满足0.20≦In/In+Ga+Zn+Sn≦0.60、0.05≦Ga/In+Ga+Zn+Sn≦0.25、0.15≦Zn/In+Ga+Zn+Sn≦0.60、0.01≦Sn/In+Ga+Zn+Sn≦0.20。 | ||||||
| 权利要求 | 1.一种氧化物半导体薄膜，其具有第一氧化物半导体层与第二氧化物半导体层，所述第一氧化物半导体层及所述第二氧化物半导体层分别包含作为金属元素的In、Ga、Zn及Sn，以及O， |
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| 说明书全文 | 氧化物半导体薄膜、薄膜晶体管及溅射靶技术领域[0002] 本发明涉及一种氧化物半导体薄膜及包括包含所述氧化物半导体薄膜的氧化物半导体层的薄膜晶体管(Thin Film Transistor，TFT)。更详细而言，本发明涉及一种适宜地用于液晶显示器或有机电致发光(electroluminescence，EL)显示器等显示装置的薄膜晶体管及薄膜晶体管中所含的氧化物半导体薄膜。另外，本发明也涉及一种用以形成包含所述氧化物半导体薄膜的氧化物半导体层的溅射靶(sputtering target)。 背景技术[0003] 非晶(amorphous)(非晶质)氧化物半导体与通用的非晶硅(a‑Si)相比具有高载体(carrier)浓度，从而期待应用于要求大型/高分辨率/高速驱动的下一代显示器中。另外，非晶氧化物半导体的光学能带隙(band gap)大，可在低温下成膜，因此可在耐热性低的树脂基板上成膜，从而也期待应用于轻且透明的显示器中。 [0004] 作为如上所述的非晶氧化物半导体，例如如专利文献1所示，已知有包含铟(In)、镓(Ga)、锌(Zn)及氧(O)的In‑Ga‑Zn系非晶氧化物半导体(以下有时简称为“IGZO”)。 [0005] 现有技术文献 [0006] 专利文献 [0007] 专利文献1：日本专利特开2010‑219538号公报 发明内容[0008] 发明所要解决的问题 [0009] 然而，包括包含IGZO的氧化物半导体层的薄膜晶体管的场效应迁移率(载体迁移2 率)虽高于通用的非晶硅，但为10cm /Vs左右，为了应对显示装置的大画面化、高精细化或高速驱动化，寻求具有更高的场效应迁移率的材料。 [0010] 另外，对于使用了包含IGZO的氧化物半导体层的薄膜晶体管而言，要求相对于光照射或电压施加等应力的耐受性(应力耐受性)优异。即，要求相对于光照射或电压施加等应力而薄膜晶体管的阈值变化量小。例如，当对栅极电极持续施加电压时、或在半导体层中持续照射会引起吸收的蓝色范围的光时，在薄膜晶体管的栅极绝缘膜与半导体层界面处捕获电荷(charge)，因半导体层内部的电荷的变化，阈值电压可向负侧大幅变化(偏移(shift))。其结果，指出了薄膜晶体管的开关特性发生变化的情况。 [0011] 进而，当进行液晶面板驱动时、或对栅极电极施加负偏压(bias)而使像素点灯时等，自液晶单元漏出的光照射至TFT，但所述光会对薄膜晶体管带来应力而成为图像不均或特性劣化的原因。当在实际中使用薄膜晶体管时，若因光照射或电压施加所形成的应力而开关特性发生变化，则导致显示装置自身的可靠性降低。 [0012] 另外，在有机EL显示器中，来自发光层的漏光也同样照射至半导体层，产生阈值电压等的值发生偏差等问题。 [0013] 此种阈值电压的偏移会导致具备薄膜晶体管的液晶显示器或有机EL显示器等显示装置自身的可靠性降低，因此强烈期望提高应力耐受性(即，应力施加前后的变化量少)。 [0014] 且说，包含如上所述的氧化物半导体层的薄膜晶体管的结构大致分为不具有蚀刻终止层的背后通道蚀刻(Back Channel Etch，BCE)型、以及具有蚀刻终止层的蚀刻终止(蚀刻终止层(Etch Stopper Layer，ESL))型这两种。其中，就薄膜晶体管的生产步骤的简化的观点而言，推荐不具有蚀刻终止层的BCE型结构。 [0015] 另外，作为薄膜晶体管的栅极电极或源极/漏极电极等的电极材料，为了使显示装置进一步高性能化，开始寻求电阻更低的材料。为满足此种要求，开始使用Cu电极或Cu合金电极来代替之前所使用的Al合金电极，当形成这些的配线时，使用过氧化氢系等蚀刻液。 [0016] 然而，若在BCE型结构的薄膜晶体管中使用Cu电极或Cu合金电极，则氧化物半导体暴露于对源极/漏极电极进行湿式蚀刻加工时所使用的过氧化氢系等蚀刻液中，因此有氧化物半导体层受损而薄膜晶体管特性降低之虞。 [0017] 本发明是鉴于所述课题而成，其目的在于提供一种可获得应力耐受性优异的薄膜晶体管的氧化物半导体薄膜。 [0018] 另外，本发明的目的在于提供一种包括包含所述氧化物半导体薄膜的氧化物半导体层且可维持高场效应迁移率的薄膜晶体管、以及用以形成所述氧化物半导体层的溅射靶。 [0019] 解决问题的技术手段 [0020] 本发明人等人反复进行了努力研究，结果发现：通过采用包含作为金属元素的In、Ga、Zn及Sn、以及O的氧化物半导体，并对这些金属元素的组成进行适当控制，可解决所述课题，从而完成了本发明。另外，发现：通过将所述氧化物半导体薄膜用于薄膜晶体管中，可解决所述课题，从而完成了本发明。 [0021] 即，本发明的所述目的可通过与氧化物半导体薄膜相关的下述[1]及[2]的构成来达成。 [0022] [1]一种氧化物半导体薄膜，其具有第一氧化物半导体层与第二氧化物半导体层，[0023] 所述第一氧化物半导体层及所述第二氧化物半导体层分别包含作为金属元素的In、Ga、Zn及Sn、以及O， [0024] 所述第一氧化物半导体层中的各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0025] 0.05≦In/(In+Ga+Zn+Sn)≦0.25 [0026] 0.20≦Ga/(In+Ga+Zn+Sn)≦0.60 [0027] 0.20≦Zn/(In+Ga+Zn+Sn)≦0.60 [0028] 0.05≦Sn/(In+Ga+Zn+Sn)≦0.15， [0029] 所述第二氧化物半导体层中的各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0030] 0.20≦In/(In+Ga+Zn+Sn)≦0.60 [0031] 0.05≦Ga/(In+Ga+Zn+Sn)≦0.25 [0032] 0.15≦Zn/(In+Ga+Zn+Sn)≦0.60 [0033] 0.01≦Sn/(In+Ga+Zn+Sn)≦0.20， [0034] 在所述第一氧化物半导体层中，In相对于In及Sn的合计的原子数比满足[0035] 0.30≦In/(In+Sn)≦(101/152)。 [0036] [2]一种氧化物半导体薄膜，其具有第一氧化物半导体层与第二氧化物半导体层，[0037] 所述第一氧化物半导体层及所述第二氧化物半导体层分别包含作为金属元素的In、Ga、Zn及Sn，以及O， [0038] 所述第一氧化物半导体层中的各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0039] 0.05≦In/(In+Ga+Zn+Sn)≦0.25 [0040] 0.20≦Ga/(In+Ga+Zn+Sn)≦0.60 [0041] 0.20≦Zn/(In+Ga+Zn+Sn)≦0.60 [0042] 0.05≦Sn/(In+Ga+Zn+Sn)≦0.15， [0043] 所述第二氧化物半导体层中的各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0044] 0.20≦In/(In+Ga+Zn+Sn)≦0.60 [0045] 0.05≦Ga/(In+Ga+Zn+Sn)≦0.25 [0046] 0.15≦Zn/(In+Ga+Zn+Sn)≦0.60 [0047] 0.01≦Sn/(In+Ga+Zn+Sn)≦0.20， [0048] 在所述第一氧化物半导体层中，In相对于In及Sn的合计的原子数比满足[0049] 0.30≦In/(In+Sn)≦0.60。 [0050] 另外，与氧化物半导体薄膜相关的本发明的优选实施方式涉及以下的[3]。 [0051] [3]根据[1]或[2]所述的氧化物半导体薄膜，其中所述第一氧化物半导体层中的各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0052] 0.05≦In/(In+Ga+Zn+Sn)≦0.10 [0053] 0.20≦Ga/(In+Ga+Zn+Sn)≦0.60 [0054] 0.20≦Zn/(In+Ga+Zn+Sn)≦0.60 [0055] 0.07≦Sn/(In+Ga+Zn+Sn)≦0.15。 [0056] 另外，本发明的所述目的可通过与薄膜晶体管相关的下述[4]的构成来达成。 [0057] [4]一种薄膜晶体管，其中，在基板上依序具有栅极电极、栅极绝缘膜、包含根据所述[1]或[2]所记载的氧化物半导体薄膜的氧化物半导体层、源极/漏极电极及保护膜。 [0058] 另外，与薄膜晶体管相关的本发明的优选实施方式涉及以下的[5]。 [0059] [5]根据所述[4]所记载的薄膜晶体管，其中，所述源极/漏极电极包含Cu或Cu合金。 [0060] 另外，本发明的所述目的可通过与溅射靶相关的下述[6]及[7]的构成来达成。 [0061] [6]一种溅射靶，其用以形成根据所述[4]所记载的薄膜晶体管中的所述第一氧化物半导体层，且 [0062] 所述溅射靶包含作为金属元素的In、Ga、Zn及Sn、以及O， [0063] 各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0064] 0.05≦In/(In+Ga+Zn+Sn)≦0.25 [0065] 0.20≦Ga/(In+Ga+Zn+Sn)≦0.60 [0066] 0.20≦Zn/(In+Ga+Zn+Sn)≦0.60 [0067] 0.05≦Sn/(In+Ga+Zn+Sn)≦0.15， [0068] In相对于In及Sn的合计的原子数比满足 [0069] 0.30≦In/(In+Sn)≦(101/152)。 [0070] [7]一种溅射靶，其用以形成根据[4]所述的薄膜晶体管中的所述第一氧化物半导体层，且 [0071] 所述溅射靶包含作为金属元素的In、Ga、Zn及Sn，以及O， [0072] 各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0073] 0.05≦In/(In+Ga+Zn+Sn)≦0.25 [0074] 0.20≦Ga/(In+Ga+Zn+Sn)≦0.60 [0075] 0.20≦Zn/(In+Ga+Zn+Sn)≦0.60 [0076] 0.05≦Sn/(In+Ga+Zn+Sn)≦0.15， [0077] In相对于In及Sn的合计的原子数比满足 [0078] 0.30≦In/(In+Sn)≦0.60。 [0079] 发明的效果 [0080] 根据本发明，可提供一种能够获得应力耐受性优异的薄膜晶体管的氧化物半导体薄膜。 [0082] 图1为本发明的一实施方式的薄膜晶体管的概略剖面图。 [0083] 图2为本发明的另一实施方式的薄膜晶体管的概略剖面图。 [0084] [符号的说明] [0085] 1：基板 [0086] 2：栅极电极 [0087] 3：栅极绝缘膜 [0088] 4：氧化物半导体层 [0089] 4A：第一氧化物半导体层 [0090] 4B：第二氧化物半导体层 [0091] 5：源极/漏极电极 [0092] 6：保护膜 [0093] 7：接触孔 [0094] 8：透明导电膜 具体实施方式[0095] 以下，对本发明的实施方式(本实施方式)的氧化物半导体薄膜及薄膜晶体管进行说明。 [0096] 本实施方式的氧化物半导体薄膜具有第一氧化物半导体层与第二氧化物半导体层，第一氧化物半导体层及第二氧化物半导体层分别包含作为金属元素的In、Ga、Zn及Sn、以及O， [0097] 第一氧化物半导体层中的各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0098] 0.05≦In/(In+Ga+Zn+Sn)≦0.25 [0099] 0.20≦Ga/(In+Ga+Zn+Sn)≦0.60 [0100] 0.20≦Zn/(In+Ga+Zn+Sn)≦0.60 [0101] 0.05≦Sn/(In+Ga+Zn+Sn)≦0.15。 [0102] 另外，本实施方式的薄膜晶体管在基板上依序具有栅极电极、栅极绝缘膜、包含所述氧化物半导体薄膜的氧化物半导体层、源极/漏极电极及保护膜。 [0103] 再者，在本实施方式中，有时将由In、Ga、Zn、Sn及O构成的氧化物称为IZGTO。另外，有时将In、Ga、Zn及Sn相对于除O以外的所有金属元素(In、Ga、Zn及Sn)的合计的含量(原子数比)分别称为In原子数比、Ga原子数比、Zn原子数比及Sn原子数比。 [0104] ＜氧化物半导体薄膜中的第一氧化物半导体层＞ [0105] [0.05≦In/(In+Ga+Zn+Sn)≦0.25] [0106] In为有助于提高电传导性的元素。In原子数比越大，即In在所有金属元素中所占的量越多，则氧化物半导体薄膜的导电性越提高，因此在将本实施方式的氧化物半导体薄膜设为薄膜晶体管的氧化物半导体层(通道层)的情况下，薄膜晶体管的场效应迁移率增加。 [0107] 为了有效地发挥所述作用，需要将In原子数比设为0.05以上。所述In原子数比优选为0.08以上。但是，若In原子数比过大，则存在载体密度过度增加而阈值电压降低等问题，因此将In原子数比设为0.25以下。所述In原子数比优选为0.20以下，更优选为0.15以下，进而优选为0.10以下。 [0108] [0.20≦Ga/(In+Ga+Zn+Sn)≦0.60] [0109] Ga为有助于减少氧空缺及控制载体密度的元素。Ga原子数比越大，即Ga在所有金属元素中所占的量越多，则氧化物半导体薄膜的电性稳定性越提高，在将本实施方式的氧化物半导体薄膜设为薄膜晶体管的氧化物半导体层(通道层)的情况下，发挥抑制薄膜晶体管的载体的过量产生的效果。另外，Ga也为阻碍通过过氧化氢系的Cu蚀刻液进行的蚀刻的元素。因此，Ga原子数比越大，相对于作为源极/漏极电极的Cu电极的蚀刻加工中所使用的过氧化氢系蚀刻液而选择比越大，越不易受损。 [0110] 为了有效地发挥所述作用，需要将Ga原子数比设为0.20以上。所述Ga原子数比优选为0.25以上。但是，若Ga原子数比过大，则氧化物半导体薄膜的导电性降低，从而场效应迁移率容易降低。另外，用以形成氧化物半导体层的溅射靶材的导电性降低，且难以稳定地持续进行直流放电。因此，Ga原子数比设为0.60以下。所述Ga原子数比优选为0.45以下，更优选为0.35以下，进而优选为0.30以下。 [0111] [0.20≦Zn/(In+Ga+Zn+Sn)≦0.60] [0112] Zn相对于薄膜晶体管特性并不如其他金属元素那样敏感，但Zn原子数比越大，即Zn在所有金属元素中所占的量越多，则越容易非晶化，因此当制造具有包含本实施方式的氧化物半导体薄膜的第一氧化物半导体层的薄膜晶体管时，容易被有机酸或无机酸的蚀刻液蚀刻。 [0113] 为了有效地发挥所述作用，需要将Zn原子数比设为0.20以上。所述Zn原子数比优选为0.30以上，更优选为0.40以上，进而优选为0.50以上。但是，若Zn原子数比过大，则氧化物半导体薄膜相对于源极/漏极电极用蚀刻液的溶解性变高，结果存在如下情况：耐湿式蚀刻性容易变差，或者因In相对减少而场效应迁移率降低，或者因Ga相对减少而氧化物半导体薄膜的电性稳定性容易降低。因此，Zn原子数比设为0.60以下。所述Zn原子数比优选为0.55以下。 [0114] [0.05≦Sn/(In+Ga+Zn+Sn)≦0.15] [0115] Sn为阻碍通过酸系的药液进行的蚀刻的元素。因此，Sn原子数比越大，即Sn在所有金属元素中所占的量越多，则包含本实施方式的氧化物半导体薄膜的第一氧化物半导体层的通过图案化中所使用的有机酸或无机酸的蚀刻液进行的蚀刻加工越困难。然而，添加有Sn的氧化物半导体通过氢扩散而表现出载体密度的增加，从而场效应迁移率增加，另外，若Sn添加量适度，则薄膜晶体管相对于光应力的可靠性提高。 [0116] 为了有效地发挥所述作用，Sn原子数比需设为0.05以上。所述Sn原子数比优选为0.07以上。另一方面，若Sn原子数比过大，则氧化物半导体薄膜相对于有机酸或无机酸的蚀刻液的耐受性升高至必要程度以上，氧化物半导体薄膜自身的加工变得困难。另外，有因受到氢扩散的强烈影响而相对于光应力的可靠性降低之虞。因此，Sn原子数比设为0.15以下。 所述Sn原子数比优选为0.10以下。 [0117] 进而，所述氧化物半导体薄膜优选为In相对于In及Sn的合计的原子数比为[0118] 0.30≦In/(In+Sn)≦0.75。 [0119] 若所述In及Sn的添加量的关系中的In/(In+Sn)未满0.30，则载体密度降低而导电率降低，并且容易使薄膜晶体管的场效应迁移率降低。另一方面，若所述In及Sn的添加量的关系中的In/(In+Sn)超过0.75，则相对于应力的可靠性降低。 [0120] 再者，所述In及Sn的添加量的关系中的In/(In+Sn)更优选为0.40以上。另外，In/(In+Sn)更优选为0.67以下，进而优选为0.60以下。 [0121] 进而，所述氧化物半导体薄膜优选为Ga相对于Ga及Sn的合计的原子数比为[0122] 0.75≦Ga/(Ga+Sn)≦0.99。 [0123] 在将本实施方式的氧化物半导体薄膜设为薄膜晶体管的氧化物半导体层的情况下，若增加氧化物半导体薄膜中的Ga含量，则载体密度降低而导电率降低，并且容易使薄膜晶体管的场效应迁移率降低。但是，另一方面，相对于过氧化氢系蚀刻液的耐湿式蚀刻性提高。另外，若增加Sn的添加量，则来自保护膜的氢扩散的影响变得显著，有因氢扩散而载体密度或导电率增加的倾向。 [0124] 另外，在为了应对作为增加Ga添加量的弊端的场效应迁移率的降低、或溅射靶材的导电性的降低而欲增加In添加量的情况下，有引起薄膜晶体管相对于光应力的可靠性的降低、或阈值电压偏移至负电压侧等问题之虞。 [0125] 相对于此，在代替In而增加Sn添加量的情况下，场效应迁移率的降低得到抑制，溅射靶材的导电性得到改善。另外，在增加Sn添加量的情况下，也有阈值电压在0V附近稳定的倾向。因此，认为在增加Ga添加量的情况下，有效的是增加Sn的添加量来代替增加In的添加量。 [0126] 但是，Sn的添加量具有适度的添加范围，若超过所述添加范围，则薄膜晶体管的光应力耐受性的劣化可变得显著。因此，通过以满足所述Ga及Sn的添加量的关系的方式平衡性良好地添加Ga，可获得可靠性高的氧化物半导体。 [0127] 再者，所述Ga及Sn的添加量的关系中的Ga/(Ga+Sn)更优选为0.80以上，进而优选为0.85以上。另外，Ga/(Ga+Sn)更优选为0.95以下，进而优选为0.90以下。 [0128] 另外，第一氧化物半导体层的厚度并无特别限定，但若为10nm以上，则源极/漏极电极的蚀刻加工时的选择性优异，因此优选，更优选为15nm以上。另外，就维持高场效应迁移率的方面而言，例如优选为40nm以下。 [0129] ＜薄膜晶体管＞ [0130] 接着，对本实施方式的薄膜晶体管进一步详细说明。 [0131] 以下，一边参照附图一边对本发明的薄膜晶体管的实施方式进一步详细说明。但是，这些仅示出优选实施方式的例子，本发明并不限定于这些实施方式。 [0132] 如图1所示，在基板1上形成有栅极电极2及栅极绝缘膜3，且在其上形成有(第一)氧化物半导体层4。在(第一)氧化物半导体层4上形成有源极/漏极电极5，且在其上形成有保护膜(绝缘膜)6，透明导电膜8经由接触孔(contact hole)7而与源极/漏极电极5电性连接。再者，(第一)氧化物半导体层4包含所述氧化物半导体薄膜，因此(第一)氧化物半导体层4中的金属元素的原子数比如所述本实施方式的氧化物半导体薄膜中所说明那样。 [0133] 在基板1上形成栅极电极2及栅极绝缘膜3的方法并无特别限定，可采用通常所使用的方法。另外，形成栅极电极2及栅极绝缘膜3的金属的种类也无特别限定，可使用通用的金属。例如，在栅极电极2的形成中，可优选地使用电阻率低的Al、Cu等金属，或耐热性高的Mo、Cr、Ti等高熔点金属，或这些的合金。 [0134] 再者，栅极电极2可为包含多层的层叠型。另外，在栅极绝缘膜3的形成中，可代表性地使用SiOx、SiNx等。此外，也可使用Al2O3或Y2O3等氧化物，或将这些层叠而成者。 [0135] 另外，作为栅极绝缘膜3，例如可设为连续形成有SiOx膜与SiNx膜的层叠型的栅极绝缘膜。SiNx膜与SiOx膜相比成膜速率快、介电常数也高，因此若为此种层叠型的栅极绝缘膜，则可使总膜厚薄。 [0136] 继而，形成具有所述组成的(第一)氧化物半导体层4。(第一)氧化物半导体层4例如可通过直流(Direct Current，DC)溅射法或射频(Radio Frequency，RF)溅射法而成膜，所述DC溅射法或RF溅射法中使用了与欲形成的(第一)氧化物半导体层4相同组成的溅射靶。或者，也可通过使用了多种溅射靶的共溅射(co‑sputter)法来成膜。 [0137] 在通过草酸等有机酸或无机酸对(第一)氧化物半导体层4进行湿式蚀刻后进行图案化。为了改善(第一)氧化物半导体层4的膜质，优选为在图案化后立即进行热处理(预退火(pre‑anneal))。由此，作为晶体管特性的接通电流及场效应迁移率上升，从而使得薄膜晶体管性能提高。作为预退火条件，例如可列举温度：约250℃～400℃、时间：约10分钟～1小时等。 [0138] 在预退火后形成源极/漏极电极5。在本实施方式中，如图1所示，源极/漏极电极5除通道区域以外与(第一)氧化物半导体层4直接接合。 [0139] 再者，源极/漏极电极5的种类并无特别限定，可使用通用的源极/漏极电极。例如，可与栅极电极2同样地使用Al、Mo、Cu、Ti等金属或合金。这些中，因在电阻率低的方面有利而优选为使用Cu或Cu合金。 [0140] 作为源极/漏极电极5的形成方法，例如可在通过磁控溅射(magnetron sputtering)法而形成金属薄膜后，通过光刻(photolithography)进行图案化，并通过过氧化氢系或磷酸硝酸乙酸系的蚀刻液进行湿式蚀刻，由此形成电极。 [0141] 接着，在(第一)氧化物半导体层4上通过化学气相沉积(Chemical Vapor Deposition，CVD)法等而形成保护膜(绝缘膜)6。再者，(第一)氧化物半导体层4的表面因CVD所造成的等离子体损伤(plasma damage)而容易导通化(推测其原因在于：氧化物半导体表面所生成的氧空缺成为电子施体)，因此也可在保护膜6的成膜前进行N2O等离子体照射。N2O等离子体的照射条件只要采用下述文献中记载的条件即可。 [0142] J.帕克(J.Park)等，应用物理快报(Appl.Phys.Lett.)，93,053505(2008)[0143] 此处，在本实施方式中，保护膜6包含SiOx。所述SiOx的形成是在氧化性的环境下进行，因此有包含Cu或Cu合金的源极/漏极电极5发生氧化之虞。因此，也可在源极/漏极电极5中使用耐氧化性高的Cu合金，或者对源极/漏极电极5层叠由高熔点金属形成的顶盖层(cap layer)(例如Mo或Mo合金膜等)来防止氧化，或者在成膜SiOx前薄薄地形成树脂层或SiNx。另外，为了防止来自外部的吸湿等的影响，也可在包含SiOx的保护膜6上进一步重叠树脂层或SiNx膜。 [0144] 接着，通过通常所使用的方法来形成接触孔7，进而，形成氧化铟锡膜(ITO膜)等，由此形成经由接触孔7而与源极/漏极电极5电性连接的透明导电膜8。透明导电膜8的种类并无特别限定，可使用通常所使用的透明导电膜。 [0145] 接着，关于本发明的薄膜晶体管的优选实施方式，参照图2进行说明。如图2所示，在本实施方式的薄膜晶体管中，在基板1上依序层叠有栅极电极2、栅极绝缘膜3、第二氧化物半导体层(通道形成层)4B、第一氧化物半导体层(背后通道层)4A、源极/漏极电极5、保护膜6，且透明导电膜8经由接触孔7而与源极/漏极电极5电性连接。再者，本实施方式的薄膜晶体管中的第一氧化物半导体层4A与图1所示的实施方式的薄膜晶体管中的氧化物半导体层4相同，且使用具有所述组成的氧化物半导体层。 [0146] 再者，在第二氧化物半导体层4B中，与第一氧化物半导体层4A同样地使用了IGZTO，但金属元素比可与第一氧化物半导体层4A中所使用的IGZTO不同。更具体而言，当将第一氧化物半导体层4A中的In、Ga相对于In、Ga、Zn及Sn的合计的原子数比分别设为[In1]、[Ga1]，将第二氧化物半导体层4B中的In、Ga相对于In、Ga、Zn及Sn的合计的原子数比分别设为[In2]、[Ga2]时，优选为满足 [0147] [In1]≦[In2]、 [0148] [Ga1]≧[Ga2]。 [0149] 此处，如上所述，直接暴露于源极/漏极电极加工用蚀刻液中的第一氧化物半导体层4A的耐湿式蚀刻性优异，从而源极/漏极电极加工时的对氧化物半导体层表面的损伤少，因此容易获得良好的薄膜晶体管特性。另外，所述第一氧化物半导体层4A相对于光应力的可靠性也高。 [0150] 另一方面，满足所述关系的第二氧化物半导体层4B可获得高场效应迁移率，且通过将所述第二氧化物半导体层4B形成于第一氧化物半导体层4A之下，可将作为氧化物半导体层全体的场效应迁移率维持得高，同时具有优异的耐湿式蚀刻性。 [0151] 再者，就作为氧化物半导体层全体而实现更高的场效应迁移率的方面而言，优选为第二氧化物半导体层4B中的各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0152] 0.20≦In/(In+Ga+Zn+Sn)≦0.60 [0153] 0.05≦Ga/(In+Ga+Zn+Sn)≦0.25 [0154] 0.15≦Zn/(In+Ga+Zn+Sn)≦0.60 [0155] 0.01≦Sn/(In+Ga+Zn+Sn)≦0.20。 [0156] 另外，第一氧化物半导体层4A与第二氧化物半导体层4B虽各金属元素的比率不同，但在含有作为构成各层的金属元素的In、Ga、Zn及Sn的方面相同。一般而言，若将氧化物半导体层设为层叠结构，则由于金属的种类或含量的不同，当形成配线图案时，可产生第一层与第二层中侧蚀(side etching)量不同等无法图案化为所期望的形状等问题。但是，本实施方式中，即便氧化物半导体层为层叠结构，也可将第一氧化物半导体层4A与第二氧化物半导体层4B的蚀刻速率设为同等程度。结果，相对于氧化物加工用湿式蚀刻液而可溶，从而可一体地对所述层叠结构进行蚀刻。 [0157] 另外，通过将第一氧化物半导体层4A与第二氧化物半导体层4B设为相同的组成体系，层叠界面中的组成的杂乱变少，防止各金属元素的深度分布的急剧变化，因此也可防止在制造步骤中经受热历程时的膜的剥落或偏析、异常粒成长等。 [0158] ＜溅射靶＞ [0159] 本实施方式也涉及一种用以形成所述薄膜晶体管中的第一氧化物半导体层4A的溅射靶。作为溅射靶，优选为使用包含所述元素且与所期望的氧化物半导体层为相同组成的溅射靶，由此，组成差异少，可形成所期望的成分组成的氧化物半导体层。 [0160] 具体而言，本实施方式的溅射靶包含作为金属元素的In、Ga、Zn及Sn、以及O，[0161] 各金属元素相对于所述In、Ga、Zn及Sn的合计的原子数比满足 [0162] 0.05≦In/(In+Ga+Zn+Sn)≦0.25 [0163] 0.20≦Ga/(In+Ga+Zn+Sn)≦0.60 [0164] 0.20≦Zn/(In+Ga+Zn+Sn)≦0.60 [0165] 0.05≦Sn/(In+Ga+Zn+Sn)≦0.15。 [0166] 再者，本实施方式的溅射靶中的In、Ga、Zn及Sn的优选的数值范围及其限定理由与所述氧化物半导体薄膜中所说明者相同。 [0167] 实施例 [0168] 以下，列举实施例及比较例对本发明进一步具体说明，但本发明并不限定于这些实施例。 [0169] [实施例1～实施例4] [0170] 通过下述程序来制作具有第一氧化物半导体层4A与第二氧化物半导体层4B的薄膜晶体管。 [0171] 如图2所示，首先，在玻璃基板1(康宁(Corning)公司制造的伊戈尔(Eagle)XG，直径100nm×厚度0.7mm)上形成作为栅极电极2的Mo薄膜(膜厚100nm)，并通过光刻来图案化为栅极电极2的形状。继而，形成作为栅极绝缘膜3的SiOx膜(膜厚250nm)。所述栅极电极2是使用Mo溅射靶并通过溅射法而成膜。另外，栅极绝缘膜3是使用等离子体CVD法进行成膜。以下示出栅极电极2及栅极绝缘膜3的成膜条件。 [0172] (栅极电极的成膜条件) [0173] 成膜温度：室温 [0174] 成膜功率：300W [0175] 载气：Ar [0176] 气体压力：2mTorr [0177] (栅极绝缘膜的成膜条件) [0178] 载气：SiH4与N2O的混合气体 [0179] 成膜功率：300W [0180] 成膜温度：320℃ [0181] 接着，在栅极绝缘膜3上形成In：Ga：Zn：Sn＝4：1：4：1组成的氧化物半导体层作为第二氧化物半导体层4B(膜厚40nm)。然后，在4B上形成下述表1中记载的各种组成的氧化物半导体层作为第一氧化物半导体层4A(膜厚40nm)。所述第一氧化物半导体层4A及第二氧化物半导体层4B均是使用溅射法进行成膜。溅射中所使用的装置为爱发科公司(ULVAC)(股)制造的“CS‑200”，用以形成第一氧化物半导体层4A及第二氧化物半导体层4B的溅射条件如下所述。 [0182] (用以形成第一氧化物半导体层及第二氧化物半导体层的溅射条件)[0183] 基板温度：室温 [0184] 气体压力：1mTorr [0185] 氧气分压：100×O2/(Ar+O2)＝4％ [0186] 以所述方式形成包含IGZTO的氧化物半导体层4A及氧化物半导体层4B后，通过光刻及湿式蚀刻进行图案化。作为湿式蚀刻液，使用作为包含草酸的蚀刻液的关东化学公司制造的“ITO‑07N”，并将液温设为室温。 [0187] 如上所述，在对第一氧化物半导体层4A及第二氧化物半导体层4B进行图案化后，为了提高第一氧化物半导体层4A及第二氧化物半导体层4B的膜质而实施预退火处理。预退火处理是在大气环境下且在400℃下进行1小时。 [0188] 接着，形成源极/漏极电极5。具体而言，连续地形成膜厚35nm的MoNb膜、膜厚300nm的Cu膜，并通过光刻及利用过氧化氢系的药液的湿式蚀刻进行图案化，形成层叠结构的源极/漏极电极5。在图案化时，使用过氧化氢水(H2O2)无机系蚀刻液。通过源极/漏极电极5的图案化，将TFT的通道长度设为10μm，将通道宽度设为200μm。 [0189] 以所述方式形成源极/漏极电极5后，通过使用萨姆肯(SAMCO)制造的“PD‑220NL”的等离子体CVD法而以膜厚200nm形成SiOx膜，进而以膜厚150nm形成SiNx膜，由此形成包含SiOx膜及SiNx膜的保护膜6。以下示出SiOx膜及SiNx膜的成膜条件。 [0190] (SiOx膜的成膜条件) [0191] 载气：SiH4及N2O的混合气体 [0192] 成膜功率：100W [0193] 成膜温度：230℃ [0194] (SiNx膜的成膜条件) [0195] 载气：NH3、N2及N2O的混合气体 [0196] 成膜功率：100W [0197] 成膜温度：150℃ [0198] 进而，针对保护膜6，在大气中且在300℃下实施1小时的退火处理，使用旋涂机将光硬化树脂以600nm的膜厚成膜于保护膜6上，然后通过光刻来形成通孔图案，并通过反应离子蚀刻(Reactive Ion Etching，RIE)等离子体蚀刻装置在保护膜6中形成接触孔7。 [0199] 最后，在氮气环境下且在250℃下实施30分钟的后退火(post‑anneal)处理。通过以上程序来制造薄膜晶体管。 [0200] [比较例1] [0201] 除使用不含Sn且组成为In：Ga：Zn＝1：2：1的氧化物半导体薄膜作为氧化物半导体层4A(膜厚40nm)以外，与实施例同样地制造比较例1的薄膜晶体管。 [0202] [比较例2] [0203] 除使用不含Sn且组成为In：Ga：Zn＝1：3：3的氧化物半导体薄膜作为氧化物半导体层4A(膜厚40nm)以外，与实施例同样地制造比较例2的薄膜晶体管。 [0204] [比较例3] [0205] 除不形成氧化物半导体层4A，即仅形成所述第二氧化物半导体层4B以外，与实施例同样地制造比较例3的薄膜晶体管。 [0206] 关于以所述方式获得的各薄膜晶体管，在以下的条件下对薄膜晶体管特性及应力耐受性进行评价。 [0207] [晶体管特性的测定] [0208] 晶体管特性(漏极电流‑栅极电压特性，Id‑Vg特性)的测定中使用安捷伦科技(Agilent Technologies)公司制造的“HP4156C”的半导体参数分析仪(semiconductor parameter analyzer)。 [0209] 详细的测定条件如下所述。 [0210] 源极电压：0V [0211] 漏极电压：10V [0212] 栅极电压：‑30V～30V(测定间隔：0.25V) [0213] 基板温度：室温 [0214] ＜场效应迁移率＞ [0215] 场效应迁移率(μFE)是根据TFT特性而在Vg>Vd‑Vth的饱和区域中导出。饱和区域中，将Vg设为栅极电压，将Vd设为漏极电压，将Id设为漏极电流，将L、W分别设为TFT元件的通道长度、通道宽度，将Ci设为栅极绝缘膜的静电容量，将μFE设为场效应迁移率。μFE是根据以下的式而导出。 [0216] [数式1] [0217] [0218] 本实施例中，根据满足线形区域的栅极电压附近的漏极电流‑栅极电压特性(Id‑Vg2 特性)的倾斜率来导出场效应迁移率μFE。本实施例及比较例中，将场效应迁移率为20.0cm /Vs以上者判断为高场效应迁移率。 [0219] ＜阈值电压＞ [0220] 所谓阈值电压(Vth)，是晶体管自断开状态(漏极电流低的状态)移行至接通状态‑9(漏极电流高的状态)时的栅极电压的值。本实施例中，将薄膜晶体管的漏极电流成为10 A时的栅极电压定义为阈值电压，并测定各薄膜晶体管的阈值电压(V)。 [0221] ＜S值(次阈摆动)＞ [0222] S值是使漏极电流上升1位所需的栅极电压的变化量的最小值，且可通过测定S值来评价TFT的开关断开的尺度。本实施例中，将S值为0.5(V/decade)以下者判断为良好的特性。 [0223] [应力耐受性] [0224] 本实施例中，进行2小时的对栅极电极持续施加正偏压的应力施加试验，将应力施加试验前后的阈值电压(Vth)的变动值(阈值电压偏移量：ΔVth)设为TFT特性中的应力耐受性的指标。 [0225] 应力施加试验的条件如下所述。 [0226] 栅极电压：+20V [0227] 源极/漏极电压：0.1V [0228] 基板温度：60℃ [0229] 应力施加时间：2小时 [0230] 本实施例及比较例中，将应力施加试验前后的阈值电压(Vth)的偏移量(ΔVth)为3.0V以下者判断为应力耐受性优异。 [0231] 将实施例1～实施例4的第一氧化物半导体层的组成示于下述表1中，将实施例1～实施例4及比较例1～比较例3的评价结果示于下述表2中。 [0232] [表1] [0233] [0234] [表2] [0235] [0236] 如表1及表2所示，各实施例的薄膜晶体管中所使用的氧化物半导体层中的各金属元素的组成为本发明中规定的范围内，其结果，场效应迁移率满足为20.0cm2/Vs以上，S值为0.5(V/decade)以下且应力施加试验前后的阈值电压(Vth)的偏移量(ΔVth)满足为3.0V以下，从而实现了高场效应迁移率、小的S值及优异的应力耐受性的并存。 [0237] 比较例1及比较例2中，In、Ga及Zn的原子数比为本发明的范围内，但由于不含Sn，因此应力耐受性或S值的评价结果差。 [0238] 比较例3为未形成氧化物半导体层4A而仅形成第二氧化物半导体层4B者，虽然场效应迁移率优异，但第二氧化物半导体暴露于蚀刻液中，因此第二氧化物半导体层受损而S值成为高值。 [0239] 以上，一边参照附图一边对各种实施方式进行了说明，但本发明当然不限定于所述例子。对本领域技术人员而言明确的是，在权利要求记载的范围内，可想到各种变更例或修正例，应了解这些当然也属于本发明的技术范围。另外，在不脱离发明的主旨的范围内，可对所述实施方式的各构成要素进行任意组合。 |
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