集成电路存储器器件广泛地用于许多消耗装置、工业和其它应用 中。如本领域的技术人员所公知的，集成电路存储器器件通常包含一 个或多个大的存储器单元阵列，所述一个或多个大的存储器单元阵列 通常以行和列布置。随着集成电路存储器器件的集成密度不断增加， 相邻行和/或列会更紧密地挤在一起。由于它们之间的各种不希望的耦 合，所以这样挤在一起会在相邻存储器单元当中产生干扰。

本发明的一些实施例提供了集成电路存储器器件，该集成电路存 储器器件包括集成电路衬底和远离衬底延伸的多个半导体基架。该半 导体基架具有远离衬底的半导体顶部。至少两个相邻半导体基架具有 不同高度，以便使所述至少两个相邻半导体基架的半导体顶部远离衬 底不同距离。在具有不同高度的至少两个相邻半导体基架中的每一个 上提供相应的存储器单元。虽然该集成电路存储器器件具有高集成密 度，但是通过在具有不同高度的半导体基架上提供相邻存储器单元， 也能够减小它们之间的耦合。
在一些实施例中，多个半导体基架包括远离衬底延伸的半导体基 架的第一和第二交织阵列。半导体基架具有远离衬底的半导体顶部。 第一阵列具有第一高度而第二阵列具有不同于第一高度的第二高度。
而且，在一些实施例中，存储器单元包括NAND存储器单元。在 一些实施例中，NAND存储器单元包括其中的浮置栅极，且不同高度 是充分不同的以便使至少一个浮置栅极的底部比至少一个浮置栅极的 顶部更远离衬底。
同样，在一些实施例中，多个基架限定了在它们之间的多个沟槽， 且在多个沟槽中提供隔离层。在一些实施例中，至少三个相邻半导体 基架之间的隔离层远离衬底延伸相同距离。
根据本发明的各种实施例的NAND闪速存储器器件包括多个交替 的奇数和偶数位线和闪速存储器单元的多个奇数和偶数串，相应的奇 数和偶数串串联连接到相应的奇数和偶数位线。还提供了多个交替的 奇数和偶数半导体基架。闪速存储器单元的相应的奇数串在相应的奇 数半导体基架上且闪速存储器单元的相应的偶数串在相应的偶数半导 体基架上。多个奇数半导体基架相比于多个偶数半导体基架而具有不 同高度。
在一些实施例中，闪速存储器单元是浮置栅极NAND闪速存储器 单元，该浮置栅极NAND闪速存储器单元包括半导体基架上的隧道层、 该隧道层上的浮置栅极、该浮置栅极上的电介质层和该电介质层上的 控制栅极。在一些实施例中，电介质层沿着浮置栅极的顶部延伸但不 沿着它的侧壁延伸。在其它实施例中，电介质层沿着浮置栅极的顶部 延伸且进一步沿着它的侧壁延伸。而且，在一些实施例中，不同高度 是充分不同的以便使奇数串中的浮置栅极的底部比偶数串中的浮置栅 极的顶部更远离衬底。而且，在一些实施例中，电介质层可包括：氧 化硅；氮化硅；氧化铝；氧化铪；其它高介电常数材料；氧化硅、氮 化硅和氧化硅的叠层；氧化硅、氧化铝和氧化硅的叠层；氧化硅、氧 化铪和氮化硅的叠层；和/或氧化硅、介电常数材料和氧化硅的叠层。
在其它实施例中，闪速存储器单元是电荷俘获型NAND闪速存储 器单元，该电荷俘获型NAND闪速存储器单元包括半导体基架上的隧 道层、该隧道层上的电荷俘获层、该电荷俘获层上的电介质层和该电 介质层上的栅极。在一些实施例中，电介质层沿着电荷俘获层的顶部 延伸但不沿着它的侧壁延伸。然而在其它实施例中，电介质层沿着电 荷俘获层的顶部延伸且进一步沿着它的侧壁延伸。而且，在一些实施 例中，不同高度是充分不同的以便使奇数串中的电荷俘获层的底部比 偶数串中的电荷俘获层的顶部更远离衬底。电介质层可包括上述材料 中的一种或多种。
可将本发明的任一和所有实施例与被配置为将信息写入到存储器 器件中和从存储器器件中读出信息的主机设备结合。该主机设备可包 括存储器控制器、微处理器、相机、无线终端、便携式媒体播放器、 台式计算机、笔记本式计算机和/或运输工具导航系统。而且，可使用 NOR闪速存储器单元和/或其它类型的存储器单元。
根据本发明的各种实施例，通过形成远离集成电路衬底延伸的多 个半导体基架，可制造集成电路存储器器件，半导体基架具有远离衬 底的半导体顶部。至少两个相邻半导体基架具有不同高度，以便使至 少两个相邻半导体基架的半导体顶部远离衬底不同距离。在具有不同 高度的至少两个相邻半导体基架中的每一个上形成相应的存储器单 元。
在一些实施例中，通过在集成电路衬底中形成间隔开的前体基架， 掩蔽集成电路衬底的、在前体基架之间的部分以暴露前体基架和掩蔽 部分之间的集成电路衬底，并蚀刻前体基架和掩蔽部分之间的集成电 路衬底以限定多个半导体基架，来制造半导体基架。在一些实施例中， 在半导体基架之间形成隔离层。
在其它实施例中，通过在集成电路衬底中形成间隔开的前体基架， 在该间隔开的前体基架上和在它们之间的集成电路衬底上形成共形 层，并且在共形层的、在间隔开的前体基架之间的集成电路衬底上的 一部分上形成掩蔽层，来制造半导体基架。移除前体基架和掩蔽层之 间的共形层以暴露集成电路衬底。然后蚀刻暴露在前体基架和掩蔽层 之间的集成电路衬底，以限定多个半导体基架。在半导体基架之间可 形成隔离层。
在一些实施例中，可通过在半导体基架上形成隧道层、在该隧道 层上形成浮置栅极、在该浮置栅极上形成电介质层和在该电介质层上 形成控制栅极来制造存储器单元本身，以由此形成浮置栅极闪速存储 器器件。电介质层可沿着浮置栅极的顶部但不沿着它的侧壁形成，或 者可进一步沿着它的侧壁延伸。该电介质层可包括上述的任一种材料。
在本发明的其它实施例中，可通过在半导体基架上形成隧道层、 在该隧道层上形成电荷俘获层、在该电荷俘获层上形成电介质层和在 该电介质层上形成栅极来制造相应的存储器单元，以由此形成电荷俘 获闪速存储器器件。电介质层可沿着电荷俘获层的顶部形成，但不沿 着它的侧壁延伸，或者还可沿着它的侧壁延伸。该电介质层可包括上 述的任一种材料。
本发明的其它实施例提供了减小集成电路衬底上的存储器单元的 相邻行当中的耦合(例如，电容耦合)的方法。这些方法包括在远离 集成电路衬底延伸不同距离的相邻半导体基架上形成存储器单元的相 邻行。在一些实施例中，在相邻的间隔开的半导体基架上形成存储器 单元的相邻行，该相邻的间隔开的半导体基架具有远离集成电路衬底 延伸不同距离的顶部。在远离集成电路衬底延伸不同距离的半导体基 架之间还可形成隔离层。在一些实施例中，在至少三个相邻半导体基 架之间隔离层远离集成电路衬底延伸相同距离。而且，在一些实施例 中，存储器单元是NAND闪速存储器单元。
附图说明
图1A是根据本发明的各种实施例的集成电路存储器器件的截面 图。
图1B是根据本发明的实施例的、图1A的实施例在其中间制造步 骤期间的截面图。
图2-4是图1B的实施例在根据本发明的各种实施例的其中间制造 步骤期间的截面图。
图5是根据本发明的各种实施例的浮置栅极NAND闪速存储器器 件的截面图。
图6是根据本发明的各种实施例的NAND闪速存储器器件的电路 图。
图7-20是根据本发明的各种实施例的制造集成电路存储器器件的 方法和根据本发明不同实施例的、如此制造的器件的截面图。
图21是根据本发明的实施例的电荷俘获闪速存储器器件的截面 图。
图22-24是根据本发明的各种实施例的、根据图21的实施例的电 荷俘获闪速存储器器件在中间制造步骤期间的截面图。
图25是包含存储器单元阵列的NAND闪速存储器器件的总框图。
图26图示了根据本发明的各种实施例的、与控制/解码器电路相 结合的NAND单元阵列。
图27-36图示了根据本发明的各种实施例的、与各种主机设备相 结合的存储器器件。

下文中，参考示出了本发明的实施例的附图更全面地描述了本发 明。然而，本发明可以以许多不同的形式具体化，且不应解释为限于 在此阐述的实施例。更确切地说，提供这些实施例是为了使本公开详 尽而完整，并向本领域的技术人员完全传达本发明的范围。在附图中， 为了清楚可夸大层和区域的尺寸和相对尺寸。
应理解，当把元件或层被指出为“在另一元件或层上”、“连接到” 或“耦合到”另一元件或层(和其变体)时，它可以直接在另一元件或层 上、连接或耦合到另一元件或层或者可存在介于其间的元件或层。相 反，当把元件称为“直接在另一元件或层上”、“直接连接到”或“直接耦 合到”另一元件或层(和其变体)时，不存在介于其间的元件或层。自 始至终相同的附图标记表示相同的元件。如在此使用的，术语“和/或” 包括列出的相关术语中的一个或多个的任一组合和所有组合。
应理解，虽然在此可使用术语第一、第二、奇数、偶数等来描述 各种元件、部件、区域、层和/或部分，但这些元件、部件、区域、层 和/或部分不应被这些术语限制。这些术语仅用于使一个元件、部件、 区域、层或部分与另一区域、层或部分区分开。因此，在不偏离本发 明的教导的前提下，可将下面描述的第一或奇数元件、部件、区域、 层或部分称为第二或偶数元件、部件、区域、层或部分。
为便于描述在此可使用空间相对术语，例如“在……之下”、 “在……下面”、“下部的”、“在……上方”、“上部的”、“顶部的”、“底部 的”等，来描述图中示例的一个元件或特征与另一(些)元件或特征的 关系。应理解，空间相对术语意图包括除图中所描绘的方位以外的、 器件在使用或操作中的各种方位。例如，如果图中的器件翻转，则描 述为“在其它元件或特征下面”或“在其它元件或特征之下”的元件随后 将会定位为“在其它元件或特征上方”。因此，示例性术语“在……下面” 可包括上方和下面两个方位。可用其它方式定位器件(旋转90度或处 于其它方位)并且相应地阐明在此使用的空间相对描述符。还应理解， 如在此使用的，术语“行”或“水平的”和“列”或“垂直的”表示能相互正交 的两个相对的非平行方向。然而，这些术语也意图包括各种方位。
在此使用的术语学目的仅在于描述特定实施例而不意图限制本发 明。如在此使用的，单数形式“一”或“该”意图也包括复数形式，除非 上下文清楚地用其它方式表示。还应理解，术语“包含”、“包括”和它的 变体，当在该说明书中使用时，列举存在的所述特征、整体、步骤、 操作、元件和/或部件，但不排除存在或添加一个或多个其它特征、整 体、步骤、操作、元件、部件和/或它们的组。
参考本发明的理想实施例(和中间结构)的示意图的截面图，在 此描述本发明的例证实施例。同样地，由于例如作为制造技术和/或偏 差，所以将要期望图示的形状的变化。因此，本发明的例证实施例将 不解释为限于在此图示的区域的特定形状，而是包括由例如制造导致 的形状的偏差。例如，示出为矩形的注入区一般将具有圆形的或弯曲 的特征和/或其边缘上的注入浓度不是从注入区到非注入区的二元变 化。同样地，通过注入形成的掩埋区会产生掩埋区和表面之间的区域 中的一些注入，经由该表面发生注入。因此，图中图示的区域实际上 是示意性的，并且它们的形状并非意图图示器件的区域的实际形状且 并非意图限制本发明的范围。
除非另外规定，否则在此使用的所有术语(包括技术和科学术语) 具有与本发明所属的领域中一个普通技术人员通常理解的相同的含 义。还应理解，术语例如通用词典中所定义的那些术语将被阐明为具 有与它们在相关技术的上下文中的含义一致的含义，且不被阐明为理 想的或过于正式的意义，除非在这里如此明确地定义。
图1A是根据本发明的各种实施例的集成电路存储器器件的截面 图。如图1A所示，该集成电路存储器器件包括集成电路衬底10。多 个半导体基架10a、10b从衬底10延伸出来。至少两个相邻半导体基架 10a、10b具有不同高度，以便使至少两个相邻的半导体基架10a、10b 的半导体顶部离开衬底不同的距离。例如，如图1A所示，半导体基架 10a的顶部比半导体基架10b的顶部从衬底10延伸的更远。如在此使 用的，术语“顶部”指的是离衬底10最远的表面。应理解，衬底10可包 括单一元素和/或化合物体半导体衬底，或可包括利用例如绝缘体上半 导体(SOI)技术或其它技术的技术在另一衬底上的一个或多个单一与 元素和/或化合物半导体层。在一些实施例中，半导体基架10a、10b可 以与衬底上的体半导体衬底或半导体层成一体。
仍参考图1A，这些实施例在具有不同高度的至少两个相邻半导体 基架10a、10b中相应上半导体基架还提供了相应的存储器单元30a、 30b。在一些实施例中，这些存储器单元30a、30b可以是闪速存储器单 元，例如NAND闪速存储器单元，并可包括将在下面详细描述的浮置 栅极NAND存储器单元和/或电荷俘获(trap)NAND存储器单元。然 而，也可使用其它存储器单元，例如NOR闪速存储器单元或非闪速存 储器单元。此外，在一些实施例中，半导体基架10a、10b的不同高度 是充分不同的，以便使至少一个存储器单元30a的底部比至少一个存储 器单元30b的顶部更远离衬底10。如在此使用的，“底部”指的是最靠 近于衬底10的表面。
最后，仍参考图1A，多个基架可限定它们之间的多个沟槽并且可 在多个沟槽中提供隔离层20，例如氧化物隔离层。如图1所示，在一 些实施例中，至少三个相邻半导体基架之间的隔离层从衬底10延伸相 同的距离。
图1B是图1A的实施例在存储器单元30a、30b形成之前的中间 制造期间的截面图。如图1B所示，形成不同高度的基架10a、10b。不 同高度的基架10a、10b限定了它们之间的沟槽18。隔离层20，例如氧 化物隔离层，可形成在沟槽18中，且在一些实施中，可填充沟槽18。 与相同高度的基架相比，不同高度的基架能减少相邻存储器单元之间 的干扰。
图2-4是根据本发明的各种实施例、图1B的实施例在其中间制造 步骤期间的截面图。现在参考图2，在衬底10上形成第一掩模图案12， 且通过蚀刻通过第一掩模图案12来形成第一凹陷区14。凹陷14的高 度可对应于第一和第二基架之间的希望的高度差，且在一些实施例中， 凹陷14的高度可以在约和约之间。图2中形成的基架10c 可被称为“前体基架(precursor pedestal)”10c。
现在参考图3，在图2的凹陷区14上形成第二掩模图案16，且分 别利用第一和第二掩模图案12和16通过蚀刻来形成沟槽18，以形成 具有不同高度的基架10a、10b。因此，图3图示了在前体基架10c之 间的集成电路衬底10的掩蔽部分，以暴露前体基架10c和掩蔽部分16 之间的集成电路衬底，并蚀刻前体基架10c和掩蔽部分18之间的集成 电路衬底，以限定多个半导体基架10a、10b。同样，如图3所示，在 一些实施例中，基架10a、10b的宽度可以是相同的。然而，在其它实 施例中，可提供不同宽度。
现在参考图4，例如，利用化学气相淀积(CVD)和回蚀刻和/或 化学机械抛光(CMP)来形成隔离层，例如氧化物隔离层20。然后移 除第一和第二掩模图案12和16。
现在参考图5，在半导体基架10a、10b的顶部上形成多个存储器 单元。在图5中，通过制造隧道氧化物层来形成多个浮置栅极NAND 闪速存储器单元，该隧道氧化物层在第一基架10a上具有第一隧道氧化 物层部分128a并且在第二基架10b上具有第二隧道氧化物部分128b。 然后在隧道氧化物层上形成浮置栅极层，以由此在第一隧道氧化物部 分128a上提供第一浮置栅极层部分140a并且在第二隧道氧化物部分 128b上提供第二浮置栅极层部分140b。然后在浮置栅极部分140a、140b 上形成又称为层间多晶电介质(Inter Poly Dielectric)(IPD)层136 的电介质层，并在IPD层136上形成控制栅极138。IPD层136可包括： 氧化硅；氮化硅和氧化硅；氧化硅、氧化铝和氧化硅的叠层；氧化硅、 氧化铪和氧化硅的叠层；和/或氧化硅、高介电常数材料和氧化硅的叠 层。
在本发明的一些实施例中，IPD 136沿着浮置栅极140a、140b的 顶部延伸，但不沿着它的侧壁延伸。然而，在其它实施例中(图5中 未示出)，IPD 136沿着浮置栅极140a、140b的顶部延伸，且还至少 部分地沿着它的侧壁延伸。而且，如图5所示，在一些实施例中，基 架10a、10b的不同高度是充分不同的，例如，第一浮置栅极140a的底 部比第二浮置栅极140b的顶部更远离衬底10。
因此，根据本发明的一些实施例的不同高度的有源结构相比于相 同高度的有源结构而能够提供在相邻存储器单元之间具有更低干扰的 NAND浮置栅极存储器单元。可在相邻浮置栅极之间提供已减小的、 最小的和/或无干扰的电容。
图6是根据本发明的各种实施例的NAND闪速存储器器件的电路 图。如图6所示，这些NAND闪速存储器器件分别包含多个奇数和偶 数(即，交替的)位线B/Lo、B/Le，闪速存储器单元Ml???-Mm的多个 奇数和偶数串，串联连接到相应的奇数和偶数位线B/Lo、B/Le的相应 的奇数和偶数串。提供多个奇数和偶数半导体基架10a、10b。闪速存 储器单元的相应的奇数串在相应的奇数半导体基架10a上，且闪速存储 器单元的相应的偶数串在相应的偶数半导体基架10b上，其中奇数半 导体基架10a具有与偶数半导体基架10b不同的高度。在一些实施例中， 提供32个存储器单元Mm。而且，在一些实施例中，每一串也可包括 串选择晶体管SST和地选择晶体管GST。还提供了多个字线 WL1-WLm、串选择线SSL、地选择线GSL和公共源极线CSL。
图7-20是根据本发明的其它实施例的、制造集成电路存储器器件 的方法和如此制造的器件的截面图。参考图7，例如通过氧化衬底100， 在衬底100上形成约厚度的衬垫氧化物102。衬底100可包括对 于先前图中的衬底10所描述的实施例中的任一个。例如利用CVD在 衬垫氧化物102上形成约厚度的氮化物层104。然后在氮化物 层104上形成光致抗蚀剂图案106。
现在参考图8，通过利用光致抗蚀剂106作为掩模蚀刻氮化物层 104和衬垫(pad)氧化物102来形成硬掩模110，以提供包括已构图的 氮化物层104a和已构图的衬垫氧化物102a的硬掩模110。该构图形成 凹陷区112，它的深度可限定第一和第二基架高度之间的差。在硬掩模 110之下形成间隔开的前体基架100c时可观看到凹陷区。
现在参考图9，在第一间隔开的前体基架100c上、在硬掩模110 上和在它们之间的集成电路衬底100上形成共形绝缘层114。该绝缘层 114可通过CVD工艺形成。在一些实施例中，间隙116的宽度可以与 将要形成的第一和第二有源基架的宽度相同。
现在参考图10，例如利用CVD、回蚀刻和/或CMP工艺，在间隙 116中形成第二绝缘层118。图10的操作可认为是在间隔开的前体基 架100c之间的集成电路衬底上的部分的共形层114上形成掩蔽层118。
现在参考图11，然后在前体基架100c和掩蔽层118之间移除共形 层114以暴露集成电路衬底并形成第一沟槽122。如图12所示对前体 基架100c和掩蔽层118之间暴露的集成电路衬底进一步执行蚀刻，以 由此限定第一半导体基架100a和第二半导体基架100b。
现在参考图13，例如利用未掺杂硅玻璃(USG)的CVD、回蚀刻 和/或CMP工艺，在第二沟槽122中形成隔离层124。然后，如图14 所示，例如利用湿法蚀刻，移除硬掩模110、共形层的剩余部分114a 和第二掩模118a的剩余部分。如图14所示，由此在第一和第二半导体 基架100a、100b上分别形成第一间隙126a和第二间隙126b。
现在参考图15，例如通过执行氧化，在第一和第二半导体基架 100a、100b的顶部上形成约的隧道氧化物层128a。参考图16，然 后例如利用多晶硅的CVD、回蚀刻和/或CMP，在隧道氧化物128上 形成浮置栅极层130。现在参考图17，然后执行CMP以减小浮置栅极 层的高度，由此分别形成第一和第二浮置栅极层部分130a、130b。然 后，参考图18，利用以第二光致抗蚀剂图案132来掩蔽的蚀刻工艺， 如由130c所示减小第二浮置栅极层部分130b的厚度，以得到与第一浮 置栅极层部分130a相同的厚度。在其它实施例中，可以提供不同厚度。
在图19中，移除第二光致抗蚀剂图案132，然后例如利用CVD， 在浮置栅极130a上形成厚度约为的又称为层间多晶电介质(IPD) 层136的电介质层。IPD层136可包括：氧化硅；氮化硅和氧化硅；氧 化硅、氧化铝和氧化硅的叠层；氧化硅、氧化铪和氧化硅的叠层；和/ 或氧化硅、高介电常数材料和氧化硅的叠层。最后，参考图20，利用 例如多晶硅和/或金属的CVD来形成控制栅极138。因此，可制造浮置 栅极闪速存储器器件。
图21图示了本发明的其它实施例，其中提供了电荷俘获闪速存储 器器件。与图20的实施例不同，电荷俘获闪速存储器器件使用分别在 隧道氧化物层部分128a、128b上的第一电荷俘获层150a和第二电荷俘 获层150b。在电荷俘获层150a和150b上提供了又称为阻挡电介质层 152的电介质层152，并在阻挡电介质层152上提供栅极154。阻挡电 介质层152可包括上面已经描述的、与IPD层136有关的一种或多种 材料。而且如图21所示，在一些实施例中，第一电荷俘获层150a的底 部比第二电荷俘获层150b的顶部更远离衬底100，以减小、最小化或 消除邻近电荷俘获闪速存储器器件之间的电容性耦合和/或其它耦合。
图22-24是根据本发明的各种实施例的、根据图21的实施例的电 荷俘获闪速存储器器件在中间制造步骤期间的截面图。在执行图22的 步骤之前，可执行图7-15的制造步骤。然后，参考图22，可在隧道氧 化物层128上形成包含第一电荷俘获层部分148a和第二电荷俘获层部 分148b的电荷俘获层。电荷俘获层可包括氮化层和/或其它常规的电荷 俘获层。如图23所示，可利用第二光致抗蚀剂图案132和回蚀刻工艺 来控制第二电荷俘获层的高度，以提供与第一电荷俘获层148b相同厚 度的第二电荷俘获层148c。在其它实施例中，可提供不同厚度。
现在参考图24，形成并回蚀刻电荷俘获层以在第一基架100a上形 成第一电荷俘获层部分150a和在第二基架100b上形成第二电荷俘获层 部分150b。然后利用例如以上描述的、与IPD136有关的任何一种材 料形成电介质阻挡层152。然后在阻挡层152上形成栅极154。
图25是根据本发明在此描述的任一实施例的、包含存储器单元阵 列310的NAND闪速存储器器件的总框图。提供页面缓冲器320和Y 选通电路330，以及响应命令CMD和地址ADDRESS的控制/解码器电 路340。图26图示了图6的NAND单元阵列和图25的控制/解码器电 路340。
可与被配置为将信息写入到存储器器件中和从存储器器件中读出 信息的主机设备相结合来使用根据本发明的各种实施例的存储器器 件。因此，例如，图27图示了根据本发明的任意实施例的、包含存储 器控制器520和存储器510的存储器卡530。图28图示了数码相机55 中使用的存储器卡530。图29图示了在无线终端例如移动电话500中 使用的存储器卡530。图30图示了根据本发明的任意实施例的、与便 携式媒体播放器600例如MP3播放器或其它便携式播放器相结合的存 储器器件510，且便携式媒体播放器600可包括存储器控制器520、器 件控制器610、接口630和显象部件620。图31图示了与通用主机700 相结合的存储器510，图32图示了存储器510和存储器控制器520集 成到卡530上并且与可以是个人计算机的主机700一起使用。图33图 示了包含CPU 810和存储器510的卡800且其可包含在图34中所示的 笔记本式计算机800中。代替硬盘驱动器或除硬盘驱动器之外，可使 用卡800。图35包含运输工具800，该运输工具800包含具有CPU 810 和根据本发明的任意实施例的存储器510的微处理器800，且微处理器 800可用作运输工具导航系统的零件。最后，图36图示了存储器卡530， 其包含根据本发明的任意实施例的存储器510和可用作飞机导航系统 的零件的存储器控制器520。
因此，根据本发明的各种实施例，通过在从集成电路衬底延伸不 同距离的相邻半导体基架上形成存储器单元的相邻行/列，可减少或防 止在集成电路衬底上的存储器单元的相邻行/列当中的耦合。与全部在 离集成电路衬底相同距离处形成的存储器单元相比，由于相邻单元中 的高度或深度间隔，可获得减少的耦合，例如减少的电容性耦合。即 使在水平/横向方向上使单元挤在一起时，也可在垂直/高度方向上获得 适当的间隔。
在附图和说明书中，已公开了本发明的实施例，虽然使用特定术 语，但它们仅用于一般的和描述性的意义而不是用于限制的目的，本 发明的范围在所附的权利要求书中得以阐明。
相关申请的交织参考
本申请根据35 USC§119而要求于2007年8月23日提交的韩国 专利申请No.10-2007-0084760的优先权，据此，该韩国专利申请的公 开如在此充分阐述的那样通过参考全部结合于此。