技术领域
[0001] 本
申请涉及
信号测量技术领域，更具体地说，涉及一种基于FPGA的频率计及频率测量方法。
背景技术
[0002] 频率测量贯穿于人们的日常生活、工作以及科学研究等领域中，是最基本的参数之一。随着科学技术的不断发展和社会的需求，特别是在无线通信领域以及
电子技术领域中，人们对于频率测量
精度的要求越来越高。现今主流的对频率的高精度测量通常采用时间测量法，将待测信号分频至较低频率获得分频信号，对若干个分频信号周期进行粗时间和细时间的时间间隔测量；然后结合总分频倍数计算获得待测信号周期，最后通过求待测信号周期倒数的方法获得待测信号的频率。其中，对于细时间测量的精度的提升，是得到提高待测信号的频率测量精度的关键。
[0003]
现有技术中通常由定制的专用集成
电路(Application Specific Integrated Circuit，ASIC)或现场可编程
门阵列(Field－Programmable Gate Array，FPGA)作为核心芯片实现具有频率测量功能的频率计，通过采用模拟内插法或延时线内插法或游标法等实现细时间时间间隔的精确测量；其中基于ASIC实现的频率计采用模拟内插法和游标法等对细时间间隔的测量精度要高于基于FPGA实现的频率计采用的延时线内插法。但是定制ASIC实现频率测量的频率计相较于基于FPGA设计实现频率测量的频率计开发周期长，电路设计复杂，成本高。因此，如何提高基于FPGA的频率计的频率测量精度成为研发人员努
力的方向之一。
发明内容
[0004] 为解决上述技术问题，本发明提供了一种基于FPGA的频率计及频率测量方法，以实现提高基于FPGA的频率计的频率测量精度的目的。
[0005] 为实现上述技术目的，本发明
实施例提供了如下技术方案：
[0006] 一种基于FPGA的频率计，所述频率计包括：时钟源、上位机、分频整形单元及处理单元；
[0007] 所述时钟源与所述处理单元的
时钟信号输入端连接，用于为所述处理单元提供时钟信号；
[0008] 所述分频整形单元用于接收外界原始信号，并对其以第一分频倍数进行分频处理后获得待测信号；
[0009] 所述处理单元用于利用所述时钟信号生成的工作时钟信号作为时钟基准，对待测信号以第二分频倍数进行分频处理得到分频信号，并对所述分频信号周期利用时间测量法，以与所述分频信号上升沿相对应的待测信号上升沿为对象，进行多次细时间测量得到测量结果和一次粗时间测量获得第一时间值，结合所述第一分频倍数和第二分频倍数计算所述外界原始信号的频率，并将所述外界原始信号的频率向所述上位机传送；
[0010] 所述处理单元设置于
现场可编程门阵列FPGA中。
[0011] 优选的，所述处理单元包括时钟模
块、分频模块、管理模块、粗计数模块、细时间测量模块、运算处理模块及通讯模块；其中，
[0012] 所述时钟模块用于接收所述时钟信号，对所述时钟信号进行处理后获得工作时钟信号，所述工作时钟信号作为所述管理模块、粗计数模块、细时间测量模块及运算处理模块的时钟基准；
[0013] 所述管理模块用于为所述细时间测量模块、粗计数模块、运算处理模块和通讯模块提供控制功能和用于为所述细时间测量模块提供选择
控制信号及测量次数控制信号；
[0014] 所述分频模块用于对所述待测信号进行分频处理获得分频信号，所述分频信号周期即为所述时间测量法测量的时间间隔，所述分频信号为该测量的开始控制信号；
[0015] 所述细时间测量模块用于利用所述待测信号、分频信号、选择控制信号及测量次数控制信号生成使能信号向所述粗计数模块及管理模块传送，并对与分频信号上升沿相对应的待测信号上升沿在每个分频信号周期内进行多次细时间测量，并将测量结果发送给所述运算处理模块；
[0016] 所述粗计数模块用于结合所述使能信号、工作时钟信号及管理模块的控制，对待测信号在每个分频信号周期内进行一次粗时间测量获得第一时间值，并将其传送给所述运算处理模块；
[0017] 所述运算处理模块用于接收所述第一时间值及多次细时间测量的测量结果，并结合所述分频整形单元的第一分频倍数和所述分频模块的第二分频倍数计算获得所述外界原始信号的频率，并将其通过所述通讯模块向所述上位机传送；
[0018] 所述第二分频倍数等于闸门时间内所述待测信号的上升沿数目。
[0019] 优选的，所述运算处理模块用于接收所述第一时间值及多次细时间测量的测量结果，并结合所述分频整形单元的第一分频倍数和所述分频模块的第二分频倍数计算获得所述外界原始信号的频率包括：
[0020] 所述运算处理模块接收到所述第一时间值及多次细时间测量的测量结果后，对所述多次细时间测量的测量结果进行运算获得第二时间值，利用所述第一时间值及第二时间值计算获得一个分频信号周期内与分频信号前沿相对应的待测信号前沿时刻，并结合与该分频信号周期相邻的分频信号周期内与分频信号前沿相对应的待测信号前沿时刻进行计算，获得所述分频信号周期；将所述分频信号周期除以所述第一分频倍数和第二分频倍数获得所述待测信号的周期，并对所述待测信号的周期进行取倒数运算，获得所述外界原始信号的频率。
[0021] 优选的，所述细时间测量模块包括：震荡环、D触发器组、第二D触发器和译码器；所述震荡环包括多路选择器，延时链和
反相器；其中，
[0022] 所述多路选择器为一个两路的选择器，其第一信号输入端用于接收所述待测信号，控制信号输入端用于接收所述选择控制信号，所述多路选择器的信号输出端与所述延时链的信号输入端连接，所述延时链的信号输出端与所述反相器的信号输入端连接，所述反相器的信号输出端与所述多路选择器的第二信号输入端连接，所述多路选择器用于在所述选择控制信号的控制下控制进入所述延时链的信号；
[0023] 所述延时链用于对接收到的待测信号进行延时传输，由FPGA内部加法器的进位链构成，进位链各个单元之间的非线性延时由码
密度法进行标定，每个延迟单元后端都具有抽头；
[0024] 所述反相器用于将延时链输出的待测信号边沿状态进行翻转，使得信号上升沿在两次经过反相器后回到原来状态，当所述多路选择器在所述选择控制信号的控制下将第二信号输入端接到输出端时，其形成延时链-反相器-多路选择器-延时链的震荡环，待测信号上升沿在震荡环中传输，相邻两个上升沿到达延时链的时间差，即为信号的振荡周期；
[0025] 所述D触发器组包括多个D触发器，其信号输入端依次与延时链各个延时单元后端的抽头连接，时钟端接收所述工作时钟信号，从而在工作时钟上升沿到来时
锁存延时链状态；信号输出端与译码器连接，用于将锁存的状态发送给译码器进行译码处理；所述D触发器组的首个D触发器为第一D触发器，所述第一D触发器的信号输出端同时连接于所述第二D触发器输入端；所述第一D触发器向所述第二D触发器输出第一信号；对所述第二D触发器的
输出信号进行取非运算以后获得第二信号，所述第一信号、第二信号与所述分频信号及测量次数控制信号进行与逻辑运算获得所述使能信号并向所述译码器及粗计数模块传送；
[0026] 所述译码器用于在所述使能信号的触发下，对所述锁存结果进行译码处理，获得所述测量结果；
[0027] 所述D触发器组和译码器，即用于在待测信号前沿进入延时链后，在使能信号的控制下，将其在延时链中的
位置信息转换为细时间测量结果。
[0028] 优选的，所述多次细时间测量通过形成所述震荡环，采用多次测量法实现，其中：
[0029] 所述震荡环在所述待测信号通过所述多路选择器第一信号输入端进入所述延时链后，通过改变所述多路选择器控制信号输入端的选择控制信号，将所述多路选择器的第二信号输入端接入所述延时链，使得从所述延时链输出的待测信号经过所述反相器翻转状态和所述多路选择器后再次进入延时链，所述待测信号上升沿经过两次翻转状态后重新变为上升沿输入到延时链中，所述译码器在所述使能信号的控制下，进行译码得到细时间测量结果，即可实现在一个分频信号周期内，对于同一个待测信号上升沿进行多次细时间测量，然后经过计算得到更加精确的细时间测量结果，此即进一步提升测量精度的多次测量法。
[0030] 优选的，所述粗计数模块用于结合所述使能信号、工作时钟信号及管理模块的控制，对待测信号在每个分频信号周期内进行一次粗时间测量获得第一时间值，并将其传送给所述运算处理模块包括：
[0031] 所述粗计数模块在所述管理模块的控制下开始工作，在每个分频信号周期内对所述工作时钟信号的上升沿进行计数获得计数结果，将所述计数结果与所述工作时钟信号的周期进行乘积运算获得所述第一时间值，并在检测到所述使能信号为高电平时将所述第一时间值向所述运算处理模块发送。
[0032] 优选的，所述粗计数模块为工作在所述系统工作时钟基准下的计数器。
[0033] 优选的，所述时钟源为
原子钟或
晶体振荡器。
[0034] 一种频率测量方法，应用于上述任一实施例所述的频率计，所述频率测量方法包括：
[0035] 通过上位机向所述频率计的处理单元发送指令，开始对外界原始信号进行频率测量；
[0036] 对所述频率计进行初始化设置；
[0037] 利用所述频率计对所述外界原始信号进行一次粗时间测量和多次细时间测量，将测量结果结合所述频率计的第一分频倍数和第二分频倍数进行计算获得所述外界原始信号的频率，并传送给上位机。
[0038] 从上述技术方案可以看出，本发明实施例提供了一种基于FPGA的频率计及频率测量方法，其中，所述频率计包括：时钟源、上位机、分频整形单元及处理单元；所述频率计通过利用处理单元在所述分频信号的各个周期内对与分频信号上升沿相对应的待测信号上升沿进行一次粗时间测量获得第一时间值；并利用处理单元对与分频信号上升沿相对应的待测信号上升沿在所述分频信号的各个周期内进行多次细时间测量，对所述第一时间值及多次细时间测量的测量结果进行处理并结合所述第一分频倍数和所述第二分频倍数计算获得所述外界原始信号的频率。由于在整个外界原始信号的频率测量过程中进行了多次细时间测量，降低了细时间测量的误差，提高了所述频率计对外界原始信号频率的测量精度。
[0039] 并且所述频率计采用外置的时钟源为设置于FPGA中的处理单元提供时钟信号，相较于FPGA自身能够提供的时钟具有精度和
稳定性高的特点，从而提升了所述频率计对于外界原始信号频率测量的可靠性和稳定性。
附图说明
[0040] 为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0041] 图1为本申请的一个实施例提供的一种基于FPGA的频率计的结构示意图；
[0042] 图2为本申请的一个优选实施例提供的一种基于FPGA的频率计的结构示意图；
[0043] 图3为本申请的一个实施例提供的利用时间测量法对待测信号进行粗时间和细时间测量的时序图；
[0044] 图4为本申请的另一个优选实施例提供的一种基于FPGA的频率计的结构示意图；
[0045] 图5为本申请的一个实施例提供的使能信号、工作时钟信号、待测信号、选择控制信号、多路选择器信号输出端的输出信号、第一D触发器信号输出端信号、第二D触发器信号输出端信号、分频信号、测量次数控制信号的时序图；
[0046] 图6为本申请的一个实施例提供的一种频率测量方法的流程示意图。
具体实施方式
[0047] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0048] 本申请提供了一种基于FPGA的频率计，如图1所示，所述频率计包括：时钟源100、上位机400、分频整形单元300及处理单元200；
[0049] 所述时钟源100与所述处理单元200的时钟信号输入端连接，用于为所述处理单元200提供时钟信号；
[0050] 所述分频整形单元300用于接收外界原始信号，并对其以第一分频倍数进行分频处理后获得待测信号；
[0051] 所述处理单元200用于利用所述时钟信号生成的工作时钟信号作为时钟基准，对待测信号以第二分频倍数进行分频处理得到分频信号，并对所述分频信号周期利用时间测量法，以与所述分频信号上升沿相对应的待测信号上升沿为对象，进行多次细时间测量得到测量结果和一次粗时间测量获得第一时间值，结合所述第一分频倍数和第二分频倍数计算所述外界原始信号的频率，并将所述外界原始信号的频率向所述上位机400传送；
[0052] 所述处理单元200设置于现场可编程门阵列FPGA中。
[0053] 需要说明的是，现场可编程门阵列(Field－Programmable Gate Array，FPGA)是一种
硬件可重复编程的芯片，FPGA的可重复编程不仅体现在内部逻辑单元的功能可现场重新配置，其I/O管脚以及工作时钟分配都可以重新定义，因此基于FPGA的磁共振谱仪控制装置具有成本低、集成度高、配置灵活等优点。并且在本实施例中，只需要对FPGA代码稍作改动就可以适用于不同的需求，而不需要做任何硬件上的
修改，同时，其开发流程和难度，相对定制ASIC电路也较为简化。在本申请的一个实施例中，所述FPGA的型号为Virtex-7，以所述Virtex-7FPGA为核心芯片实现的频率计只需要占用其内部很少的资源量就可以实现完整的频率计功能，其成本远低于市面上其他高精度的频率计。同时，其开发周期短，开发成本相较于定制ASIC电路要大大降低。
[0054] 还需要说明的是，由于在整个外界原始信号的频率测量过程中进行了多次细时间测量，降低了细时间测量的误差，提高了所述频率计对外界原始信号频率的测量精度。并且所述频率计采用外置的时钟源100为设置于FPGA中的处理单元200提供时钟信号，相较于FPGA自身能够提供的时钟具有精度和稳定性高的特点，从而提升了所述频率计对于外界原始信号频率测量的可靠性和稳定性。
[0055] 在上述实施例的
基础上，在本申请的一个实施例中，如图2所示，所述处理单元200包括时钟模块220、分频模块230、管理模块240、粗计数模块250、细时间测量模块210、运算处理模块260及通讯模块270；其中，
[0056] 所述时钟模块220用于接收所述时钟信号，对所述时钟信号进行处理后获得工作时钟信号，所述工作时钟信号作为所述管理模块240、粗计数模块250、细时间测量模块210及运算处理模块260的时钟基准；
[0057] 所述管理模块240用于为所述细时间测量模块210、粗计数模块250、运算处理模块260和通讯模块270提供控制功能和用于为所述细时间测量模块210提供选择控制信号及测量次数控制信号；
[0058] 所述分频模块230用于对所述待测信号进行分频处理获得分频信号，所述分频信号周期即为所述时间测量法测量的时间间隔，所述分频信号为该测量的开始控制信号；
[0059] 所述细时间测量模块210用于利用所述待测信号、分频信号、选择控制信号及测量次数控制信号生成使能信号向所述粗计数模块250及管理模块240传送，并对与分频信号上升沿相对应的待测信号上升沿在每个分频信号周期内进行多次细时间测量，并将测量结果发送给所述运算处理模块260；
[0060] 所述粗计数模块250用于结合所述使能信号、工作时钟信号及管理模块的控制，对待测信号在每个分频信号周期内进行一次粗时间测量获得第一时间值，并将其传送给所述运算处理模块260；
[0061] 所述运算处理模块260用于接收所述第一时间值及多次细时间测量的测量结果，并结合所述分频整形单元300的第一分频倍数和所述分频模块230的第二分频倍数计算获得所述外界原始信号的频率，并将其通过所述通讯模块270向所述上位机400传送；
[0062] 所述第二分频倍数等于闸门时间内所述待测信号的上升沿数目。
[0063] 需要说明的是，在本实施例中，为了对任何未知频率的外界原始信号，在所述频率计开始进行频率测量时都能够保证其闸门时间的稳定，需要对所述频率计进行初始化设置，即将所述第二分频倍数设置为闸门时间内所述待测信号的上升沿数目。
[0064] 具体设置方法包括：记录标准时钟闸门时间内，所述分频模块230的计数n，此即待测信号的分频倍数(也就是所述第二分频倍数)，进行测量时，将分频模块230的分频倍数调为n，则产生的分频信号周期就在闸门时间附近。
[0065] 此外多次细时间测量的具体次数调整可以通过对FPGA的调试和代码编写实现，也可以通过上位机400发送指令实现。本申请对所述细时间测量的具体次数调整方法并不做限定，具体视实际情况而定。
[0066] 还需要说明的是，本申请的一个具体实施例说明了利用时间测量法对待测信号进行粗时间和细时间测量的原理进行了说明，如图3所示，为了表示方便，附图3中第二分频倍数设置为3。在本实施例中，如果利用工作时钟信号进行测量，则一般情况下都是使用一个计数器，记录如图所示位置处的工作时钟信号周期数N1和工作时钟信号周期数N2，然后将N2与N1作差，得到它们的差值，将所述差值与工作时钟周期进行乘积运算，即可得到粗时间测量的结果T3。但是可以看到，粗时间测量的结果T3与时间总间隔T之间还有很大误差，所以需要进行细时间测量，测出图中标号T1和T2的值，然后利用粗时间测量的结果T3与T1相加再减去T2，即可得到所述时间总间隔T。上述说明仅用于阐述利用时间测量法进行粗时间后，还需要进行细时间测量的必要性，并不是本申请实施例提供的基于FPGA的频率计进行频率测量的具体原理。
[0067] 在上述实施例的基础上，在本申请的另一个实施例中，所述运算处理模块260用于接收所述第一时间值及多次细时间测量的测量结果，并结合所述分频整形单元300的第一分频倍数和所述分频模块230的第二分频倍数计算获得所述外界原始信号的频率包括：
[0068] 所述运算处理模块260接收到所述第一时间值及多次细时间测量的测量结果后，对所述多次细时间测量的测量结果进行运算获得第二时间值，利用所述第一时间值及第二时间值计算获得一个分频信号周期内与分频信号前沿相对应的待测信号前沿时刻，并结合与该分频信号周期相邻的分频信号周期内与分频信号前沿相对应的待测信号前沿时刻进行计算，获得所述分频信号周期；将所述分频信号周期除以所述第一分频倍数和第二分频倍数获得所述待测信号的周期，并对所述待测信号的周期进行取倒数运算，获得所述外界原始信号的频率。
[0069] 在上述实施例的基础上，在本申请的又一个实施例中，如图4所示，所述细时间测量模块210包括：震荡环(附图4中未标出标号)、D触发器组214、第二D触发器2和译码器215；所述震荡环包括多路选择器211，延时链213和反相器212；其中，
[0070] 所述多路选择器211为一个两路的选择器，其第一信号输入端用于接收所述待测信号，控制信号输入端用于接收所述选择控制信号，所述多路选择器211的信号输出端与所述延时链213的信号输入端连接，所述延时链213的信号输出端与所述反相器212的信号输入端连接，所述反相器212的信号输出端与所述多路选择器211的第二信号输入端连接，所述多路选择器211用于在所述选择控制信号的控制下控制进入所述延时链213的信号；
[0071] 所述延时链213用于对接收到的待测信号进行延时传输，由FPGA内部加法器的进位链构成，进位链各个单元之间的非线性延时由码密度法进行标定，每个延迟单元后端都具有抽头；
[0072] 所述反相器212用于将延时链213输出的待测信号边沿状态进行翻转，使得信号上升沿在两次经过反相器212后回到原来状态，当所述多路选择器211在所述选择控制信号的控制下将第二信号输入端接到输出端时，其形成延时链-反相器-多路选择器-延时链的震荡环，待测信号上升沿在震荡环中传输，相邻两个上升沿到达延时链的时间差，即为信号的振荡周期；
[0073] 所述D触发器组包括多个D触发器，其信号输入端依次与延时链213各个延时单元后端的抽头连接，时钟端接收所述工作时钟信号，从而在工作时钟上升沿到来时锁存延时链213状态；信号输出端与译码器连接，用于将锁存的状态发送给译码器进行译码处理；所述D触发器组的首个D触发器为第一D触发器，所述第一D触发器的信号输出端同时连接于所述第二D触发器输入端；所述第一D触发器向所述第二D触发器输出第一信号；对所述第二D触发器的输出信号进行取非运算以后获得第二信号，所述第一信号、第二信号与所述分频信号及测量次数控制信号进行与逻辑运算获得所述使能信号并向所述译码器及粗计数模块传送；
[0074] 所述译码器用于在所述使能信号的触发下，对所述锁存结果进行译码处理，获得所述测量结果；
[0075] 所述D触发器组和译码器，即用于在待测信号前沿进入延时链213后，在使能信号的控制下，将其在延时链213中的位置信息转换为细时间测量结果。
[0076] 在本实施例中，所述使能信号、工作时钟信号、待测信号、选择控制信号、多路选择器211信号输出端的输出信号、第一D触发器1信号输出端信号、第二D触发器2信号输出端信号、分频信号、测量次数控制信号的时序图如图5所示。
[0077] 需要说明的是，附图5中假设对于待测信号的细时间测量次数为3次。在本实施例中，细时间测量模块210接收待测信号，在其内通过多路选择器211输入到延时链213中，所述D触发器组214在工作时钟信号的上升沿对延时链213的状态进行锁存。当使能信号为高电平时，译码器215对D触发器组214锁存延时链213的状态进行译码，得到所述测量结果。
[0078] 还需要说明的是，在本实施例中，当待测信号前沿到来时，所述选择控制信号置为低电平，选择待测信号输入到延时链213中；在此后的一个工作时钟信号上升沿到来时，所述选择控制信号置为高电平，所述多路选择器211将所述第二信号输入端接收到的所述反相器212输出端的信号接入延时链213。当测量次数达到设定值时，对该待测信号脉冲信号前沿的测量结束，选择控制信号再次被置为高电平，所述延时链213开始接收待测信号。
[0079] 在上述实施例的基础上，在本申请的一个优选实施例中，所述多次细时间测量通过形成所述震荡环，采用多次测量法实现，其中：
[0080] 所述震荡环在所述待测信号通过所述多路选择器211第一信号输入端进入所述延时链213后，通过改变所述多路选择器211控制信号输入端的选择控制信号，将所述多路选择器211的第二信号输入端接入所述延时链213，使得从所述延时链213输出的待测信号经过所述反相器212翻转状态和所述多路选择器211后再次进入延时链213，所述待测信号上升沿经过两次翻转状态后重新变为上升沿输入到延时链213中，所述译码器215在所述使能信号的控制下，进行译码得到细时间测量结果，即可实现在一个分频信号周期内，对于同一个待测信号上升沿进行多次细时间测量，然后经过计算得到更加精确的细时间测量结果，此即进一步提升测量精度的多次测量法。
[0081] 需要说明的是，本发明的多次测量法，由单个延时链213通道循环多次测量一个待测信号前沿的方法实现的，有效降低了FPGA资源的占用量，整体设计成本更低。
[0082] 在多次测量过程中，如图5所示，工作时钟信号周期为Tclk，震荡环的振荡周期为Tosc，进位链每个延时单元的延时为Tcell。Tosc的值已知，假设其为(k*Tclk+T0)，此处T0即为经过震荡环后再次进入延时链中的待测信号前沿，其前沿位置向后移动的时间。故用第m次(m小于设定的细时间测量次数)测量震荡环中信号前沿的值，减去m个T0的值，即为待测信号前沿第一次进入延时链213中的位置，由上述方法对多次测量运算后得到的该前沿位置求平均值，即可得到更加精确的细时间测量结果，此即对于细时间的多次测量法。当振荡周期Tosc不为Tcell的整数倍时，理论上可以证明，其测量的最小时间单元为Tcell的1/n(n为设定的细时间测量次数)，也就是说，在理想状况下，所述频率计的细时间测量的时间
分辨率被n等分，其
时间分辨率提高了n倍。
[0083] 在上述实施例的基础上，在本申请的再一个实施例中，所述粗计数模块250用于结合所述使能信号、工作时钟信号及管理模块240的控制，对待测信号在每个分频信号周期内进行一次粗时间测量获得第一时间值，并将其传送给所述运算处理模块260包括：
[0084] 所述粗计数模块250在所述管理模块240的控制下开始工作，在每个分频信号周期内对所述工作时钟信号的上升沿进行计数获得计数结果，将所述计数结果与所述工作时钟信号的周期进行乘积运算获得所述第一时间值，并在检测到所述使能信号为高电平时将所述第一时间值向所述运算处理模块260发送。
[0085] 在上述实施例的基础上，在本申请的一个优选实施例中，所述粗计数模块250为工作在所述系统工作时钟基准下的计数器。
[0086] 在上述实施例的基础上，在本申请的另一个优选实施例中，所述时钟源100为原子钟或
晶体振荡器。在本申请的一个实施例中，所述时钟源100为SRSFS725型原子钟，但本申请对所述时钟源100采用的具体器件种类并不做限定，只要能够提供的稳定的时钟信号即可，具体视实际情况而定。
[0087] 在上述实施例的基础上，在本申请的一个实施例中，所述分频整形单元同时选用RF-BAY FPS-10-12(10分频)和FPS-120-4(120分频)型号的两款
分频器作为核心，实现了动态范围100Hz-12GHz，时间分辨率10ps的频率测量。当闸门时间为1s时，所述频率计的测量精度达到了0.01ppb。
[0088] 相应的，本申请还提供了一种频率测量方法，应用于上述任一实施例所述的频率计，如图6所示，所述频率测量方法包括：
[0089] S101：通过上位机400向所述频率计的处理单元200发送指令，开始对外界原始信号进行频率测量；
[0090] S102：对所述频率计进行初始化设置；
[0091] S103：利用所述频率计对所述外界原始信号进行一次粗时间测量和多次细时间测量，将测量结果结合所述频率计的第一分频倍数和第二分频倍数进行计算获得所述外界原始信号的频率，并传送给上位机400。
[0092] 需要说明的是，在本实施例中，执行步骤102的目的是为了对任何未知频率的外界原始信号，在所述频率计开始进行频率测量时都能够保证其闸门时间的稳定。对所述频率计进行初始化设置即将所述频率计的第二分频倍数设置为闸门时间内待测信号的上升沿数目。
[0093] 综上所述，本申请实施例提供了一种基于FPGA的频率计及频率测量方法，其中，所述频率计包括：时钟源100、上位机400、分频整形单元300及处理单元200；所述频率计通过利用处理单元200在所述分频信号的各个周期内对与分频信号上升沿相对应的待测信号上升沿进行一次粗时间测量获得第一时间值；并利用处理单元200对与分频信号上升沿相对应的待测信号上升沿在所述分频信号的各个周期内进行多次细时间测量，对所述第一时间值及多次细时间测量的测量结果进行处理并结合所述第一分频倍数和所述第二分频倍数计算获得所述外界原始信号的频率。由于在整个外界原始信号的频率测量过程中进行了多次细时间测量，降低了由于细时间测量的误差，提高了所述频率计对外界原始信号频率的测量精度。
[0094] 并且所述频率计采用外置的时钟源100为设置于FPGA中的处理单元200提供时钟信号，相较于FPGA自身能够提供的时钟具有精度和稳定性高的特点，从而提升了所述频率计对于外界原始信号频率测量的可靠性和稳定性。
[0095] 本
说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
[0096] 对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
