频率电压转换器
阅读：714发布：2020-05-29
专利汇可以提供频率电压转换器专利检索，专利查询，专利分析的服务。并且提供一种 频率 电压 转换器，包括：恒流源、第一 开关 、第二开关、第三开关、第四开关、第五开关、第一电压 存储器 、第二电压存储器、第三电压存储器，其中，第一开关、第二开关、第三开关、第四开关、第五开关分别在第一时钟 信号 、第二 时钟信号 、第三时钟信号、第四时钟信号、第五时钟信号的控制下导通或断开，从而产生与输入的时钟信号的频率相对应的电压。，下面是频率电压转换器专利的具体信息内容。
1.一种频率电压转换器，包括：恒流源、第一开关、第二开关、第三开关、第四开关、第五开关、第一电压存储器、第二电压存储器、第三电压存储器，
其中，第一开关的第一连接端连接到恒流源，第一开关的第二连接端接地，第一开关的控制端接收第一时钟信号，第二开关的第一连接端连接到恒流源，第二开关的第二连接端连接到第一电压存储器的第一端，第一电压存储器的第二端接地，第二开关的控制端接收第二时钟信号，第三开关的第一连接端连接到恒流源，第三开关的第二连接端连接到第二电压存储器的第一端，第二电压存储器的第二端接地，第三开关的控制端接收第三时钟信号，第四开关的第一连接端连接到第二电压存储器的第一端，第四开关的第二连接端连接到第三电压存储器的第一端，第三电压存储器的第二端接地，第四开关的控制端接收第四时钟信号，第五开关的第一连接端连接到第二电压存储器的第一端，第五开关的第二连接端接地，第五开关的控制端接收第五时钟信号。
2.如权利要求1所述的频率电压转换器，其中，第三电压存储器的第一端作为输出端，第一开关响应于第一开关的控制端接收到的第一时钟信号的有效电平导通，第二开关响应于第二开关的控制端接收到的第二时钟信号的有效电平导通，第三开关响应于第三开关的控制端接收到的第三时钟信号的有效电平导通，第四开关响应于第四开关的控制端接收到的第四时钟信号的有效电平导通，第五开关响应于第五开关的控制端接收到的第五时钟信号的有效电平导通，
其中，第一时钟信号的有效电平为高电平和低电平中的一种，第一时钟信号的非有效电平为高电平和低电平中的另一种，第二时钟信号的有效电平为高电平和低电平中的一种，第二时钟信号的非有效电平为高电平和低电平中的另一种，第三时钟信号的有效电平为高电平和低电平中的一种，第三时钟信号的非有效电平为高电平和低电平中的另一种，第四时钟信号的有效电平为高电平和低电平中的一种，第四时钟信号的非有效电平为高电平和低电平中的另一种，第五时钟信号的有效电平为高电平和低电平中的一种，第五时钟信号的非有效电平为高电平和低电平中的另一种。
3.如权利要求1所述的频率电压转换器，还包括：
时钟电路，基于输入的信号产生第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号，其中，第一时钟信号至第五时钟信号具有相同的频率，且第一时钟信号至第五时钟信号的有效电平的开始时间和结束时间按照下列顺序循环：第五时钟信号的有效电平的结束时间<第三时钟信号的有效电平的开始时间<第一时钟信号的有效电平的结束时间<第三时钟信号的有效电平的结束时间<第一时钟信号的有效电平的开始时间≤第二时钟信号的有效电平的结束时间<第四时钟信号的有效电平的结束时间<第五时钟信号的有效电平的开始时间，
并且，第二时钟信号的有效电平的开始时间≤第五时钟信号的有效电平的结束时间，或者，第五时钟信号的有效电平的结束时间<第二时钟信号的有效电平的开始时间<第三时钟信号的有效电平的开始时间，
并且，第三时钟信号的有效电平的结束时间<第四时钟信号的有效电平的开始时间<第一时钟信号的有效电平的开始时间，或者，第一时钟信号的有效电平的开始时间≤第四时钟信号的有效电平的开始时间≤第二时钟信号的有效电平的结束时间，或者，第二时钟信号的有效电平的结束时间<第四时钟信号的有效电平的开始时间<第四时钟信号的有效电平的结束时间，
其中，第一时钟信号至第五时钟信号的每个周期分别包括有效电平和非有效电平，第一开关响应于第一开关的控制端接收到的第一时钟信号的非有效电平断开，第二开关响应于第二开关的控制端接收到的第二时钟信号的非有效电平断开，第三开关响应于第三开关的控制端接收到的第三时钟信号的非有效电平断开，第四开关响应于第四开关的控制端接收到的第四时钟信号的非有效电平断开，第五开关响应于第五开关的控制端接收到的第五时钟信号的非有效电平断开。
4.如权利要求3所述的频率电压转换器，其中，第一时钟信号至第五时钟信号的频率分别与输入的信号的频率呈单调函数关系。
5.如权利要求3所述的频率电压转换器，其中，所述时钟电路包括：
移相单元，利用输入的信号产生频率相同的第六时钟信号、第七时钟信号、第八时钟信号，其中，第六时钟信号至第八时钟信号的占空比相同，且第七时钟信号的有效电平的开始时间在第六时钟信号的有效电平的持续时间内，第八时钟信号的有效电平的开始时间在第七时钟信号的有效电平的持续时间内，且第六时钟信号的有效电平的开始时间与第七时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第六时钟信号的周期的三分之一，第七时钟信号的有效电平的开始时间与第八时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第六时钟信号的周期的三分之一；
二分频电路，对第六时钟信号进行n次二分频产生第九时钟信号，对第六时钟信号进行n+2次二分频产生第十时钟信号，对第七时钟信号进行n+1次二分频得到第七时钟信号的n+1次二分频信号，对所述n+1次二分频信号进行反向产生第十一时钟信号，对第七时钟信号进行n+2次二分频得到第七时钟信号的n+2次二分频信号，对第七时钟信号的n+2次二分频信号进行反向产生第十二时钟信号，对第八时钟信号进行n+1次二分频产生第十三时钟信号，对第八时钟信号进行n+2次二分频得到第八时钟信号的n+2次二分频信号，对第八时钟信号的n+2次二分频信号进行反向产生第一时钟信号，其中，n为大于等于0的整数，第七时钟信号的n+2次二分频信号为第三时钟信号，第八时钟信号的n+2次二分频信号为第十四时钟信号；
第一逻辑运算电路，将二分频电路产生的第十时钟信号与第十四时钟信号进行逻辑或运算，以输出第二时钟信号；
第二逻辑运算电路，将二分频电路产生的第十二时钟信号与第十三时钟信号进行逻辑与运算，以输出第四时钟信号；
第三逻辑运算电路，将二分频电路产生的第九时钟信号、第十一时钟信号、第十二时钟信号进行逻辑与运算，以输出第五时钟信号。
6.如权利要求5所述的频率电压转换器，其中，第六时钟信号至第八时钟信号的每个周期分别包括有效电平和非有效电平，其中，第六时钟信号至第八时钟信号的有效电平为高电平，第六时钟信号至第八时钟信号的非有效电平为低电平。
7.如权利要求6所述的频率电压转换器，其中，所述移相单元包括：
分频器，对输入的信号进行m分频产生第十五时钟信号，其中，m为大于1的整数；
移相器，对第十五时钟信号进行移相产生第六时钟信号、第七时钟信号、第八时钟信号。
8.如权利要求6所述的频率电压转换器，其中，所述移相单元包括：
移相器，对输入的信号进行移相产生第十六时钟信号、第十七时钟信号、第十八时钟信号，其中，第十六时钟信号至第十八时钟信号的占空比与输入的信号的占空比相同，且第十七时钟信号的有效电平的开始时间在第十六时钟信号的有效电平的持续时间内，第十八时钟信号的有效电平的开始时间在第十七时钟信号的有效电平的持续时间内，且第十六时钟信号的有效电平的开始时间与第十七时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第十六时钟信号的周期的三分之一，第十七时钟信号的有效电平的开始时间与第十八时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第十六时钟信号的周期的三分之一；
分频器，对第十六时钟信号进行m分频产生第六时钟信号，对第十七时钟信号进行m分频产生第七时钟信号，对第十八时钟信号进行m分频产生第八时钟信号，其中，m为大于1的整数。
9.如权利要求8所述的频率电压转换器，其中，第十六时钟信号至第十八时钟信号的每个周期分别包括有效电平和非有效电平，其中，第十六时钟信号至第十八时钟信号的有效电平为高电平，第十六时钟信号至第十八时钟信号的非有效电平为低电平。
10.如权利要求1所述的频率电压转换器，还包括第六开关，其中，第六开关的第一连接端与第二连接端相连，所述第一连接端和第二连接端连接到第三电压存储器的第一端，第六开关的控制端接收第十九时钟信号，其中，第十九时钟信号为第四时钟信号的反向信号。
频率电压转换器
技术领域
[0001] 本发明涉及一种转换器，更具体地讲，涉及一种频率电压转换器。
背景技术
[0002] 频率电压转换器被广泛应用于速度传感、转速计、定速巡航等控制设备的控制过程中。因此，频率电压转换器的转换精度直接影响控制设备的控制精度。然而，目前使用的频率电压转换器在工作过程中容易受到工艺、电源电压、环境温度的影响，从而影响将频率转换为电压的转换精度。
[0003] 因此，需要一种转换精度高的频率电压转换器。
发明内容
[0004] 本发明的目的在于提供一种频率电压转换器，从而提高将频率转换为电压的转换精度。
[0005] 本发明提供一种频率电压转换器，包括：恒流源、第一开关、第二开关、第三开关、第四开关、第五开关、第一电压存储器、第二电压存储器、第三电压存储器，其中，第一开关的第一连接端连接到恒流源，第一开关的第二连接端接地，第一开关的控制端接收第一时钟信号，第二开关的第一连接端连接到恒流源，第二开关的第二连接端连接到第一电压存储器的第一端，第一电压存储器的第二端接地，第二开关的控制端接收第二时钟信号，第三开关的第一连接端连接到恒流源，第三开关的第二连接端连接到第二电压存储器的第一端，第二电压存储器的第二端接地，第三开关的控制端接收第三时钟信号，第四开关的第一连接端连接到第二电压存储器的第一端，第四开关的第二连接端连接到第三电压存储器的第一端，第三电压存储器的第二端接地，第四开关的控制端接收第四时钟信号，第五开关的第一连接端连接到第二电压存储器的第一端，第五开关的第二连接端接地，第五开关的控制端接收第五时钟信号。
[0006] 可选地，第三电压存储器的第一端作为输出端，第一开关响应于第一开关的控制端接收到的第一时钟信号的有效电平导通，第二开关响应于第二开关的控制端接收到的第二时钟信号的有效电平导通，第三开关响应于第三开关的控制端接收到的第三时钟信号的有效电平导通，第四开关响应于第四开关的控制端接收到的第四时钟信号的有效电平导通，第五开关响应于第五开关的控制端接收到的第五时钟信号的有效电平导通。
[0007] 可选地，还包括：时钟电路，基于输入的信号产生第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号，其中，第一时钟信号至第五时钟信号具有相同的频率，且第一时钟信号至第五时钟信号的有效电平的开始时间和结束时间按照下列顺序循环：第五时钟信号的有效电平的结束时间<第三时钟信号的有效电平的开始时间<第一时钟信号的有效电平的结束时间<第三时钟信号的有效电平的结束时间<第一时钟信号的有效电平的开始时间≤第二时钟信号的有效电平的结束时间<第四时钟信号的有效电平的结束时间<第五时钟信号的有效电平的开始时间，并且，第二时钟信号的有效电平的开始时间≤第五时钟信号的有效电平的结束时间，或者，第五时钟信号的有效电平的结束时间<第二时钟信号的有效电平的开始时间<第三时钟信号的有效电平的开始时间，并且，第三时钟信号的有效电平的结束时间<第四时钟信号的有效电平的开始时间<第一时钟信号的有效电平的开始时间，或者，第一时钟信号的有效电平的开始时间≤第四时钟信号的有效电平的开始时间≤第二时钟信号的有效电平的结束时间，或者，第二时钟信号的有效电平的结束时间<第四时钟信号的有效电平的开始时间<第四时钟信号的有效电平的结束时间，其中，第一时钟信号至第五时钟信号的每个周期分别包括有效电平和非有效电平，第一开关响应于第一开关的控制端接收到的第一时钟信号的非有效电平断开，第二开关响应于第二开关的控制端接收到的第二时钟信号的非有效电平断开，第三开关响应于第三开关的控制端接收到的第三时钟信号的非有效电平断开，第四开关响应于第四开关的控制端接收到的第四时钟信号的非有效电平断开，第五开关响应于第五开关的控制端接收到的第五时钟信号的非有效电平断开。
[0008] 可选地，第一时钟信号的有效电平为高电平和低电平中的一种，第一时钟信号的非有效电平为高电平和低电平中的另一种，第二时钟信号的有效电平为高电平和低电平中的一种，第二时钟信号的非有效电平为高电平和低电平中的另一种，第三时钟信号的有效电平为高电平和低电平中的一种，第三时钟信号的非有效电平为高电平和低电平中的另一种，第四时钟信号的有效电平为高电平和低电平中的一种，第四时钟信号的非有效电平为高电平和低电平中的另一种，第五时钟信号的有效电平为高电平和低电平中的一种，第五时钟信号的非有效电平为高电平和低电平中的另一种。
[0009] 可选地，第一时钟信号至第五时钟信号的频率分别与输入的信号的频率呈单调函数关系。
[0010] 可选地，所述时钟电路包括：移相单元，利用输入的信号产生频率相同的第六时钟信号、第七时钟信号、第八时钟信号，其中，第六时钟信号至第八时钟信号的占空比相同，且第七时钟信号的有效电平的开始时间在第六时钟信号的有效电平的持续时间内，第八时钟信号的有效电平的开始时间在第七时钟信号的有效电平的持续时间内，且第六时钟信号的有效电平的开始时间与第七时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第六时钟信号的周期的三分之一，第七时钟信号的有效电平的开始时间与第八时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第六时钟信号的周期的三分之一；二分频电路，对第六时钟信号进行n次二分频产生第九时钟信号，对第六时钟信号进行n+2次二分频产生第十时钟信号，对第七时钟信号进行n+1次二分频得到第七时钟信号的n+1次二分频信号，对所述n+1次二分频信号进行反向产生第十一时钟信号，对第七时钟信号进行n+2次二分频得到第七时钟信号的n+2次二分频信号，对第七时钟信号的n+2次二分频信号进行反向产生第十二时钟信号，对第八时钟信号进行n+1次二分频产生第十三时钟信号，对第八时钟信号进行n+2次二分频得到第八时钟信号的n+2次二分频信号，对第八时钟信号的n+2次二分频信号进行反向产生第一时钟信号，其中，n为大于等于0的整数，第七时钟信号的n+2次二分频信号为第三时钟信号，第八时钟信号的n+2次二分频信号为第十四时钟信号；第一逻辑运算电路，将二分频电路产生的第十时钟信号与第十四时钟信号进行逻辑或运算，以输出第二时钟信号；第二逻辑运算电路，将二分频电路产生的第十二时钟信号与第十三时钟信号进行逻辑与运算，以输出第四时钟信号；第三逻辑运算电路，将二分频电路产生的第九时钟信号、第十一时钟信号、第十二时钟信号进行逻辑与运算，以输出第五时钟信号。
[0011] 可选地，第六时钟信号至第八时钟信号的每个周期分别包括有效电平和非有效电平，其中，第六时钟信号至第八时钟信号的有效电平为高电平，第六时钟信号至第八时钟信号的非有效电平为低电平。
[0013] 可选地，所述移相单元包括：移相器，对输入的信号进行移相产生第十六时钟信号、第十七时钟信号、第十八时钟信号，其中，第十六时钟信号至第十八时钟信号的占空比与输入的信号的占空比相同，且第十七时钟信号的有效电平的开始时间在第十六时钟信号的有效电平的持续时间内，第十八时钟信号的有效电平的开始时间在第十七时钟信号的有效电平的持续时间内，且第十六时钟信号的有效电平的开始时间与第十七时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第十六时钟信号的周期的三分之一，第十七时钟信号的有效电平的开始时间与第十八时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第十六时钟信号的周期的三分之一；分频器，对第十六时钟信号进行m分频产生第六时钟信号，对第十七时钟信号进行m分频产生第七时钟信号，对第十八时钟信号进行m分频产生第八时钟信号，其中，m为大于1的整数。
[0014] 可选地，第十六时钟信号至第十八时钟信号的每个周期分别包括有效电平和非有效电平，其中，第十六时钟信号至第十八时钟信号的有效电平为高电平，第十六时钟信号至第十八时钟信号的非有效电平为低电平。
[0015] 可选地，还包括第六开关，其中，第六开关的第一连接端与第二连接端相连，所述第一连接端和第二连接端连接到第三电压存储器的第一端，第六开关的控制端接收第十九时钟信号，其中，第十九时钟信号为第四时钟信号的反向信号。
[0016] 根据本发明的频率电压转换器，可利用各时钟信号的有效电平开始时间及持续时间之间的固定时间差，消除工艺、电源电压和环境因素对转换精度的影响。此外，根据本发明，可以消除频率电压转换器的电流源的开关过冲的影响。
[0018] 通过下面结合附图进行的详细描述，本发明的上述和其它目的、特点和优点将会变得更加清楚，其中：
[0019] 图1示出根据本发明的示例性实施例的频率电压转换器的电路图。
[0020] 图2示出根据本发明的示例性实施例的第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号的波形图的示例。
[0021] 图3示出根据本发明的另一示例性实施例的频率电压转换器的电路图。
[0022] 图4示出根据本发明的示例性实施例的图3的频率电压转换器中的时钟电路的电路图。
具体实施方式
[0023] 现在，将参照附图更充分地描述不同的示例实施例，其中，一些示例性实施例在附图中示出，其中，相同的标号始终表示相同的部件。
[0024] 图1示出根据本发明的示例性实施例的频率电压转换器的电路图。
[0025] 如图1所示，根据本发明的频率电压转换器的电路100包括：恒流源Ic、第一开关SW1、第二开关SW2、第三开关SW3、第四开关SW4、第五开关SW5、第一电压存储器C1、第二电压存储器C2、第三电压存储器C3。
[0026] 第一开关SW1的第一连接端连接到恒流源Ic，第一开关SW1的第二连接端接地，第二开关SW2的第一连接端连接到恒流源Ic，第二开关SW2的第二连接端连接到第一电压存储器C1的第一端，第一电压存储器C1的第二端接地，第三开关SW3的第一连接端连接到恒流源Ic，第三开关SW3的第二连接端连接到第二电压存储器C2的第一端，第二电压存储器C2的第二端接地，第四开关SW4的第一连接端连接到第二电压存储器C2的第一端，第四开关SW4的第二连接端连接到第三电压存储器C3的第一端，第三电压存储器C3的第二端接地，第五开关SW5的第一连接端连接到第二电压存储器C2的第一端，第五开关SW5的第二连接端接地，第三电压存储器C3的第一端作为频率电压转换器的电路100的输出端，输出电压Vout。
[0027] 第一开关SW1的控制端接收第一时钟信号F1，在第一时钟信号F1的有效电平的控制下第一开关SW1导通，使恒流源Ic接地。第二开关SW2的控制端接收第二时钟信号F2，在第二时钟信号F2的有效电平的控制下第二开关SW2导通，使恒流源Ic对第一电压存储器C1充电。第三开关SW3的控制端接收第三时钟信号F3，在第三时钟信号F3的有效电平的控制下第三开关SW3导通，使恒流源Ic对第二电压存储器C2充电。第四开关SW4的控制端接收第四时钟信号F4，在第四时钟信号F4的有效电平的控制下第四开关SW4导通，从而使第二电压存储器C2和第三电压存储器C3共享电荷。第五开关SW5的控制端接收第五时钟信号F5，在第五时钟信号F5的有效电平的控制下第五开关SW5导通，使第二电压存储器C2经第五开关SW5放电。
[0028] 这里，第一开关SW1至第五开关SW5的控制端所接收的第一时钟信号F1至第五时钟信号F5在每个周期中分别包括有效电平和非有效电平。
[0029] 具体地说，第一开关SW1可响应于第一开关SW1的控制端接收到的第一时钟信号F1的非有效电平断开，以断开恒流源Ic与地之间的连接。作为示例，第一开关SW1可以是传输门或场效应晶体管(例如，NMOS管或PMOS管)。应该理解，根据第一开关SW1的实现方式的不同，第一时钟信号F1的有效电平可为高电平和低电平中的一种，相应地，第一时钟信号F1的非有效电平可为高电平和低电平中的另一种。
[0030] 第二开关SW2可响应于第二开关SW2的控制端接收到的第二时钟信号F2的非有效电平断开，以停止恒流源Ic对第一电压存储器C1的充电。作为示例，第二开关SW2可以是传输门或场效应晶体管(例如，NMOS管或PMOS管)。应该理解，根据第二开关SW2的实现方式的不同，第二时钟信号F2的有效电平可为高电平和低电平中的一种，相应地，第二时钟信号F2的非有效电平可为高电平和低电平中的另一种。
[0031] 第三开关SW3可响应于第三开关SW3的控制端接收到的第三时钟信号F3的非有效电平断开，以停止恒流源Ic对第二电压存储器C2的充电。作为示例，第三开关SW3可以是传输门或场效应晶体管(例如，NMOS管或PMOS管)。应该理解，根据第三开关SW3的实现方式的不同，第三时钟信号F3的有效电平可为高电平和低电平中的一种，相应地，第三时钟信号F3的非有效电平可为高电平和低电平中的另一种。
[0032] 第四开关SW4可响应于第四开关SW4的控制端接收到的第四时钟信号F4的非有效电平断开，以停止第二电压存储器C2与第三电压存储器C3之间的电荷共享。作为示例，第四开关SW4可以是传输门或场效应晶体管(例如，NMOS管或PMOS管)。应该理解，根据第四开关SW4的实现方式的不同，第四时钟信号F4的有效电平可为高电平和低电平中的一种，相应地，第四时钟信号F4的非有效电平可为高电平和低电平中的另一种。
[0033] 第五开关SW5可响应于第五开关SW5的控制端接收到的第五时钟信号F5的非有效电平断开，以使第二电压存储器C2停止放电。作为示例，第五开关SW5可以是传输门或场效应晶体管(例如，NMOS管或PMOS管)。应该理解，根据第五开关SW5的实现方式的不同，第五时钟信号F5的有效电平可为高电平和低电平中的一种，相应地，第五时钟信号F5的非有效电平可为高电平和低电平中的另一种。
[0034] 此外，在频率电压转换器的电路100中，当第四开关SW4通过场效应晶体管实现，并且第四开关SW4的物理尺寸与第三电容器C3的物理尺寸相近时，为了降低第四开关SW4时钟馈通效应的影响，可在第三电压存储器C3的第一端添加第六开关(未示出)作为冗余的开关。第六开关可以是与第四开关相同的场效应晶体管(NMOS管或PMOS管)。这时，可将第六开关的源极(第一连接端和第二连接端中的一个)与漏极(第一连接端和第二连接端中的另一个)相连，并使连接后的源极和漏极连接到第三存储器C3的第一端，并使第六开关的栅极(控制端)接收第四时钟信号F4的反向信号(以下称为第十九时钟信号)，从而降低时钟馈通效应的影响。
[0035] 应该理解，为使第六开关的控制端接收第十九时钟信号，可在频率电压转换器的电路100中添加反向器。这里，反向器可接收第四时钟信号F4，将接收的第四时钟信号F4反向，并输出反向的第四时钟信号F4作为第十九时钟信号。
[0036] 优选地，频率电压转换器的电路100接收的第一时钟信号F1至第五时钟信号F5具有相同的频率，且第一时钟信号F1至第五时钟信号F5的有效电平的开始时间和结束时间按照下列顺序循环：第二时钟信号F2的有效电平的开始时间<第五时钟信号F5的有效电平的结束时间<第三时钟信号F3的有效电平的开始时间<第一时钟信号F1的有效电平的结束时间<第三时钟信号F3的有效电平的结束时间<第一时钟信号F1的有效电平的开始时间<第二时钟信号F2的有效电平的结束时间≤第四时钟信号F4的有效电平的开始时间<第四时钟信号F4的有效电平的结束时间<第五时钟信号F5的有效电平的开始时间。
[0037] 上面描述了在包括第一时钟信号F1至第五时钟信号F5的有效电平的开始时间和结束时间的一个周期内，第一时钟信号F1至第五时钟信号F5的有效电平的开始时间和结束时间的出现顺序。然而，本发明不限于第二时钟信号F2的有效电平的开始时间首先出现。由于第一时钟信号F1至第五时钟信号F5全部循环出现，因此应该理解，根据周期划分方式的不同，上述顺序的描述方式会出现变化，但在技术上实质是相同的。
[0038] 例如，在第五时钟信号F5的有效电平的结束时间首先出现时，第二时钟信号F2的有效电平的开始时间最后出现，即，第五时钟信号F5的有效电平的结束时间<第三时钟信号F3的有效电平的开始时间<第一时钟信号F1的有效电平的结束时间<第三时钟信号F3的有效电平的结束时间<第一时钟信号F1的有效电平的开始时间<第二时钟信号F2的有效电平的结束时间≤第四时钟信号F4的有效电平的开始时间<第四时钟信号F4的有效电平的结束时间<第五时钟信号F5的有效电平的开始时间<第二时钟信号F2的有效电平的开始时间。
[0039] 此外，还应理解，不管周期如何划分，在两个全部包括第一时钟信号F1至第五时钟信号F5的有效电平的开始时间和结束时间的周期内，必然会存在上面的顺序情况。
[0040] 此外，在本发明中，第一时钟信号F1至第五时钟信号F5的有效电平的开始时间和结束时间的顺序不限于上述优选实施例。在另一实施例中，频率电压转换器的电路100接收的第一时钟信号F1至第五时钟信号F5具有相同的频率，且第一时钟信号F1至第五时钟信号F5的有效电平的开始时间和结束时间按照下列顺序循环：第五时钟信号F5的有效电平的结束时间<第三时钟信号F3的有效电平的开始时间<第一时钟信号F1的有效电平的结束时间<第三时钟信号F3的有效电平的结束时间<第一时钟信号F1的有效电平的开始时间≤第二时钟信号F2的有效电平的结束时间<第四时钟信号F4的有效电平的结束时间<第五时钟信号F5的有效电平的开始时间；
[0041] 并且，第二时钟信号F2的有效电平的开始时间≤第五时钟信号F5的有效电平的结束时间，或者，第五时钟信号F5的有效电平的结束时间<第二时钟信号F2的有效电平的开始时间<第三时钟信号F3的有效电平的开始时间；
[0042] 并且，第三时钟信号F3的有效电平的结束时间<第四时钟信号F4的有效电平的开始时间<第一时钟信号F1的有效电平的开始时间，或者，第一时钟信号F1的有效电平的开始时间≤第四时钟信号F4的有效电平的开始时间≤第二时钟信号F2的有效电平的结束时间，或者，第二时钟信号F2的有效电平的结束时间<第四时钟信号F4的有效电平的开始时间<第四时钟信号F4的有效电平的结束时间。
[0043] 图2示出根据本发明的示例性实施例的第一时钟信号、第二时钟信号、第三时钟信号、第四时钟信号、第五时钟信号的波形图的示例。
[0044] 如图2所示，第一时钟信号F1至第五时钟信号F5具有相同的频率，并且，第一时钟信号F1至第五时钟信号F5的有效电平均为高电平，第一时钟信号F1至第五时钟信号F5的非有效电平均为低电平。另外，第一时钟信号F1至第五时钟信号F5的有效电平的开始时间和结束时间按照下列顺序循环：第二时钟信号F2的有效电平的开始时间＝第五时钟信号F5的有效电平的结束时间<第三时钟信号F3的有效电平的开始时间<第一时钟信号F1的有效电平的结束时间<第三时钟信号F3的有效电平的结束时间<第一时钟信号F1的有效电平的开始时间＝第二时钟信号F2的有效电平的结束时间＝第四时钟信号F4的有效电平的开始时间<第四时钟信号F4的有效电平的结束时间<第五时钟信号F5的有效电平的开始时间。
[0045] 在t1时刻，图1所示的电路100中的第一开关SW1和第二开关SW2分别响应于第一时钟信号F1和第二时钟信号F2处于高电平(即，有效电平)而导通。第三开关SW3至第五开关SW5分别响应于第三时钟信号F3至第五时钟信号F5处于低电平(即，非有效电平)而断开。此时，恒流源Ic接地，第一电压存储器C1通过第一开关SW1和第二开关SW2放电。
[0046] 在t2时刻，第三时钟信号F3跳变为高电平(即，有效电平)，第三开关SW3导通，第一开关SW1和第二开关SW2处于导通状态，第四开关SW4和第五开关SW5处于断开状态。此时，恒流源Ic接地，第一电压存储器C1和第二电压存储器C2放电。
[0047] 在t3时刻，第一时钟信号F1跳变为低电平(即，非有效电平)，第一开关SW1断开，第二开关SW2和第三开关SW3处于导通状态，第四开关SW4和第五开关SW5处于断开状态。此时，恒流源Ic开始对第一电压存储器C1和第二电压存储器C2充电。
[0048] 在t4时刻，第三时钟信号F3跳变为低电平(即，非有效电平)，第三开关SW3断开，第二开关SW2处于导通状态，第一开关SW1、第四开关SW4和第五开关SW5处于断开状态。此时，恒流源Ic继续对第一电压存储器C1充电。
[0049] 在t5时刻，第一时钟信号F1跳变为高电平，第一开关SW1导通；第二时钟信号跳变为低电平(即，非有效电平)，第二开关SW2断开；第四时钟信号F4跳变为高电平(即，有效电平)，第四开关SW4导通；第三开关SW3和第五开关SW5处于断开状态。此时，恒流源Ic接地，第二电压存储器C2和第三电压存储器C3共享电荷。
[0050] 在t6时刻，第四时钟信号F4跳变到低电平(即，非有效电平)，第四开关SW4断开，第一开关SW1处于导通状态，第二开关SW2、第三开关SW3和第五开关SW5处于断开状态。此时，第二电压存储器C2和第三电压存储器C3共享电荷结束。
[0051] 在t7时刻，第五时钟信号F5跳变到高电平(即，有效电平)，第五开关SW5导通，第一开关SW1处于导通状态，第二开关SW2至第四开关SW4处于断开状态。此时，第二电压存储器C2通过第五开关SW5放电。
[0052] 由上述分析可知，在第一时钟信号F1至第五时钟信号F5频率不变的情况下，在图1所示的电路100的初始工作阶段，在第二时钟信号F2首次处于有效电平时，第一开关SW1和第二开关SW2导通，恒流源Ic接地，以消除开关接通瞬间电流过冲对图1所示的电路100的影响。在第三时钟信号F3的首次处于有效电平期间内的与△t时间段对应的期间内，恒流源Ic对第二电压存储器C2充电。在第四时钟信号F4首次处于有效电平的期间内，第二电压存储器C2首次与第三电压存储器C3共享电荷，第三电压存储器C3的电压从0开始增加，相应地，输出端的电压Vout从0开始上升。在第五时钟信号F5首次处于有效电平的期间内，第二电压存储器C2通过第五开关SW5放电。
[0053] 当第三时钟信号F3再次处于有效电平时，由于第一时钟信号F1至第五时钟信号F5的频率不变，则△t不变，第二电压存储器C2的充电时间不变，从而第二电压存储器C2的电压不变。在第四时钟信号F4再次处于有效电平时，第二电压存储器C2与第三电压存储器C3再次共享电荷，从而使第三电压存储器C3的电压继续增加，相应地，输出的电压Vout继续上升。在第五时钟信号F5再次处于有效电平期间，第二电压存储器C2再次通过第五开关SW5放电。此后，图1所示的电路100按照第二电压存储器C2充电、第二电压存储器C2与第三电压存储器C3共享电荷、第二电压存储器C2放电的顺序循环充电、共享、放电动作，最终，第三电压存储器C3的电压将稳定在第二电压存储器C2在△t时间内充电的电压。因此，图1所示的电路100最终输出的电压Vout可以代表第二电压存储器C1在△t时间内的充电电压。
[0054] 由于充电时间越长，电压存储器两端的电压也就越大。因此，△t时间越长，第二电压存储器C2充电产生的电压也就越大。相应地，图1所示的电路100输出的电压Vout也就越大。由于△t与第一时钟信号F1至第五时钟信号F5的频率相关，频率越大则△t越小，输出的电压Vout也就越小，频率越小则△t越大，输出的电压Vout也就越大。因此，可以通过频率电压转换器输出的电压Vout来表示输入的第一时钟信号F1至第五时钟信号F5的频率。
[0055] 应该理解，图1所示的频率电压转换器的电路100中的第一电压存储器C1可为电容器或其他能够实现电压存储的器件，图1所示的频率电压转换器的电路100中的第二电压存储器C2可为电容器或其他能够实现电压存储的器件，图1所示的频率电压转换器的电路100中的第三电压存储器C3可为电容器或其他能够实现电压存储的器件。
[0056] 图3示出根据本发明的另一示例性实施例的频率电压转换器的电路图。
[0057] 如图3所示，除了图1所示的电路100(以下简称为电路100)之外，根据本发明的频率电压转换器还包括时钟电路200。
[0058] 具体地说，时钟电路200可利用外部输入的信号Fin产生五个频率相同的第一时钟信号F1、第二时钟信号F2、第三时钟信号F3、第四时钟信号F4、第五时钟信号F5。
[0059] 另外，第一时钟信号F1至第五时钟信号F5的有效电平的开始时间和结束时间按照下列顺序循环：第五时钟信号F5的有效电平的结束时间<第三时钟信号F3的有效电平的开始时间<第一时钟信号F1的有效电平的结束时间<第三时钟信号F3的有效电平的结束时间<第一时钟信号F1的有效电平的开始时间≤第二时钟信号F2的有效电平的结束时间<第四时钟信号F4的有效电平的结束时间<第五时钟信号F5的有效电平的开始时间；
[0060] 并且，第二时钟信号F2的有效电平的开始时间≤第五时钟信号F5的有效电平的结束时间，或者，第五时钟信号F5的有效电平的结束时间<第二时钟信号F2的有效电平的开始时间<第三时钟信号F3的有效电平的开始时间；
[0061] 并且，第三时钟信号F3的有效电平的结束时间<第四时钟信号F4的有效电平的开始时间<第一时钟信号F1的有效电平的开始时间，或者，第一时钟信号F1的有效电平的开始时间≤第四时钟信号F4的有效电平的开始时间≤第二时钟信号F2的有效电平的结束时间，或者，第二时钟信号F2的有效电平的结束时间<第四时钟信号F4的有效电平的开始时间<第四时钟信号F4的有效电平的结束时间。
[0062] 此外，第一时钟信号F1至第五时钟信号F5的频率分别与输入的信号Fin的频率呈单调函数关系，例如，第一时钟信号F1至第五时钟信号F5随输入的信号Fin的频率的增大而单调递增，或者第一时钟信号F1至第五时钟信号F5的频率随输入信号Fin的频率的增大而单调递减。
[0063] 由上述的分析可知，第一钟信号F1至第五时钟信号F5的频率与电路100输出的电压Vout的关系为：第一钟信号F1至第五时钟信号F5的频率越大，则输出的电压Vout越小，第一钟信号F1至第五时钟信号F5的频率越小，则输出的电压Vout越大。而时钟电路200产生的第一钟信号F1至第五时钟信号F5的频率分别与输入的信号Fin的频率呈单调函数关系，因此，可以用图3所示的频率电压转换器的输出电压Vout来表示输入的信号Fin的频率。
[0064] 在一个示例中，第一时钟信号F1至第五时钟信号F5的频率与输入的信号Fin的频率呈单调递增的函数关系，则当输入的信号Fin的频率增大时，时钟电路200产生的第一时钟信号F1至第五时钟信号F5的频率相应地增大，而由于电路100的输出电压Vout随第一时钟信号F1至第五时钟信号F5的频率的增大而减小，因此，频率电压转换器输出的电压Vout将相应地减小。
[0065] 在另一个示例中，第一时钟信号F1至第五时钟信号F5的频率与输入的信号Fin的频率呈单调递减的函数关系，则当输入的信号Fin的频率增大时，时钟电路200产生的第一时钟信号F1至第五时钟信号F5的频率相应地减小，而由于电路100的输出电压Vout随第一时钟信号F1至第五时钟信号F5的频率的减小而增大，因此，频率电压转换器输出的电压Vout将相应地增大。
[0066] 应该理解，由于电路100的输出电压Vout稳定后才能准确表示输入信号的频率，因此根据本发明的图1和图3的频率电压转换器对于频率恒定或频率大小维持时间较长的输入信号(第一时钟信号F1至第五时钟信号F5，或信号Fin)的频率转换精度更高。
[0067] 图4示出根据本发明的示例性实施例的图3的频率电压转换器中的时钟电路200的电路图。
[0068] 如图4所示，本发明的时钟电路200包括：移相单元210、二分频电路220、第一逻辑运算电路230、第二逻辑运算电路240、第三逻辑运算电路250。
[0069] 移相单元210利用输入的信号Fin产生频率相同的第六时钟信号F6、第七时钟信号F7、第八时钟信号F8。这里，第六时钟信号F6至第八时钟信号F8的相位关系为：第六时钟信号F6至第八时钟信号F8的占空比相同，且第七时钟信号F7的有效电平的开始时间在第六时钟信号F6的有效电平的持续时间内，第八时钟信号F8的有效电平的开始时间在第七时钟信号F7的有效电平的持续时间内，且第六时钟信号F6的有效电平的开始时间与第七时钟信号F7的有效电平的开始时间之间的时间间隔大于0并小于第六时钟信号F6的周期的三分之一，第七时钟信号F7的有效电平的开始时间与第八时钟信号F8的有效电平的开始时间之间的时间间隔大于0并小于第六时钟信号F6的周期的三分之一。
[0070] 具体地说，第六时钟信号F6至第八时钟信号F8的每个周期分别包括有效电平和非有效电平。例如，第六时钟信号F6至第八时钟信号F8的有效电平为高电平，第六时钟信号F6至第八时钟信号F8的非有效电平为低电平。
[0071] 作为示例，移相单元210可通过移相器来实现，以产生上述第六时钟信号F6至第八时钟信号F8。
[0072] 作为另一示例，移相单元210可包括分频器(未示出)和移相器(未示出)，分频器的输出端连接到移相器的输入端。分频器对外部输入的信号Fin进行m(m为大于1的整数)分频产生第十五时钟信号，移相器对第十五时钟信号进行移相产生第六时钟信号F6、第七时钟信号F7、第八时钟信号F8。
[0073] 作为另一示例，移相单元210可包括分频器(未示出)和移相器(未示出)，移相器的输出端连接到分频器的输入端。移相器对输入的信号Fin进行移相产生第十六时钟信号、第十七时钟信号、第十八时钟信号，这里，第十六时钟信号至第十八时钟信号的相位关系为：第十六时钟信号至第十八时钟信号的占空比与输入的信号Fin的占空比相同，且第十七时钟信号的有效电平的开始时间在第十六时钟信号的有效电平的持续时间内，第十八时钟信号的有效电平的开始时间在第十七时钟信号的有效电平的持续时间内，且第十六时钟信号的有效电平的开始时间与第十七时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第十六时钟信号的周期的三分之一，第十七时钟信号的有效电平的开始时间与第十八时钟信号的有效电平的开始时间之间的时间间隔大于0并小于第十六时钟信号的周期的三分之一。之后，分频器对第十六时钟信号进行m分频产生第六时钟信号F6，对第十七时钟信号进行m分频产生第七时钟信号F7，对第十八时钟信号进行m分频产生第八时钟信号F8。
[0074] 具体地说，第十六时钟信号至第十八时钟信号的每个周期分别包括有效电平和非有效电平。例如，第十六时钟信号至第十八时钟信号的有效电平为高电平，第十六时钟信号至第十八时钟信号的非有效电平为低电平。
[0075] 通过移相单元210中的分频器将输入的信号Fin进行m分频，从而可以扩大频率电压转换器能够转换的频率的范围。
[0076] 二分频电路220对第六时钟信号F6进行n(n为大于等于0的整数)次二分频产生第九时钟信号F9，对第六时钟信号F6进行n+2次二分频产生第十时钟信号F10，对第七时钟信号F7进行n+1次二分频得到第七时钟信号F7的n+1次二分频信号，对所述n+1次二分频信号进行反向产生第十一时钟信号F11，对第七时钟信号F7进行n+2次二分频得到第七时钟信号F7的n+2次二分频信号，对第七时钟信号F7的n+2次二分频信号进行反向产生第十二时钟信号F12，对第八时钟信号F8进行n+1次二分频产生第十三时钟信号F13，对第八时钟信号F8进行n+2次二分频得到第八时钟信号F8的n+2次二分频信号，对第八时钟信号F8的n+2次二分频信号进行反向产生第一时钟信号F1。这里，第七时钟信号的n+2次二分频信号为第三时钟信号F3，第八时钟信号的n+2次二分频信号为第十四时钟信号F14。
[0077] 下面以n＝1为例来说明上述二分频电路220。参照图4，二分频电路220可通过二分频器2201对第六时钟信号F6进行1次二分频产生第九时钟信号F9，通过二分频器2201、2202和2203对第六时钟信号F6进行3次二分频产生第十时钟信号F10，通过二分频器2204和2205对第七时钟信号F7进行2次二分频得到第七时钟信号F7的2次二分频信号，通过反向器2207对所述2次二分频信号进行反向产生第十一时钟信号F11，通过二分频器2204、2205和2206对第七时钟信号F7进行3次二分频得到第七时钟信号F7的3次二分频信号，通过反向器2208对第七时钟信号F7的3次二分频信号进行反向产生第十二时钟信号F12，通过二分频器2209和2210对第八时钟信号F8进行2次二分频产生第十三时钟信号F13，通过二分频器2209、2210和2211对第八时钟信号F8进行3次二分频得到第八时钟信号F8的3次二分频信号，通过反向器2212对第八时钟信号F8的3次二分频信号进行反向产生第一时钟信号F1，而第七时钟信号F7的3次二分频信号为第三时钟信号F3，第八时钟信号F8的3次二分频信号为第十四时钟信号F14。
[0078] 应该理解，可采用各种二分频器。例如，二分频器可以通过D触发器来实现。例如，将D触发器的数据输入端与D触发器的反相数据输出端相连，将D触发器的时钟信号输入端作为二分频器的输入端，将D触发器的数据输出端作为二分频器的输出端。还可以理解，由于D触发器具有反相数据输出端，所以在前述实施例中的进行反相得到的信号可以通过D触发器的反相数据输出端来输出。同时，在使用D触发器来实现上述实施例时，由于D触发器具有两个输出端(数据输出端和反相数据输出端)，所以电路的连接方式可以自行选择(例如：对第六时钟信号F6进行3次二分频产生第十时钟信号F10时，可将第一D触发器的数据输出端与第二D触发器的时钟信号输入端相连，将第二D触发器的数据输出端与第三D触发器的时钟信号输入端相连，在第三D触发器的数据输出端产生第十时钟信号F10，或者，将第一D触发器的反相数据输出端与第二D触发器的时钟信号输入端相连，将第二D触发器的反相数据输出端与第三D触发器的时钟信号输入端相连，在第三D触发器的数据输出端产生第十时钟信号F10)。当然，二分频器也可通过其他能够实现二分频功能的电路来实现。
[0079] 应该理解，二分频电路也不仅限于通过二分频器来实现，也可通过2n分频器来对第六时钟信号F6进行n次二分频产生第六时钟信号F6的n次二分频信号，即第九时钟信号F9，通过对第六时钟信号F6的n次二分频信号进行2次二分频产生第十时钟信号F10，n+1通过2 分频器来对第七时钟信号F7进行n+1次二分频得到第七时钟信号F7的n+1次二分频信号，对所述n+1次二分频信号进行反向产生第十一时钟信号F11，对第七时钟信号F7的n+1次二分频信号进行1次二分频得到第七时钟信号F7的n+2次二分频信号，即第三时钟信号，对第七时钟信号F7的n+2次二分频信号进行反向产生第十二时钟信号F12，通过n+1
2 分频器来对第八时钟信号F8进行n+1次二分频产生第八时钟信号F8的n+1次二分频信号，即第十三时钟信号F13，对第八时钟信号F8的n+1次二分频信号进行1次二分频得到第八时钟信号F8的n+2次二分频信号，即第十四时钟信号F14，对第八时钟信号F8的n+2次二分频信号进行反向产生第一时钟信号F1。
2 分频器来对第八时钟信号F8进行n+1次二分频产生第八时钟信号F8的n+1次二分频信号，即第十三时钟信号F13，对第八时钟信号F8的n+1次二分频信号进行1次二分频得到第八时钟信号F8的n+2次二分频信号，即第十四时钟信号F14，对第八时钟信号F8的n+2次二分频信号进行反向产生第一时钟信号F1。
[0080] 第一逻辑运算电路230为二输入或门。第一逻辑运算电路230将二分频电路220产生的第十时钟信号F10与第十四时钟信号F14进行逻辑或运算，以输出第二时钟信号F2。
[0081] 第二逻辑运算电路240为二输入与门。第二逻辑运算电路240将二分频电路产生的第十二时钟信号F12与第十三时钟信号F13进行逻辑与运算，以输出第四时钟信号F4。
[0082] 第三逻辑运算电路250为二输入与门。第三逻辑运算电路250将二分频电路产生的第九时钟信号F9、第十一时钟信号F11、第十二时钟信号F12进行逻辑与运算，以输出第五时钟信号F5。
[0083] 上述时钟电路220采用数字逻辑运算的方式产生第一时钟信号F1至第五时钟信号F5，产生的第一时钟信号F1至第五时钟信号F5的波形不易受到工艺、电源电压、环境温度的影响，并且第一时钟信号F1至第五时钟信号F5的有效电平的开始时间保持稳定的时间差，从而可以有效控制电路100中的第一开关SW1至第五开关SW5的导通或断开的时间，避免了恒流源Ic开关过冲的影响。
[0084] 根据本发明的频率电压转换器，利用恒流源Ic对第二电压存储器C2进行充电，同时通过频率相同且频率固定的第一时钟信号F1至第五时钟信号F5控制电路100中的第一开关SW1至第五开关SW5的导通或断开，使第二电压存储器C2的电压与充电的时间相对应，也就是与时钟信号的频率相对应，从而可以精确地将频率转换为电压。并且频率电压转换器的转换精度不易受到工艺、电源电压、环境温度的影响。
高效检索全球专利专利汇是专利免费检索,专利查询,专利分析-国家发明专利查询检索分析平台，是提供专利分析，专利查询，专利检索等数据服务功能的知识产权数据服务商。
我们的产品包含105个国家的1.26亿组数据，免费查、免费专利分析。
分析报告
专利汇分析报告产品可以对行业情报数据进行梳理分析，涉及维度包括行业专利基本状况分析、地域分析、技术分析、发明人分析、申请人分析、专利权人分析、失效分析、核心专利分析、法律分析、研发重点分析、企业专利处境分析、技术处境分析、专利寿命分析、企业定位分析、引证分析等超过60个分析角度，系统通过AI智能系统对图表进行解读，只需1分钟，一键生成行业专利分析报告。
频率热门专利
QQ群二维码
意见反馈
意见反馈