sigma-delta PLL频率测量电路及方法
技术领域
[0001] 本
发明涉及
电子与时频测量领域，特别是一种sigma-delta(Σ-Δ)PLL(Phase Locked Loop，
锁相环)频率测量电路及方法。
背景技术
[0002] 在电子技术中，频率一直是最基本参数之一，并且与许多电参量的测量方案、测量结果都有非常密切的关系，因此频率的测量也尤为重要。近年来，随着电子信息技术的发展，以频率作为输出
信号的
晶体振荡器和谐振式
传感器的
精度都在不断提高，应用也越来越广泛，与其相匹配的低噪声频率测量电路的研发也显得愈发迫切。
[0003] 目前国内外市场上常用的频率测量电路的基本原理有三类：（1）通过对被测信号进行傅里叶变换测量周期信号的频率，（2）在标准的闸
门时间内对被测频率信号的周期个数进行计数而得出被测频率值，（3）基于
锁相环的测频电路，利用压控振荡器（VCO）
控制信号与频率成正比的特性实现频率识别；其中，第（1）类技术具备一定抗噪性能，但傅里叶变换过程中不可避免地要进行时域的截断，这个截断过程将产生频域信号的泄露，导致变换后的频域信息不能完整反映出原时域信号特性，因此其测量结果的精准度较差。第（2）类技术能够同时完成频率测量和数字化输出，并且该系统的
采样频率仅为被测信号频率的两倍，对
过采样率无太高要求，测量方便、读数直接，但是该技术中存在计数所导致的量化误差，限制测频精度的提高；尽管有改进的多周期同步法和延迟链法对量化误差进行限制，但是多周期同步法是以牺牲系统带宽为代价，而延迟链法对延迟单元的精度要求极高，实现难度较大，而且存在延迟链长度分布不均以及延迟抖动等问题，使其实际精度远低于理论值。第（3）类技术先通过锁相环锁定被测信号频率，输出与被测信号成正比的
电压信号，再通过模数变换器(ADC)将电压信号转为数字频率，分两步将待测频率转为
数字信号，锁相环测频法优点在于电路简单、易于实现，但是锁相环中的VCO自身会引入
相位噪声，并且VCO存在非线性及
温度敏感性，这将影响最终测频的精度。
[0004] 综上所述，目前普遍使用的频率测量方法均存在噪声大，
分辨率低的问题，难以适应新的晶振和谐振式传感器的高精度频率读取的要求。
发明内容
[0005] 本发明的目的在于提供一种抗噪声能
力强、分辨率高、易于实现的sigma-delta PLL频率测量电路及方法。
[0006] 实现本发明目的的技术解决方案为：
[0007] 一种sigma-delta PLL频率测量电路，包括从输入端开始顺次设置的整形电路、鉴相器、环路
滤波器、ADC和延迟环节，且延迟环节的输出端经过计数器反馈输入至鉴相器，其中：整形电路，将待测信号滤波、放大后，转为同频率的方波信号Vout；鉴相器，测量经整形后的待测信号Vout与计数器
输出信号Cout的过零点时间差，并输出面积与时间差en成正比的脉冲
电流信号Iout；
环路滤波器，对鉴相器的输出电流Iout进行积分和滤波，并将其转为电压信号；ADC，将环路滤波器输出的模拟电压转为数字信号N；延迟环节，对ADC输出的数字信号N进行一个时钟周期的延迟；计数器，产生时钟周期与延迟后的数字信号N成正比的计数器输出信号Cout，并将该计数器输出信号Cout输入鉴相器。
[0008] 一种sigma-delta PLL频率测量方法，步骤如下：
[0009] 步骤1，由整形电路将待测信号滤波、放大后，转为同频率的方波信号Vout；
[0010] 步骤2，鉴相器测量经整形后的待测信号Vout与计数器的输出信号Cout的过零点的时间差en，并输出面积与时间差en成正比的脉冲电流信号Iout；
[0011] 步骤3，环路滤波器对鉴相器的输出电流Iout进行积分和滤波，并将其转为电压信号；
[0012] 步骤4，ADC将环路滤波器输出的模拟电压转为数字信号N；
[0013] 步骤5，延迟环节对ADC输出的数字信号N进行一个时钟周期的延迟，根据该延迟后的数字信号N确定待测信号的频率；
[0014] 步骤6，计数器产生时钟周期与延迟后的数字信号N成正比的计数器输出信号Cout，并将该计数器输出信号Cout输入鉴相器与整形后的待测信号Vout进行相差比较。
[0015] 与
现有技术相比，本发明的显著优点为：（1）用计数器替代VCO，避免了VCO所带来的额外的
相位噪声、非线性和温度敏感性；（2）传递函数是Σ-Δ
调制解调器的结构形式，能够将计数器带来的量化噪声调制到高频区域，移出待测信号的带宽范围之外，大大提高带宽范围内的测频分辨率；在量化噪声不变的前提下，可以通过提高环路阶数来进一步提高分辨率性能，具有很强的抗噪声能力；（3）结构简单，灵活度大，对器件的要求较低：首先对于作为计数器时钟基准的晶振频率值要求不高；另外因为ADC是对经过积分环节和滤波环节后的直流电压进行
数模转换，所以对ADC的位数和采样率也均无过高要求。
附图说明
[0016] 图1是本发明sigma-delta PLL频率测量电路的结构示意图。
[0017] 图2是本发明sigma-delta PLL频率测量方法中信号的
波形示意图。
[0018] 图3是本发明sigma-delta PLL频率测量电路中采用积分器级联多路前馈结构形式的环路滤波器结构示意图。
[0019] 图4是本发明sigma-delta PLL频率测量电路中去除了积分器级联多路前馈结构中的第一级前馈通路，并加入超前补偿后的结构示意图。
[0020] 图5是本发明中不同阶数的sigma-delta PLL频率测量环路中滤波环节的结构示意图，其中(a)为二阶sigma-delta PLL频率测量环路中滤波环节的结构示意图，(b)为三阶sigma-delta PLL频率测量环路中滤波环节的结构示意图，(c)为四阶sigma-delta PLL频率测量环路中滤波环节的结构示意图。
具体实施方式
[0021] 下面结合附图及具体
实施例对本发明作进一步详细说明。
[0022] 结合图1，本发明sigma-delta PLL频率测量电路，整体上是一个闭环
负反馈系统，包括从输入端开始顺次设置的整形电路100、鉴相器200、环路滤波器300、ADC400和延迟环节500，且延迟环节500的输出端经过计数器600反馈输入至鉴相器200，其中：整形电路100，将待测信号滤波、放大后，转为同频率的方波信号Vout；鉴相器200，测量经整形后的待测信号Vout与计数器输出信号Cout的过零点时间差，并输出面积与时间差en成正比的脉冲电流信号Iout；环路滤波器300，对鉴相器200的输出电流Iout进行积分和滤波，并将其转为电压信号；ADC400，将环路滤波器300输出的模拟电压转为数字信号N；延迟环节500，对ADC400输出的数字信号N进行一个时钟周期的延迟；计数器600，产生时钟周期与延迟后的数字信号N成正比的计数器输出信号Cout，并将该计数器输出信号Cout输入鉴相器200。
[0023] 本发明sigma-delta PLL频率测量方法，主要通过控制计数器600输出信号，使得计数器600输出信号Cout与经整形后的待测信号Vout保持同相，从而在一个步骤内同时实现待测信号频率的解调和数字化转换。为了维持相位一致，首先利用鉴相器200测量经整形后的待测信号Vout与计数器输出信号Cout的过零点时间差en=tn-τn，并产生相应的面积为An=Kd×(tn-τn)的脉冲电流信号Iout如图2所示，其中Kd为鉴相器200增益，tn为经整形后的待测信号Vout的过零点时间，τn为计数器输出信号Cout的过零点时间，下标n表示时间周期的编号。继而用An来估计整形后的待测信号Vout的下个时间周期Δtn+1，An经环路滤波器300和ADC400后成为数字信号Nn+1，使计数器600产生时间周期为2Nn+1×Tref的计数器输出信号Cout，再与下个周期的Vout进行
相位差比较，其中Tref为
晶体振荡器产生的基准信号的周期。从图2的信号波形示意图可以看出，从测量时间差en到利用An估计下个时间周期Δtn+1之间，存在一个时钟周期的延迟，因此在前馈网络中设置延迟环节500，频率测量的具体步骤如下：
[0024] 步骤1，由整形电路100将待测信号滤波、放大后，转为同频率的方波信号Vout即为经整形后的待测信号Vout；
[0025] 步骤2，鉴相器200测量经整形后的待测信号Vout与计数器的输出信号Cout的过零点的时间差en，并输出面积与时间差en成正比的脉冲电流信号Iout；
[0026] 步骤3，环路滤波器300对鉴相器200的输出电流Iout进行积分和滤波，并将其转为电压信号；
[0027] 步骤4，ADC400将环路滤波器300输出的模拟电压转为数字信号N；
[0028] 步骤5，延迟环节500对ADC400输出的数字信号N进行一个时钟周期的延迟，延迟后的数字信号N与待测信号的时钟周期成正比，根据该延迟后的数字信号N确定待测信号的频率；
[0029] 步骤6，计数器600产生时钟周期与延迟后的数字信号N成正比的计数器输出信号Cout，并将该计数器输出信号Cout输入鉴相器200与整形后的待测信号Vout进行相差比较。
[0030] 结合图2所示sigma-delta(Σ-Δ)PLL频率测量方法中信号的波形示意图，在图中结合计数器600的工作原理，可以得出τn+1-τn=Nn+1×Tref，经z变换，易知计数器600的传递函数C(z)为：
[0031]
[0032] 结合图1所示sigma-delta PLL频率测量电路的结构示意图，sigma-delta PLL频率测量电路的输出项N(z)可表示为：
[0033]
[0034] 其中，F(z)为环路滤波器300的传递函数，AQ为ADC400的线性增益，q(z)为计数器600引入的量化噪声。
[0035] 在图2中经整形后的待测信号Vout的周期为T=2Δtn=2(tn-tn-1)，经z变换可得：
[0036] T(z)＝2t(z)(1-z-1)
[0037] 再将上式T(z)代入输出项N(z)的表达式中，可得：
[0038]
[0039] 考虑到环路滤波器传递函数F(z)的积分器级联多路前馈结构以及C(z)=Tref/(1-z-1)，可以看出上式是一个典型的sigma-delta调制解调器的传递函数。计数器600将数字信号N转变为模拟的时间周期，起到了DAC的作用。
[0040] 因此，本发明频率测量方法具有sigma-delta调制解调器的特性，能够将计数器600引入的量化噪声q调制高频区域，把噪声搬移出待测信号的带宽之外，提高待测信号带宽内的频率分辨率。同时根据sigma-delta调制解调器的特性，在量化噪声q大小不变的情况下，还能够以提高sigma-delta频率测量环路阶数的方式来提高频率分辨率。
[0041] 若sigma-delta PLL的测频环路增益KdAQz-1F(z)C(z)>>1，则输出项N(z)又可写为：
[0042]
[0043] 可见在sigma-delta PLL测频电路中，通过数字信号N即可确定
加速度计振荡器的信号频率1/T，并且增大环路增益KdAQz-1F(z)C(z)也能够有效抑制量化噪声q的影响。
[0044] 如图3所示，本发明sigma-delta PLL频率测量电路中的环路滤波器300采用积分器级联多路前馈结构，积分器级联多路前馈的结构形式较为适合sigma-delta PLL测频电路中的环路滤波器300，因为该结构形式可以避免多条反馈通路的存在，采用该结构的sigma-delta PLL的唯一反馈通路即是计数器600。计数器600将数字信号N转变为模拟的时间周期，起到了DAC的作用。若是在sigma-delta PLL测频电路中采用积分器级联多路反馈结构，则需要多个额外的DAC来将数字信号N转化为模拟电压，这将增加实施难度及成本。
[0045] 结合图3，鉴相器200输出的脉冲电流信号Iout在第一级前馈通路FF1中乘以增益A之后要与其它的前馈通路相加，而在其它的前馈通路中，脉冲电流信号Iout均要通过积分环节310后成为电压量，最终要电流与电压直接相加，这在电路中实现比较困难。为此将第一级前馈通路FF1从环路滤波器300中移除，并加入超前补偿环节700来保证环路的
稳定性。
[0046] 如图4所示为去除了积分器级联多路前馈结构中的第一级前馈通路，并加入超前补偿环节700后的sigma-delta PLL频率测量电路结构示意图。去除第一级前馈通路FF1后的环路滤波器300可以分为积分环节310和滤波环节311两部分，其中积分环节310的增益为KI。此时sigma-delta PLL频率测量电路的结构与典型的锁相环PLL结构非常相似。在典型的锁相环中，鉴相器的输出信号即是经积分器和滤波器处理后，再反馈给压控振荡器。如同锁相环的阶数决定于滤波器，滤波环节311的传递函数G(z)也决定了sigma-delta PLL频率测量电路的环路阶数。所述用于维持环路稳定性的超前补偿环节700既可以置于测频环路的前馈网络中环路滤波器300和ADC400之间，采用基于集成
运算放大器的模拟电路来实现；超前补偿环节700也可以置于测频环路的反馈网络中延迟环节500和计数器
600之间，采用数字电路来实现。在数字电路中实现起来更为简单，可以省去额外的模拟电路。
[0047] 图5是本发明中不同阶数的sigma-delta PLL频率测量环路中滤波环节的结构示意图，其中5(a)为二阶sigma-delta PLL频率测量环路中滤波环节的结构示意图，5(b)为三阶sigma-delta PLL频率测量环路中滤波环节的结构示意图，5(c)为四阶sigma-delta PLL频率测量环路中滤波环节的结构示意图。阶数越高对量化噪声q的抑制能力越强，频率分辨率越高，但电路也会更加复杂。从图4中可以看出环路滤波器300位于ADC400的前级，应由模拟集成电路实现，其中积分环节310用基于集成
运算放大器的积分器实现；而滤波器环节311要先利用
状态空间法将
数字滤波器的离散传递函数转为等效的连续函数，再由基于集成运算放大器的模拟滤波电路来实现。
[0048] 综上所述，本发明sigma-delta PLL频率测量电路及方法，用计数器替代VCO，避免了VCO所带来的额外的相位噪声、非线性和温度敏感性；传递函数是Σ-Δ调制解调器的结构形式，能够将计数器带来的量化噪声调制到高频区域，移出待测信号的带宽范围之外，大大提高带宽范围内的测频分辨率；在量化噪声不变的前提下，可以通过提高环路阶数来进一步提高分辨率性能，具有很强的抗噪声能力；结构简单、灵活度大、对器件的要求较低：首先对于作为计数器时钟基准的晶振频率值要求不高；另外因为ADC是对经过积分环节和滤波环节后的直流电压进行数模转换，所以对ADC的位数和采样率也均无过高要求。
