技术领域
[0001] 本
发明涉及
信号测量领域，尤其涉及一种频率测量方法、装置和频率计。
背景技术
[0002] 在
电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系。因此频率的测量就显得更为重要。
[0003] 中国
专利号为CN2274348Y的专利
申请提供了一种低成本、等
精度的全自动频率计(图1所示)。其方案是由放大整形
电路、闸
门电路、计数电路、同步电路、计时电路、时基电路、CPU电路和显示电路组成。
[0004] 上述方案的工作原理如下：待测信号从放大整形电路输入端输入，放大整形电路输出为标准的TTL
数字信号，闸门电路的开启时间受同步电路控制，同步电路同时控制记时电路，以使得计时和计数的起始时间与闸门电路开启时间同步，计数电路、计时电路、显示电路通过
数据总线形式与CPU电路相连，在同步电路发出中断
请求时，CPU电路读入和处理计数电路和计时电路中的数据，经过高精度浮点运算处理后就得到等精度的待测信号频率数据，并按测出的频率大小由
软件控制自选择量程，最后送到显示电路。开始测量时，CPU电路的I/O端向同步电路输出高电平，当放大整形后的待测信号出现下降沿时，同步电路输出为高电平，CPU电路测出同步电路输出为高电平时，继续保持I/O端向同步电路输出高电平一段时间，该保持时间的长短为一预先设置的固定值，之后，I/O端向同步电路输出低电平，此时若放大整形后的待测信号出现下降沿时，同步电路输出低电平。
[0005] 上述方案的关键是闸门电路由同步电路控制，并且同步电路输出的
控制信号的上升沿与放大整形后的待测信号的前端脉冲的下降沿同步，而该控制信号的下降沿与放大整形后的待测信号的前端脉冲沿同步，从而使得闸门电路开启时间为待测信号的周期的整倍数，进而保证计数时不产生尾数固有的量化误差，待测信号的频率值f＝N/T，其中N为闸门电路开启时间里的脉冲个数，T为闸门电路开启时间，这种方法的频率测量精度与待测信号的频率高低无关，由闸门电路开启时间的测量精度决定，从而实现对高低频信号具有同样的测量精度，即实现了等精度测量。
[0006] 但是，上述方案仍然存在着如下的
缺陷：
[0007] 1、整个方案采用分立元件搭建
硬件电路来实现测频功能的，增加了PCB布图的难度以及调试的难度，频率测量的
质量受外界环境如
温度、湿度、
电压、噪声的影响比较大。
[0008] 2、方案中关键的同步电路，由JK触发器和
反相器构成，一旦JK触发器电路中出现亚稳态，电路不能消除，就会将错误继续下去，导致整个系统不能正常工作。
[0009] 3、由于仅采用等精度测频法，这在测量低频信号的时候，会大大增加测量时间。
发明内容
[0010] 本发明
实施例提供一种频率测量方法、装置和频率计，用于简化电路结构，减少外部环境对测频电路的影响，增加测频系统的健壮性以及减少低频信号的测量时间。
[0011] 一方面，本发明实施例提供了一种频率测量方法，该方法包括：将待测信号通过信号调理电路变成标准的数字信号后输入数字逻辑器件内部；在数字逻辑器件内部通过边沿检测电路检测所述待测信号的边沿；若检测到所述待测信号的边沿出现，则测频控制状态机根据测频指令信号进行等精度测频或者测周期来得到所述待测信号的频率。
[0012] 优选地，本发明实施例中测频控制状态机根据测频指令信号进行等精度测频包括：在所述待测信号的边沿出现时测频控制状态机同时使能时间计数器及待测信号个数计时器，当所述时间计数器的值到达预设的闸门时间且再次检测到待测信号的边沿出现，则结束测量并根据所述时间计数器及待测信号个数计时器计算出待测信号频率，其中两次检测到的边沿同为上边沿或下边沿。
[0013] 优选地，本发明实施例中根据测频指令信号进行测周期包括：在所述待测信号的边沿出现时测频控制状态机使能时间计数器，当再次检测到待测信号的边沿出现时，则结束测量并根据所述时间计数器的值计算出待测信号频率，其中两次检测到的边沿同为上边沿或下边沿。
[0014] 优选地，本发明实施例的方法还包括：若在接收测频指令信号后，经过预设时间未完成频率测量，则复位测频系统。
[0015] 优选地，本发明实施例的方法还包括：根据测频指令信号自动进行频率测量，具体包括：判断闸门时间是否已经超过最大值，若已经超过最大值，则进行测周期操作以测量待测信号的频率，若未超过最大值，则进行等精度测频操作以测量待测信号的频率。
[0016] 优选地，本发明实施例中当闸门时间未超过最大值而进行等精度测频操作以测量待测信号频率包括：步骤1、发送停止测频命令后触发一次等精度测频；步骤2、经过一等待时间后判断等精度测频是否完成，若完成则进入步骤3，若未完成则进入步骤4，其中所述等待时间大于所设闸门时间；步骤3、发送停止测频命令并回读待测信号个数计数器及时间计数器的值，当所述个数计数器的值大于预设个数Nfreq，且所述个数计数器的值和所述时间计数器的值至少相差1时，或者当所述个数计数器的值大于预设个数Nfreq，且当前闸门时间为最大值时，测频完成；否则改变闸门时间并返回步骤1；步骤4、发送停止测频命令并回读待测信号个数计数器及时间计数器的值，当所述个数计数器的值大于预设个数Nfreq，且所述个数计数器的值和所述时间计数器的值至少相差1时，增加所述等待时间并等待等精度测频完成；否则改变闸门时间并返回步骤1。
[0017] 另一方面，本发明实施例还提供了一种频率测量装置，该装置包括：信号调理电路、数字逻辑器件、数字
信号处理器和
人机交互接口，所述数字逻辑器件包括边沿检测电路、测频控制状态机和测频模
块，其中：信号调理电路，用于将待测信号变成标准的数字信号，并输出给数字逻辑器件中的边沿检测电路及测频模块；
数字信号处理器，用于通过所述人机交互接口接收用户的测频指令信号；边沿检测电路，用于检测所述待测信号的边沿；测频控制状态机，用于当所述边沿检测电路检测到待测信号的边沿出现时，根据所述测频指令信号控制所述测频模块进行等精度测频或者测周期来得到所述待测信号的频率。
[0018] 优选地，本发明实施例的测频模块包括时间计数器及待测信号个数计时器，当进行等精度测频时，所述测频控制状态机具体用于在所述待测信号的边沿出现时测频控制状态机同时使能时间计数器及待测信号个数计时器，当所述时间计数器的值到达预设的闸门时间且再次检测到待测信号的边沿出现，则结束测量，其中两次检测到的边沿同为上边沿或下边沿；所述数字信号处理器用于根据所述时间计数器及待测信号个数计时器的值计算出待测信号频率。
[0019] 优选地，本发明实施例当进行测周期时，所述测频控制状态机具体用于在所述待测信号的边沿出现时测频控制状态机使能时间计数器，当再次检测到待测信号的边沿出现时，则结束测量，其中两次检测到的边沿同为上边沿或下边沿；所述数字信号处理器用于根据所述时间计数器的值计算出待测信号频率。
[0020] 优选地，本发明实施例的数字逻辑器件还包括复位模块，用于在接收测频指令信号后，若经过预设时间未完成频率测量，则复位测频装置。
[0021] 优选地，本发明实施例的数字信号处理器还用于通过所述人机交互接口接收用户的自动测频指令信号，所述数字信号处理器还包括：判断单元，用于当接收到自动测频指令信号时，判断闸门时间是否已经到最大值；等精度测频控制单元，用于当闸门时间未超过最大值时，进行等精度测频控制；测周期控制单元，用于当闸门时间超过最大值时，进行测周期控制。
[0022] 优选地，本发明实施例的等精度测频控制单元包括：停止测频模块，用于发送停止测频命令；触发模块，用于触发一次等精度测频；第一判断模块，用于经过一等待时间后判断等精度测频是否完成，该等待时间大于所设闸门时间；回读模块，用于回读待测信号个数计数器及时间计数器的值；第二判断模块，用于判断个数计数器的值是否大于预设个数Nfreq，且所述个数计数器的值和所述时间计数器的值是否至少相差1，或者判断当当前闸门时间为最大值时，判断所述个数计数器的值是否大于预设个数Nfreq；闸门时间改变模块，用于当所述第二判断模块判断结果为否时，改变闸门时间；等待时间改变模块，用于当所述第一判断模块判断等精度测频未完成，且所述第二判断模块判断为是时，增加所述等待时间。
[0023] 另一方面，本发明实施例还提供了一种频率计，包括如上所述的频率测量装置。
[0024] 本发明实施例利用了数字逻辑器件的集成性和灵活性，简化了电路结构，减少了外部环境对测频电路的影响，同时当系统出现异常的时候还可以通过复位操作恢复初始状态，增加测频系统的健壮性，最后还增加了测周期模式，减少了低频信号的测量时间。
附图说明
[0025] 为了更清楚地说明本发明实施例或
现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造劳动性的前提下，还可以根据这些附图获得其他的附图。
[0026] 图1为本发明实施例提供的一种频率测量方法的流程示意图；
[0027] 图2为本发明实施例提供的一种自动频率测量的流程示意图；
[0028] 图3为本发明实施例提供的一种频率测量装置的结构示意图；
[0029] 图4为本发明实施例提供的一种测频模块的结构示意图；
[0030] 图5为本发明实施例提供的一种等精度测频控制单元的结构示意图；
[0031] 图6为本发明实施例提供的一种频率计的结构示意图。
具体实施方式
[0032] 为了使本发明的目的、技术方案和优点更加清楚明白，下面结合具体实施方式和附图，对本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并不作为对本发明的限定。
[0033] 如图1所示为本发明实施例提供的一种频率测量方法的流程示意图，该方法包括如下步骤：
[0034] S101：将待测信号通过信号调理电路变成标准的数字信号后输入数字逻辑器件内部。
[0035] 在本实施例中，信号调理电路可以对待测信号进行放大、滤波、衰减等操作，从而使其转换成数字逻辑器件所能识别的标准的数字信号，需要指出的是，该信号调理电路并不会改变待测信号的频率。而本实施例中的数字逻辑器件比如可以采用即
现场可编程门阵列(Field-Programmable Gate Array，FPGA)，复杂
可编程逻辑器件(Complex Programmable Logic Device，CPLD)或者特殊应用集成电路(Application Specific Integrated Circuit，ASIC)等。
[0036] S102：在数字逻辑器件中通过边沿检测电路检测待测信号的边沿。
[0037] 在本实施例中，既可以设定检测待测信号的上边沿，也可以设定待测信号的下边沿，在此并不加以限定。
[0038] S103：若检测到待测信号的边沿出现，则测频控制状态机根据测频指令信号进行等精度测频或者测周期来得到待测信号的频率。
[0039] 本实施例中的测频控制状态机也属于数字逻辑器件的一部分，其可以接收用户下发的测频指令信号，用户比如可以通过人机交互接口给数字信号处理器(DSP)下发测频指令信号，然后再由DSP传达给测频控制状态机来控制测频操作。在本实施例中，根据用户指令的不同，可以分别进行等精度测频或者侧周期操作。
[0040] 作为本发明的一个实施例，测频控制状态机根据测频指令信号进行等精度测频包括如下步骤：在待测信号的边沿出现时测频控制状态机同时使能数字逻辑器件内部的时间计数器及待测信号个数计时器，当时间计数器的值到达预设的闸门时间且再次检测到待测信号的边沿出现时(该边沿类型与开始计数时所依据的边沿类型相同，即同为上边沿或下边沿)，则结束测量并根据时间计数器及待测信号个数计时器计算出待测信号频率。在本实施例中最后频率的计算过程可以由DSP来完成，假设时间计数器的值为T，待测信号个数计数器的值为N，则待测信号的频率为f＝N/T。
[0041] 作为本发明的一个实施例，测频控制状态机根据测频指令信号进行测周期包括如下步骤：在待测信号的边沿出现时测频控制状态机使能时间计数器，当再次检测到待测信号的边沿出现时，则结束测量并根据时间计数器的值计算出待测信号频率。在本实施例中最后频率的计算过程可以由DSP来完成，假设时间计数器的值为T，则待测信号的频率为f＝1/T。
[0042] 在本实施例中，等精度测频时仅需用到时间计数器和待测信号计数器两个硬核计数器，相对于现有技术3个计数器减少了一个计数器，从而节约了计数器的实用，减少了硬件资源的浪费。作为本发明的一个实施例，DSP若在接收测频指令信号后，经过预设时间未完成频率测量，则复位测频控制状态机、时间计数器及待测信号个数计数器回初始状态。
[0043] 作为本发明的一个实施例，DSP还可以接收用户的自动测频指令信号，然后进行自动频率测量，如图2所示为本发明实施例提供的一种自动频率测量的流程示意图，该方法包括如下步骤：
[0044] S201：判断闸门时间是否已经超过最大值，若已经超过最大值，进入步骤S202，若未超过最大值，则进入步骤S206。
[0045] 若闸门时间已经到最大值，说明待测信号频率较低，因此采用测周法较为合适，否则的话，可以采用等精度测频法。
[0046] S202：触发一次测周期操作，即DSP发送测周期指令给测频控制状态机，由测频控制状态控制相应计数器进行测周期操作。
[0047] S203：等待一预设时间，该预设时间大于待测信号周期时间。
[0048] S204：判断测周期是否完成，若完成，则回读时间计数器的值，否则返回步骤S203。
[0049] S205：判断计算出的周期值是否小于等精度测频法能测的最大周期值，若是，则返回步骤S201，否则结束测量。
[0050] S206：发送停止测频命令后触发一次等精度测频。
[0051] 等精度测频具体可以参见上述实施例的描述，在此不再赘述。
[0052] S207：经过一等待时间，该等待时间大于所设闸门时间。
[0053] S208：判断等精度测频是否完成，若完成则进入步骤S209，否则进入步骤S211。
[0054] S209：发送停止测频命令并回读待测信号个数计数器及时间计数器的值。
[0055] S210：判断待测信号个数计数器的值是否大于预设个数Nfreq，且待测信号个数计数器的值和时间计数器的值是否至少相差1，若是，则测频完成，若否则进入步骤S213。需要指出的是，若现在正好是最大闸门时间，则只需要满足测信号个数计数器的值大于预设个数Nfreq，就测频完成。
[0056] S211：发送停止测频命令并回读待测信号个数计数器及时间计数器的值。
[0057] S212：判断待测信号个数计数器的值是否大于预设个数Nfreq，且待测信号个数计数器的值和时间计数器的值是否至少相差1，若是增加所述等待时间并等待等精度测频完成，这样可以防止出现因为等待时间不够，而误认为测频没有完成(实际上如果等待足够长的时间，是可以完成操作的)，从而就不再需要改变闸门时间重新进行等精度测频操作了，节省了测频时间。
[0058] S213：改变闸门时间并返回步骤S201。这里改变闸门时间一般是指增加闸门时间。
[0059] 本发明实施例利用了数字逻辑器件的集成性和灵活性，简化了电路结构，减少了外部环境对测频电路的影响，同时当系统出现异常的时候还可以通过复位操作恢复初始状态，增加测频系统的健壮性，最后还增加了测周期模式，减少了低频信号的测量时间。
[0060] 如图3所示为本发明实施例提供的一种频率测量装置的结构示意图，该装置包括：信号调理电路310、数字逻辑器件320、数字信号处理器330和人机交互接口340，其中数字逻辑处理器320还包括边沿检测电路321、测频状态控制机322和测频模块323。
[0061] 信号调理电路310用于将待测信号变成标准的数字信号，并输出给数字逻辑器件320中的边沿检测电路321及测频模块323。信号调理电路310可以对待测信号进行放大、滤波、衰减等操作，从而使其转换成数字逻辑器件320所能识别的标准的数字信号，该信号调理电路310并不会改变待测信号的频率。而本实施例中的数字逻辑器件比如可以采用FPGA、CPLD或者ASIC等。
[0062] 数字信号处理器330用于通过人机交互接口340接收用户的测频指令信号。在本实施例中测频指令信号比如可以包括等精度测频、测周期或者自动测频等。
[0063] 边沿检测电路321用于检测待测信号的边沿。在本实施例中，边沿检测电路321既可以设定检测待测信号的上边沿，也可以设定待测信号的下边沿，在此并不加以限定。
[0064] 测频控制状态机322用于当边沿检测电路321检测到待测信号的边沿出现时，根据测频指令信号控制测频模块323进行等精度测频或者测周期来得到待测信号的频率。
[0065] 作为本发明的一个实施例，如图4所示，测频模块323包括时间计数器3231和待测信号个数计数器3232。
[0066] 当进行等精度测频时，测频控制状态机322具体用于在待测信号的边沿出现时同时使能时间计数器3231及待测信号个数计时器3232，当时间计数器3231的值到达预设的闸门时间且再次检测到待测信号的边沿出现，则结束测量。此时数字信号处理器330用于根据时间计数器3231及待测信号个数计时器3232的值计算出待测信号频率。假设时间计数器的值为T，待测信号个数计数器的值为N，则待测信号的频率为f＝N/T。
[0067] 当进行测周期时，测频控制状态机322用于在待测信号的边沿出现时使能时间计数器3231，当边沿检测电路321再次检测到待测信号的边沿出现时，结束测量。此时数字信号处理器330用于根据时间计数器3231的值计算出待测信号频率。假设时间计数器3231的值为T，则待测信号的频率为f＝1/T。
[0068] 作为本发明的一个实施例，时间计数器3231和待测信号个数计数器3232可以共用数字逻辑器件内部一个硬核计数器。
[0069] 作为本发明的一个实施例，数字逻辑器件320还可以包括一复位模块(未绘示)，其用于在接收测频指令信号后，若经过预设时间未完成频率测量，则复位测频控制状态机322、时间计数器3231和待测信号个数计数器3232。
[0070] 作为本发明的一个实施例，当数字信号处理器330接收用户的自动测频指令信号时，数字信号处理器330还包括：判断单元331、等精度测频控制单元332和测周期控制单元333。
[0071] 如图5所示为本发明实施例提供的一种等精度测频控制单元的结构示意图，该等精度测频控制单元332包括：停止测频模块3321、触发模块3322、第一判断模块3323、回读模块3324、第二判断模块3325、闸门时间改变模块3326和等待时间改变模块3327。
[0072] 停止测频模块3321用于发送停止测频命令。
[0073] 触发模块3322用于触发一次等精度测频，需要指出的是，在触发模块3322触发一次等精度测频前，停止测频模块3321需要先发送一次停止测频命令，这样可以防止将上一次测频值当成本次测频值的情况出现。
[0074] 第一判断模块3323用于经过一等待时间后判断等精度测频是否完成，该等待时间大于所设闸门时间。
[0075] 回读模块3324用于回读待测信号个数计数器及时间计数器的值，不论第一判断模块3323的判断结果为何，该回读模块3324都讲回读待测信号个数计数器及时间计数器的值，且在回读前，停止测频模块3321还会发送一次停止测频命令。
[0076] 第二判断模块3325用于判断个数计数器的值是否大于预设个数Nfreq。且所述个数计数器的值和所述时间计数器的值是否至少相差1，或者判断当当前闸门时间为最大值时，判断所述个数计数器的值是否大于预设个数Nfreq。
[0077] 闸门时间改变模块3326用于当第二判断模块3325判断结果为否时，改变闸门时间，并通知触发模块3322再次触发等精度测频，这里改变闸门时间一般是指增加闸门时间。
[0078] 等待时间改变模块3327用于当第一判断模块3323判断等精度测频未完成，且第二判断模块3325判断为是时，增加等待时间，并继续等待等精度测频完成。
[0079] 本发明实施例利用了数字逻辑器件的集成性和灵活性，简化了电路结构，减少了外部环境对测频电路的影响，同时当系统出现异常的时候还可以通过复位操作恢复初始状态，增加测频系统的健壮性，最后还增加了测周期模式，减少了低频信号的测量时间。
[0080] 如图6所示为本发明实施例提供的一种频率计的结构示意图，该频率计600包括频率测量装置601，频率测量装置601的描述可以参见上述实施例的描述，在此不再赘述。
[0081] 以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何
修改、等同替换、改进等，均应包含在本发明的保护范围之内。
