技术领域
[0001] 本
发明是有关于一种串行数据流的取样频率选择模块。
背景技术
[0002] 在对高速串行数据进行传输时，频率
信号和数据之间的数据抖动(jitter)或
相位扭曲(skew)会大幅降低有效位的取样区间。图1示出一典型的高速串行数据流的眼图(eye diagram)。在图1中有效位的取样区间，也就是位数据为稳定的区间，比位宽度T还要短。此外，如果考虑
电路制程的变动、操作
温度和供应
电压的变化，将进一步降低有效位的取样区间，使得取样后的数据位的准确度变差。
[0003] 为了解决上述问题，一种直接的方法为对接收的串行数据流进行过取样(oversampling)。图2示出一传统三倍过取样的示意图。三倍过取样的运作方式为以三倍于位数据率的频率对串行数据流中的位数据进行取样。接着，利用取样出来的数据状态，将两两相邻的状态做互斥(XOR)运算，并经过一组数字电路计算后，获得数据位的边缘信息。
[0004] 然而，使用传统三倍过取样的方法需要三个取样电路，以根据各个取样频率取得信息状态。假如想提高取样后的数据位的准确度，则需要更多个取样电路，其将大幅增加电路的成本和设计难度。
[0005] 据此，有必要提出一种改良的串行数据流的取样频率选择模块以解决上述问题。
发明内容
[0006] 本发明公开一种串行数据流的取样频率选择模块，该串行数据流由多个位周期所组成。该取样频率选择模块包含一多组相位产生电路、一相位选择电路、一取样电路、一比较单元和一逻辑运算单元。该多组相位产生电路用以产生一参考频率信号的多个不重迭的频率相位。该相位选择电路用以根据一相位选择信号自这些频率相位中选择一校正模式下的取样频率相位。该取样电路用以根据该相位选择电路所产生的取样频率相位对该串行数据流的这些位周期进行多次取样以产生多个取样值。该比较单元用以比较这些取样值与该串行数据流的位数据，以此更新该取样频率相位下的该相位选择信号和一旗标信号。该逻辑运算单元用以根据该比较单元所产生的多个对应个别取样频率相位的旗标信号以进行一逻辑运算，以此自这些频率相位中选择一正常运作模式下的取样频率相位。
[0007] 换句话说，本发明为一种串行数据流的取样频率选择模块，该串行数据流由多个位周期所组成，该取样频率选择模块包含：
[0008] 一多组相位产生电路，用以产生一参考频率信号的多个不重迭的频率相位；
[0009] 一相位选择电路，用以根据一相位选择信号自这些频率相位中选择一校正模式下的取样频率相位；
[0010] 一取样电路，用以根据该相位选择电路所产生的取样频率相位对该串行数据流的这些位周期进行多次取样以产生多个取样值；
[0011] 一比较单元，用以比较这些取样值与该串行数据流的位数据，以此更新该取样频率相位下的该相位选择信号和一旗标信号；以及
[0012] 一逻辑运算单元，用以根据该比较单元所产生的多个对应个别取样频率相位的旗标信号以进行一逻辑运算，以此自这些频率相位中选择一正常运作模式下的取样频率相位。
[0013] 本发明所述的取样频率选择模块，其中该比较单元包含：
[0014] 一判断电路，用以判断该取样电路的取样值是否不同于该串行数据流的位数据，如果为是，产生一第一计数信号至一第一计数电路，如果为否，产生一第二计数信号至一第二计数电路；
[0015] 该第一计数电路，用以根据该第一计数信号累加一计数值以产生一第一累加值；
[0016] 一第一比较电路，用以在该第一累加值超过一第一
阈值时，产生一第一比较信号；
[0017] 该第二计数电路，用以根据该第二计数信号累加一计数值以产生一第二累加值；
[0018] 一第二比较电路，用以在该第二累加值超过一第二阈值时，产生一第二比较信号；以及
[0019] 一
逻辑电路，用以根据该第一和该第二比较信号更新该旗标信号和该相位选择信号。
[0020] 本发明所述的取样频率选择模块，其中该逻辑运算单元包含：
[0021] 一第一逻辑运算电路，用以对多个的旗标信号进行多次逻辑运算以产生一第一逻辑信号和多个第二逻辑信号，其中该第一逻辑信号的逻辑位准不同于这些第二逻辑信号的逻辑位准，且每一逻辑信号对应个别的频率相位；以及
[0022] 一第二逻辑运算电路，用以根据逻辑运算的次数和该第一逻辑信号选择这些第二逻辑信号所对应的频率相位的其中之一，以产生该正常运作模式下的该取样频率相位。
[0023] 本发明所述的取样频率选择模块，其中这些逻辑运算为一和(AND)运算。
[0024] 本发明所述的取样频率选择模块，其中当该逻辑运算的次数为x次，且x为偶数时，选择该第一逻辑信号位移x/2次后的第二逻辑信号所对应的频率相位为该正常运作模式下的取样频率相位。
[0025] 本发明所述的取样频率选择模块，其中当该逻辑运算的次数为x次，且x为偶数时，选择该第一逻辑信号位移(x/2)+1次或(x/2)-1次后的第二逻辑信号所对应的频率相位为该正常运作模式下的取样频率相位。
[0026] 本发明所述的取样频率选择模块，其中当该逻辑运算的次数为x次，且x为奇数时，选择该第一逻辑信号位移(x-1)/2次后的第二逻辑信号所对应的频率相位为该正常运作模式下的取样频率相位。
[0027] 本发明所述的取样频率选择模块，其中当该逻辑运算的次数为x次，且x为奇数时，选择该第一逻辑信号位移(x+1)/2次后的第二逻辑信号所对应的频率相位为该正常运作模式下的取样频率相位。
[0028] 本发明所述的取样频率选择模块，其中该串行数据流的传送符合一点对点迷你型
低电压差动信号(point to point mini-LVDS)通讯协议。
附图说明
[0029] 图1示出一典型的高速串行数据流的眼图。
[0030] 图2示出一传统三倍过取样的示意图。
[0031] 图3显示本发明一
实施例的取样频率选择模块的方块示意图。
[0032] 图4显示本发明一实施例的多组相位产生电路的
波形图。
[0033] 图5显示本发明一实施例的该串行数据流的数据信号的眼图。
[0034] 图6显示本发明一实施例的该比较单元的方块示意图。
[0035] 图7显示本发明一实施例的旗标信号的产生方式。
[0036] 图8显示本发明一实施例的逻辑运算单元的方块示意图。
[0037] 图9显示本发明一实施例的逻辑运算单元的运作方式。
[0038] 图10显示本发明又一实施例的逻辑运算单元的运作方式。
[0039] 附图标记的说明
[0040] 30 取样频率选择模块
[0041] 32 多组相位产生电路
[0042] 33 相位选择电路
[0043] 34 取样电路
[0044] 36 比较单元
[0045] 361 判断电路
[0046] 362 第一计数电路
[0047] 363 第二计数电路
[0048] 364 第一比较电路
[0049] 365 第二比较电路
[0050] 366 逻辑电路
[0051] 38 逻辑运算单元
[0052] 382 第一逻辑运算电路
[0053] 384 第二逻辑运算电路
具体实施方式
[0054] 图3显示本发明一实施例的取样频率选择模块30的方块示意图。该取样频率选择模块30建构为对具有抖动的一串行数据流提供一较佳的取样频率。该取样频率选择模块30可用于任一数据传送界面中，例如一点对点迷你型低电压差动信号(point to point mini-LVDS)界面中。此时该串行数据流的传送符合一点对点迷你型低电压差动信号通讯协议。参照图3，该取样频率选择模块30包含一多组相位产生电路32、一相位选择电路33、一取样电路34、一比较单元36和一逻辑运算单元38。该多组相位产生电路32用以产生一参考频率信号clk_ref的多个不重迭的频率相位PH[0]-PH[n]。该相位选择电路33用以根据一相位选择信号PH_SEL自这些频率相位中选择一校正模式下的取样频率。该取样电路34用以根据该相位选择电路33所产生的取样频率对一串行数据流S_DIN的m个位周期进行取样以产生多个取样值S[0]-S[m]。该比较单元36用以比较该取样电路的多个取样值S[0]-S[m]与该串行数据流S_DIN的位数据，以此更新该相位选择信号PH_SEL和一对应该相位选择电路33所产生的取样频率的旗标信号。该逻辑运算单元38用以根据该比较单元36所产生的多个对应个别取样频率相位PH[0]-PH[n]的旗标信号flag[0]-flag[n]以进行一逻辑运算，以此自这些频率相位PH[0]-PH[n]中选择一正常运作模式下的取样频率相位，也就是一最终取样频率相位。
[0055] 该多组相位产生电路32是设计以产生该参考频率信号clk_ref的多个不重迭的频率相位，其中每一频率相位相对于该参考频率信号clk_ref具有不同的
相位差。在图4所示的实施例中，该多组相位产生电路32产生8个不重迭的相位PH[0]-PH[7]。每一相位与前一相位具有45°的相位差。这些频率相位PH[0]-PH[7]传送至该相位选择电路33，其根据该相位选择信号PH_SEL自这些频率相位PH[0]-PH[7]中选择该校正模式下的取样频率。
[0056] 图5显示本发明一实施例的该串行信息流S_DIN的眼图。该眼图显示重迭的数据周期(时间T0和T6之间)，或一有效位可以被检测的期间。在本实施例中，该串行数据流S_DIN在校正模式时是由重复的“0”和“1”位所组成。在理想状况下，数据流S_DIN中的位在整个位周期，也就是数据产生变迁(transition)的时间点T1和T5之间，为位“0”和位“1”其中之一。然而如该眼图所示，抖动、扭曲或是其它因素会使数据产生变迁的时间点延后至T2，或是提前至T4，以致缩短了有效位可获得的区间。由于有效位可获得的区间变小，在本实施例中较佳取得数据位的
位置为数据周期的中间点T3。
[0057] 由于位周期的边界处容易受到信号抖动的影响，在边界处所取样的位值常常不太稳定。因此，需要一机制来判断有效的数据位区间。图6显示本发明一实施例的该比较单元36的方块示意图。该比较单元36包含一判断电路361、一第一计数电路362、一第二计数电路363、一第一比较电路364、一第二比较电路365和一逻辑电路366。该判断电路361用以判断该取样电路34的取样值S[0]-S[m]是否不同于该串行数据流S_DIN的位数据，以此分别产生计数信号CNT1和CNT2至该第一计数电路362和该第二计数电路363。该第一比较电路364和该第二比较电路365分别接收该第一计数电路362和该第二计数电路363的
输出信号ACM1和ACM2以产生比较信号CMP1和CMP2。该逻辑电路366根据比较信号CMP1和CMP2以更新该旗标信号flag和该相位选择信号PH_SEL。请注意图6所示的该比较单元36的方块图仅为一示例，本发明不应以此示例为限。
[0058] 图7显示本发明一实施例的旗标信号flag[0]-flag[7]的产生方式。首先，在校正模式下该取样电路34根据该相位选择电路33所产生的第一个取样频率相位，例如PH[0]，对该数据流S_DIN的第一位周期进行取样以产生取样值S[1，0]。接着，该比较单元36中的该判断电路361判断该取样值S[1，0]是否不同于该第一位周期的位数据(此处为位“0”)。如果为是，则该判断电路361产生该计数信号CNT1至该第一计数电路362；如果为否，该判断电路361产生该计数信号CNT2至该第二计数电路363。之后，该取样电路34以该频率相位PH[0]对该数据流S_DIN的m个位周期进行取样以产生取样值S[2，0]-S[m，0]。每次取样时，该判断电路361判断该次取样值是否不同于该数据流S_DIN的位数据，以此更新该计数信号CNT1和CNT2。该第一计数电路363和该第二计数电路365根据该更新的计数信号CNT1和CNT2累积计数次数，以分别产生第一和第二累加值ACM1和ACM2。当这些累加值ACM1和ACM2分别超过阈值TH1和TH2时，该第一和第二比较电路364，365会分别输出信号CMP1和CMP2至该逻辑电路366以更新旗标信号flag和相位选择信号PH_SEL。
[0059] 举例而言，假设该第一比较电路364的阈值TH1设定为3次，则若该取样电路34以频率相位PH[0]对该数据流S_DIN进行取样时，检测到3个取样值与该数据流S_DIN的位数据不相同，则该第一比较电路364会致能以输出信号CMP1，以此更新该相位选择信号PH_SEL，使得该相位选择电路33输出下一取样频率相位PH[1]至该取样电路34。同时，对应该频率相位PH[0]的旗标信号flag[0]会更新为低逻辑位准(位“0”)。另一方面，假设该第二比较电路365的阈值TH2设定为16次，则若该取样电路34以频率相位PH[0]对该数据流S_DIN的16个位周期进行取样时，在累积16次的取样值与该数据流S_DIN的位数据比对相同时，则该第二比较电路365会致能以输出信号CMP2，以此更新该相位选择信号PH_SEL，使得该取样电路34接着以取样频率相位PH[1]进行数据取样。同时，对应该频率相位PH[0]的旗标信号flag[0]会保持高逻辑位准(位“1”)。
[0060] 当该相位选择电路33根据该相位选择信号PH_SEL从该第一频率相位PH[0]依序输出至最后频率相位PH[7]后，该取样电路34和比较单元36将重复上述步骤以更新多个旗标信号flag[0]-flag[7]，每一旗标信号对应不同的频率相位。接着，该逻辑运算单元38根据这些旗标信号flag[0]-flag[7]以从这些频率相位PH[0]-PH[7]中选择一正常运作模式下的该数据流S_DIN的数据取样频率相位。
[0061] 图8显示本发明一实施例的逻辑运算单元38的方块示意图。该逻辑运算单元38包含一第一逻辑运算电路382和一第二逻辑运算电路384。该第一逻辑运算电路382对这些旗标信号flag[0]-flag[7]进行多次逻辑运算以产生一第一逻辑信号和多个第二逻辑信号，其中该第一逻辑信号的逻辑位准不同于这些第二逻辑信号的逻辑位准。该第二逻辑运算电路384用以根据逻辑运算的次数和该第一逻辑信号选择这些第二逻辑信号所对应的频率相位的其中之一，以产生该最终
采样频率相位。
[0062] 图9显示本发明一实施例的逻辑运算单元38的运作方式。在本实施例中，该第一逻辑运算电路382接收这些旗标信号flag[0]-flag[7]后，进行四次和运算(AND operation)以产生一逻辑″1″信号和多个逻辑″0″信号，每一逻辑信号对应个别的频率相位。接着，该第二逻辑运算电路384根据逻辑运算的次数(偶次数)，选择逻辑″1″信号位移2次后的逻辑″0″信号所对应的频率相位PH[5]为该最终取样频率相位。或者，在本发明另一实施例中，该第二逻辑运算电路384可能选择逻辑″1″信号位移1次或3次后的逻辑″0″信号所对应的频率相位PH[4]或PH[6]为该最终取样频率相位。
[0063] 图10显示本发明又一实施例的逻辑运算单元38的运作方式。在本实施例中，该第一逻辑运算电路382接收这些旗标信号flag’[0]-flag’[7]后，进行五次和运算以产生一逻辑″1″信号和多个逻辑″0″信号。接着，该第二逻辑运算电路384根据逻辑运算的次数(奇次数)，以一无条件进位
算法选择逻辑″1″信号位移3次后的逻辑″0″信号所对应的频率相位PH[5]为该最终取样频率相位。使用该无条件进位算法决定取样频率相位可增加数据位的建立时间(setup time)。或者，在本发明另一实施例中，该第二逻辑运算电路384根据逻辑运算的次数(奇次数)，以一无条件舍去算法选择逻辑″1″信号位移2次后的逻辑″0″信号所对应的频率相位PH[4]为该最终取样频率相位。使用该无条件舍去算法决定取样频率相位可增加数据位的维持时间(hold time)。
[0064] 虽然本发明公开的实施例如上所述，这些实施例仅为例示说明之的的用，而不应被解释为对本发明实施的限制。在不脱离本发明的实质范围内，其他的改动或者变化，均属本发明的保护范围。
