生成最小脉冲宽度的相位频率检测器
阅读：462发布：2021-06-13
专利汇可以提供生成最小脉冲宽度的相位频率检测器专利检索，专利查询，专利分析的服务。并且相位 频率 检测器比较基准时钟 信号 和反馈 时钟信号 从而在一个或多个 输出信号 中生成脉冲。所述一个或更多个输出信号具有最小脉冲宽度。所述相位频率检测器具有 温度 感测 电路 。所述相位频率检测器用所述温度感测电路调整所述一个或更多个输出信号的最小脉冲宽度，从而补偿所述相位频率检测器的温度变化。，下面是生成最小脉冲宽度的相位频率检测器专利的具体信息内容。
1.一种相位频率检测器电路，其比较第一和第二时钟信号从而在所述相位频率检测器电路的第一输出信号中生成脉冲，其中所述相位频率检测器电路响应于所述第一时钟信号和所述第二时钟信号的相位和频率差来调节所述第二时钟信号的相位和频率，从而减少所述第一时钟信号和所述第二时钟信号的相位和频率差，以及
其中所述相位频率检测器电路包括温度感测电路，且所述相位频率检测器电路用所述温度感测电路调整所述第一输出信号的最小脉冲宽度，从而减少所述第一输出信号的所述最小脉冲宽度的变化，所述变化因所述相位频率检测器电路的温度改变而产生。
2.如权利要求1所述的相位频率检测器电路，其中所述温度感测电路包括二极管，且所述相位频率检测器电路响应二极管两端电压的变化来调整所述第一输出信号的所述最小脉冲宽度。
3.如权利要求2所述的相位频率检测器电路，其中所述温度感测电路包括模拟数字转换器电路，该模拟数字转换器电路将所述二极管两端电压转换为数字输出信号。
4.如权利要求3所述的相位频率检测器电路，其中所述相位频率检测器电路进一步包括：
第一可编程电流镜电路，其被耦合以从所述模拟数字转换器电路接收所述数字输出信号；和
第二可编程电流镜电路，其被耦合以从所述模拟数字转换器电路接收所述数字输出信号。
5.如权利要求4所述的相位频率检测器电路，其中所述相位频率检测器电路进一步包括：
第一延迟电路；
其中所述第一可编程电流镜电路响应所述数字输出信号来控制供应到所述第一延迟电路的电流，和
所述第二可编程电流镜电路响应所述数字输出信号来控制从所述第一延迟电路流出的电流。
6.如权利要求1所述的相位频率检测器电路，其中所述相位频率检测器电路比较所述第一和第二时钟信号从而在所述相位频率检测器电路的第二输出信号中生成脉冲，且所述相位频率检测器电路用所述温度感测电路调整所述第二输出信号的最小脉冲宽度。
7.如权利要求6所述的相位频率检测器电路，其中所述相位频率检测器电路包含：
第一触发器，其被耦合以接收所述第一时钟信号，所述第一触发器产生所述第一输出信号；
第二触发器，其被耦合以接收所述第二时钟信号，所述第二触发器产生所述第二输出信号；
逻辑门，其被耦合以接收所述第一输出信号和所述第二输出信号；
第一延迟路径，其包含第一组延迟电路，所述第一延迟路径接收所述逻辑门的输出信号；
第二延迟路径，其包含第二组延迟电路，所述第二延迟路径接收所述逻辑门的输出信号；以及
乘法器，其具有耦合到所述第一延迟路径的第一输入和耦合到所述第二延迟路径的第二输入。
8.如权利要求6所述的相位频率检测器电路，其中所述相位频率检测器电路保持所述第一输出信号的所述最小脉冲宽度和所述第二输出信号的所述最小脉冲宽度在所述相位频率检测器电路的温度范围上处于近似同一宽度。
9.如权利要求6所述的相位频率检测器电路，其中所述相位频率检测器电路是锁相环的一部分，所述锁相环进一步包括：
电荷泵，其被耦合以接收所述第一输出信号和所述第二输出信号；以及环路滤波器，其被耦合到所述电荷泵，其中所述电荷泵提供电荷给所述环路滤波器以响应所述相位频率检测器电路的所述第一输出信号中的脉冲，并且所述电荷泵从所述环路滤波器流出电荷以响应所述相位频率检测器电路的所述第二输出信号中的脉冲。
10.一种生成相位频率检测器的第一输出信号的方法，所述方法包括：
比较第一时钟信号和第二时钟信号从而在所述相位频率检测器的所述第一输出信号中生成脉冲；
响应于所述第一时钟信号和所述第二时钟信号的相位和频率差来调节所述第二时钟信号的相位和频率，从而减少所述第一时钟信号和所述第二时钟信号的相位和频率差；
感测所述相位频率检测器的温度；以及
调整所述第一输出信号的最小脉冲宽度从而补偿所述相位频率检测器的温度变化。
11.如权利要求10所述的方法，其中比较所述第一时钟信号和所述第二时钟信号从而在所述相位频率检测器的所述第一输出信号中生成脉冲进一步包括比较所述第一时钟信号和所述第二时钟信号从而在所述相位频率检测器的第二输出信号中生成脉冲，以及其中调整所述第一输出信号的最小脉冲宽度从而补偿所述相位频率检测器的温度变化进一步包括调整所述第二输出信号的最小脉冲宽度从而补偿所述相位频率检测器的温度变化。
12.如权利要求11所述的方法，其中调整所述第一输出信号的最小脉冲宽度和所述第二输出信号的最小脉冲宽度从而补偿温度变化进一步包括测量二极管两端的电压。
13.如权利要求12所述的方法，其中调整所述第一输出信号的最小脉冲宽度和所述第二输出信号的最小脉冲宽度从而补偿温度变化进一步包括基于所述二极管两端测量的电压用模拟数字转换器生成数字信号。
14.如权利要求13所述的方法，其中调整所述第一输出信号的最小脉冲宽度和所述第二输出信号的最小脉冲宽度从而补偿温度变化进一步包括响应于所述数字信号使用第一可编程电流镜电路生成供应到第一延迟电路的第一电流，和响应于所述数字信号使用第二可编程电流镜电路生成从所述第一延迟电路流出的第二电流。
15.如权利要求14所述的方法，其中响应于所述数字信号使用所述第一可编程电流镜电路产生提供给所述第一延迟电路的所述第一电流进一步包括使用所述数字信号以确定从第一组电流源提供给第一晶体管的电流的量，从而控制第一组传输门的导电状态，以及其中响应于所述数字信号使用所述第二可编程电流镜电路产生从所述第一延迟电路流出的所述第二电流进一步包括使用所述数字信号以确定从第二组电流源提供给第二晶体管的电流的量，从而控制第二组传输门的导电状态。
16.如权利要求11所述的方法，其中调节所述第一输出信号的最小脉冲宽度和所述第二输出信号的最小脉冲宽度以补偿温度变化进一步包含使用乘法器选择第一延迟电路产生的第一延迟信号和第二延迟电路产生的第二延迟信号中的一个。
17.如权利要求11所述的方法，其中所述相位频率检测器是锁相环电路的一部分，所述锁相环电路进一步包括电荷泵和环路滤波器，并且其中所述电荷泵响应于所述相位频率检测器的所述第一输出信号中的脉冲提供电荷给所述环路滤波器，并且所述电荷泵响应于所述相位频率检测器的所述第二输出信号中的脉冲从所述环路滤波器吸收电荷。
生成最小脉冲宽度的相位频率检测器
技术领域
[0002] 背景技术
[0003] 锁相环(PLL)是具有电压或电路驱动的振荡器的电子电路，该振荡器通常被调整到与基准时钟信号相匹配(且因此被锁定在)基准时钟信号的频率上。除了通过保持其被设置在特定频率上以稳定特定的通信信道，PLL还可用来生成信号、调制或解调信号、重构低噪声信号或对频率执行乘或除操作。
[0004] 除了振荡器外，PLL通常包括相位频率检测器(PFD)，电荷泵和环路滤波器。PFD响应于基准时钟信号和来自振荡器的反馈时钟信号之间的相位和频率差在输出信号中生成脉冲。当基准和反馈时钟信号的相位和频率相同时，PLL处于锁定模式，且PFD输出信号中不生成脉冲。当PFD在锁定模式中不生成脉冲时，电荷泵不提供电荷给环路滤波器。结果，电荷泄漏出环路滤波器，且环路滤波器上的控制电压漂移偏离稳定值。 [0005] 为了防止控制电压漂移，多数PLL在PFD的输出信号中提供良好定义的最小短脉冲宽度。然而，在锁定模式中生成最小脉冲宽度的PFD对基准时钟信号和反馈时钟信号中小的相位差更敏感。
[0006] 如果PFD的最小脉冲太窄，则PLL具有较大静态相位误差。如果PFD的最小脉冲太宽，则PLL具有较长的锁定时间。如果上下电荷泵电流源不相等，则来自PFD的较宽的最小脉冲可放大电荷中的任何差异，当PLL处于锁定模式时，该差异被提供给环路滤波器并从其中除去。结果，太宽的最小脉冲可引入更大的偏移到PLL环中。
[0007] 因此，需要提供具有可控制最小脉冲宽度的相位频率检测器。 [0008] 发明内容
[0009] 相位频率检测器比较基准时钟信号和反馈时钟信号从而在一个或更多个输出信号中生成脉冲。该一个或更多个输出信号具有最小脉冲宽度。
[0010] 依照本发明的某些实施例，相位频率检测器包括温度感测电路。相位频率检测器用温度感测电路调整一个或更多个输出信号的最小脉冲宽度从而补偿温度变化。 [0011] 依照本发明的其它实施例，相位频率检测器感测二极管两端的电压，并响应于二极管两端电压的变化来调整相位频率检测器输出信号的最小脉冲宽度。依照本发明进一步的实施例，提供了用于感测相位频率检测器温度并调整相位频率检测器输出信号的最小脉冲宽度从而补偿温度变化的方法。
[0015] 图2是图示说明响应于由相位频率检测器生成的UP和DN脉冲PLL控制电压变化的曲线。
[0016] 图3是依照本发明实施例的时序图，其图示说明相位频率检测器的DN输出信号中最小脉冲宽度的示例。
[0017] 图4图示说明依照本发明的实施例可调整UP和DN输出信号的最小脉冲宽度的相位频率检测器。
[0018] 图5图示说明依照本发明的另一实施例具有两个交替延迟路径的脉冲宽度发生器的示例。
[0019] 图6A图示说明依照本发明进一步的实施例包括温度敏感二极管的脉冲宽度发生器的示例。
[0020] 图6B图示说明依照本发明另一个实施例的可编程电流镜的第一示例。 [0021] 图6C图示说明依照本发明又一个实施例的可编程电流镜的第二示例。 [0022] 图7是可体现本发明技术的现场可编程门阵列(FPGA)的简化框图。 [0023] 图8是可执行本发明实施例的电子系统的框图。
[0024] 具体实施方式
[0025] 图1图示说明可包括本发明实施例的锁相环(PLL)100的示例。PLL 100包括相位频率检测器(PFD)101、电荷泵(CP)102、环路滤波器(LF)103、电压控制振荡器(VCO)104、反馈除法器(feedback divider)105和锁定检测电路(LD)106。VCO 104生成VCO输出时钟信号。反馈除法器105包括计数器电路，该计数器电路将VCO输出时钟信号的频率细分从而生成反馈时钟信号(FCLK)。
[0026] PFD 101比较基准时钟信号(RCLK)的相位和频率与反馈时钟信号(FCLK)的相位和频率。PFD 101响应于RCLK和FCLK的相位和频率差来改变其UP和DN输出信号中的脉冲宽度，直到FCLK和RCLK的相位和频率相同。通常，在数字信号处于逻辑高电平状态时，脉冲指时间周期。然而，依照本发明可替换实施例，在数字信号处于逻辑低电平状态时，脉冲也可指时间周期。
[0027] PFD 101的UP和DN输出信号被传输给电荷泵102的输入。电荷泵102响应于UP信号中的脉冲来发送电荷给环路滤波器103中的电容器，使得电压VCTR增加。电荷泵102响应于DN信号中脉冲来耗尽来自环路滤波器103中电容器的电荷，从而使得电压VCTR降低。VCO 104根据VCTR的电压选择VCO输出时钟信号的频率。
[0028] 如果FCLK的频率小于RCLK的频率，则PFD 101增加输入到电荷泵102的UP脉冲的持续时间。响应于UP脉冲，电荷泵102输送更多电荷给环路滤波器103，从而使电压VCTR增加，并使VCO 104增加VCO输出时钟信号的频率，直到FCLK和RCLK的频率匹配。 [0029] 如果FCLK的频率大于RCLK的频率，则PFD 101增加输入到电荷泵102的DN脉冲的持续时间。响应于DN脉冲，电荷泵102从环路滤波器103中除去电荷，从而使电压VCTR降低，并使VCO 104减小VCO输出时钟信号的频率，直到FCLK和RCLK的频率匹配。 [0030] 【0026】当FCLK和RCLK的相位和频率相同时，PLL 100处于锁定 模式。锁定检测电路106监视UP和DN输出信号从而判断FCLK的相位和频率是否被锁定在RCLK的相位和频率上。当PLL 100处于锁定模式时，电压VCTR理想地处于稳定值。然而，即使PLL 100处于锁定模式，过程失配和其他因素也可能引起RCLK相位和FCLK相位之间小的相位差。锁定模式中的相位偏差被称为静态相位误差。
[0031] 【0027】图2是曲线图，其图示说明响应于PFD 101所生成的UP和DN信号中的脉冲，控制电压VCTR变化的曲线图。垂直轴表示控制电压变化(ΔVCTR)。如果UP脉冲和DN脉冲之间的差为零，则控制电压VCTR理想地在图2中实线201上的原点处保持恒定。 [0032] 【0028】然而，实际上，当PFD在一定时间段上不生成UP或DN脉冲时，或UP和DN脉冲太小以至电荷泵102无法检测时，电荷会泄漏或离开环路滤波器103中的电容器，而使电压VCTR改变。随着电压VCTR改变，VCO 104改变VCO输出信号的频率，使得当PLL 100处于锁定模式时引起脉冲偏移和增大的输出抖动，如图中虚线202所示。该类行为被称为死区(dead-band)。
[0033] 【0029】为了防止死区，PFD 101可在UP和DN输出信号中生成良好定义的最小短脉冲宽度。防止控制电压漂移的脉冲宽度最小值主要是通过电荷泵最小输入脉冲宽度和PFD输出信号的电平升降特征判断的。
[0034] 【0030】图3是时序图，其图示说明PFD 101的DN输出信号中最小脉冲宽度的示例。在图3中，基准时钟信号RCLK引导反馈时钟信号FCLK，在DN信号中生成系列脉冲，在UP信号中生成较长的脉冲。图3中DN脉冲宽度是DN信号中最小脉冲宽度的例子。UP和DN脉冲间持续时间差等于RCLK和FCLK上升沿之间的时序差。
[0035] 【0031】电荷泵102对环路滤波器103中的电容器充电，该充电量(QUP)等于UP脉冲宽度(PW)乘以电荷泵102响应UP脉冲输送给环路滤波器103的电流(ICU)，即(QUP＝PW*ICU)。电荷泵102对环路滤波器103中的电容器放电，该放电量(QDN)等于DN脉冲宽度(PW)乘以电荷泵102响应DN脉冲从环路滤波器流出的电流(ICD)，即(QDN＝PW*ICU)。在该例子中，在锁定模式中，UP和DN信号的宽度(PW)具有相同的持续时间。进出电荷泵102的总电荷(ΔQ)由等式(1)给出。
[0036] ΔQ＝QUP-QDN＝PW×(ICU-ICD)＝CLOOP×ΔV (1)
[0037] 【0032】在等式(1)中，CLOOP是环路滤波器103的电容，ΔV是控制电压VCTR中的变化。如果ICU等于ICD，则环路滤波器103上VCTR的ΔV为零，且VCO输出时钟信号的频率不变。然而，在锁定模式中ICU和ICD通常不相等，这引起控制电压VCTR从所需的值偏移。如果UP和DN信号的最小脉冲宽度太大，则VCTR中的偏移会导致VCO输出信号的抖动。正常情形下，UP和DN信号的最小脉冲宽度被设定得尽可能小。例如，最小脉冲宽度的最大值可约为基准时钟信号RCLK周期的1/10。
[0038] 【0033】在某些现场可编程门阵列(FPGA)中PLL支持一个以上的电源电压(如常态电源模式和低电压电源模式)。然而，提供给PLL的电源电压的变化可改变PFD生成的UP和DN信号的最小脉冲宽度。而且，集成电路上不同工艺角和温度变化可改变UP和DN信号的最小脉冲宽度。最小脉冲宽度的变化可能不利地影响PLL的静态相位偏移和性能特征。 [0039] 【0034】图4图示说明依照本发明实施例可调整UP和DN输出信号最小脉冲宽度的相位频率检测器400。相位频率检测器(PFD)400是图1中PFD 101的示例。PLL 100仅是可包括本发明PFD实施例的一个示例性PLL。PFD 400也可用在具有其他配置的PLL中。 [0040] 【0035】PFD 400包括D触发器401、D触发器402、NAND逻辑门403、脉冲宽度发生器404和二极管405。触发器401的D输入被耦合以接收电源电压VDD。触发器402的D输入也被耦合以接收电源电压VDD。触发器401的时钟输入被耦合以接收基准输入时钟信号RCLK。触发器402的时钟输入被耦合以接收来自反馈环路(例如，反馈除法器105)的反馈时钟信号FCLK。触发器401的的复位输入R被耦合以接收脉冲宽度发生器404的输出信号VOUT。触发器402的复位输入R也被耦合以接收脉冲宽度发生器404的输出信号VOUT。 [0041] 【0036】触发器401的Q输出生成PFD400的UP输出信号。在基准时钟信号RCLK上升沿在触发器401的时钟输入端被接收后，该UP输出信号转换为逻辑高电平，如图3所示。逻辑信号从逻辑低电平到逻辑高电平的转换被称为上升沿。
[0042] 【0037】触发器402的Q输出生成PFD 400的DN输出信号。在反馈时钟信号FCLK上升沿在触发器402的时钟输入端被接收后，DN输出信号转换到逻辑高电平，如图3所示。 [0043] 【0038】NAND门403是对UP和DN信号执行NAND布尔逻辑功能以生成电压信号VIN的逻辑门。NAND 403的输出信号VIN被提供给脉冲宽度发生器404的输入。当UP和DN信号中的一个为逻辑低电平时VIN是逻辑高电平。当UP和DN信号同时都为逻辑高电平时VIN是逻辑低电平。
[0044] 【0039】脉冲宽度发生器404延迟NAND门403的输出信号VIN从而生成输出信号VOUT。脉冲宽度发生器404可包括例如一个或更多个延迟电路。在UP和DN信号同时都变为逻辑高电平后，NAND门403产生VIN的下降沿。逻辑信号从高电平到低电平的转换被称为下降沿。在VIN下降沿后的延迟时间周期中，脉冲宽度发生器404产生VOUT的下降沿。因此，脉冲宽度发生器404在VIN下降沿和随后的VOUT下降沿之间产生延迟。 [0045] 【0040】当来自脉冲宽度发生器404的VOUT信号的下降沿在触发器401的复位输入端R被接收后，触发器401在UP信号中生成下降沿。当来自脉冲宽度发生器404的VOUT信号下降沿在触发器402的复位输入端R接收后，触发器402在DN信号中生成下降沿。一般地，UP和DN信号中的下降沿同时出现，如图3所示。
[0046] 【0041】NAND门403在VIN中生成下降沿的时间延迟(T1)加上VIN中的下降沿通过脉冲宽度发生器404传递到VOUT的时间延迟(T2)再加上触发器401和402在VOUT中的下降沿后在UP和DN信号中生成下降沿的时间延迟(T3)等于UP和DN信号的最小脉冲宽度(MPW)，即(T1+T2+T3＝MPW)。在UP和DN信号转换到逻辑低电平后，NAND门403在VIN中生成上升沿，且脉冲宽度发生器404在延迟时间段后在VOUT中生成上升沿。 [0047] 【0042】脉冲宽度发生器404接收来自二极管405的信号和选择信号。脉冲宽度发生器404提供给信号VIN的延迟响应来自二极管405的信号和选择信号的变化而改变。脉冲宽度发生器404的进一步细节在下面参考图5，6A，6B和6C进行说明。 [0048] 【0043】图5示出依照本发明另一个实施例的脉冲宽度发生器404的示例。图5的脉冲宽度发生器包括6个反相器501-506、乘法器510和电路515。反相器501-506用作延迟电路。反相器501-504在NAND门403的VIN和乘法器510的第一输入端之间串联耦合到一起从而形成第一延迟路径。反相器505和506在NAND门403的VIN和乘法器510的第二输入端之间串联耦合到一起从而形成第二延迟路径。
[0049] 【0044】乘法器510是通过从电路515传输过来的选择信号控制的。电路515传输选择信号给乘法器510的选择输入端。该选择信号通过反相器501-504选择第一延迟路径或通过反相器505-506选择第二延迟路径。当选择信号为逻辑高电平(1)时，乘法器510传输反相器504的输出信号给发生器404的输出作为输出信号VOUT。当选择信号为逻辑低电平(0)时，乘法器510传输反相器506的输出信号给发生器404的输出作为输出信号VOUT。VIN的上升和下降沿通过反相器501-504的时间要比通过反相器505-506的时间要多。因此，乘法器510被设定来选择通过反相器501-504的路径以增加提供给VOUT的延迟，乘法器510被设定来选择通过反相器505-506的路径以减小提供给VOUT的延迟。 [0050] 【0045】图5仅图示说明可用来实现脉冲宽度发生器404的延迟路径的两个示例。
依照本发明进一步的实施例，脉冲宽度发生器404可具有3，4，5，6或更多个分离的延迟路径。每个延迟路径可具有任何合适数目的反相器或任何合适数目的其它类型延迟电路。 [0051] 【0046】依照图5中一个实施例，电路515是存储选择信号的静止状态的存储器电路。选择信号的状态可通过在存储器中存储选择信号的新值而改变。例如，存储器电路515可在现场可编程门阵列中存储配置位，其中一个配置位用于生成选择信号。在包括3个或更多延迟路径的本发明实施例中，电路515传输多个选择信号给乘法器以选择适当的延迟路径。
依照本发明进一步的实施例，脉冲宽度发生器404可具有3，4，5，6或更多个分离的延迟路径。每个延迟路径可具有任何合适数目的反相器或任何合适数目的其它类型延迟电路。 [0051] 【0046】依照图5中一个实施例，电路515是存储选择信号的静止状态的存储器电路。选择信号的状态可通过在存储器中存储选择信号的新值而改变。例如，存储器电路515可在现场可编程门阵列中存储配置位，其中一个配置位用于生成选择信号。在包括3个或更多延迟路径的本发明实施例中，电路515传输多个选择信号给乘法器以选择适当的延迟路径。
[0052] 【0047】选择信号的逻辑状态可以例如响应于集成电路的温度变化而改变。作为另一个示例，选择信号的逻辑状态可响应于提供给脉冲频率检测器的电源电压的变化而改变。现场可编程门阵列芯片通常支持两个或更多个电源电压，以允许用户在所支持的电源电压之间切换。
[0053] 【0048】例如，当提供给反相器501-506的电源电压减小时，VIN中的边缘通过反相器501-506的时间增加。如果电源电压减小，则选择信号的状态从逻辑高改变为逻辑低。结果，乘法器510选择较短的路径通过反相器505-506从而补偿VIN边缘通过反相器501-506增加的时间，以便保持UP和DN信号的最小脉冲宽度为常数或近似常数。 [0054] 【0049】作为另一个示例，当提供给反相器501-506的电源电压增加时，VIN边缘通过反相器501-506的时间减小。如果电源电压增加，则选择信号的状态从逻辑低改变为逻辑高。结果，乘法器510选择较长的路径通过反相器501-504从而补偿VIN边缘通过反相器501-506减小的时间，以便保持UP和DN信号的最小脉冲宽度为常数或近似常数。 [0055] 【0050】依照本发明另一个实施例，电路515是状态机。该状态机生成控制乘法器510的选择信号。状态机515可动态改变控制乘法器510的选择信号的状态以调整UP和DN信号的最小脉冲宽度。例如，状态机515可响应于提供给PLL的基准时钟信号RCLK的频率变化来改变选择信号的状态，从而保持UP和DN信号的最小脉冲宽度为RCLK周期的预定百分比(或百分比范围内)。状态机可以例如在软可编程逻辑块中执行。 [0056] 【0051】当基准时钟信号RCLK的频率增加时，状态机515通过选择通过反相器505和506的路径减小脉冲宽度发生器404的延迟。当基准时钟信号RCLK的频率减小时，状态机515通过选择通过反相器501-504的路径增加脉冲宽度发生器404的延迟。 [0057] 【0052】图6A图示说明依照本发明进一步实施例的脉冲宽度发生器404的另一个示例。图6A的脉冲宽度发生器包括二极管601、模拟数字(A/D)转换器电路602、可编程电流镜603、可编程电流镜604、p沟道MOS场效应晶体管605-606、n沟道MOS场效应晶体管
607-608和额外的延迟级610。
607-608和额外的延迟级610。
[0058] 【0053】二极管601可以是PN结二极管、连接为二极管的双极型晶体管(即基极短接到集电极)、肖特基二极管或任何其它类型的二极管。二极管601的阈值电压与二极管温度成反比。随着二极管温度增加，二极管阈值电压减小。随着二极管温度减小，二极管阈值电压增加。 因为二极管的温度和阈值电压间的关系在宽温度范围上是可预测的，所以可以测量二极管的阈值电压从而确定二极管的温度。二极管的温度通常指示相位频率检测器和二极管制造在其中的整个集成电路管芯的温度。
[0059] 【0054】A/D转换器电路602在节点N1和N2耦合到二极管601上。A/D转换器602具有驱动电流穿过二极管601的电流驱动器。当二极管601两端的电压在阈值电压以上时，二极管601导通电流。A/D转换器602也具有测量二极管601两端电压的电压测量电路。 [0060] 【0055】A/D转换器电路602将二极管601两端测得的模拟电压转换为一组N位数字输出信号。A/D转换器电路602响应于二极管601两端的电压变化而改变其N位数字输出信号的逻辑状态。N位数字输出信号的逻辑状态是二极管601的温度指示。二极管601和A/D转换器602形成温度感测电路。
[0061] 【0056】A/D转换器602的N位数字输出信号被并行传输给可编程电流镜电路603和可编程电流镜电路604的N个输入端。可编程电流镜603在节点N3处生成控制电压以便控制流经p沟道晶体管605和额外延迟级610中其他晶体管的电流。节点N3被耦合到晶体管605的栅极。可编程电流镜604在节点N4处生成控制电压以便控制流经n沟道晶体管608和额外延迟级610中其他晶体管的电流。节点N4被耦合到晶体管608的栅极。 [0062] 【0057】晶体管605-608被串联耦合在一起。P沟道晶体管606和n沟道晶体管607被耦合在一起以形成反相器。由晶体管606和607形成的反相器是图6A的脉冲宽度发生器的第一延迟电路。图6A的脉冲宽度发生器包括由额外延迟级610表示的额外延迟电路。延迟电路通常被串联耦合在一起。级610中的每个额外延迟电路可具有例如4个晶体管，这4个晶体管以与晶体管605-608相同的配置耦合在一起，其中两个晶体管被耦合为反相器。
[0063] 【0058】晶体管606-607的栅极被耦合以接收来自NAND门403的输入电压信号VIN。晶体管606-607的输出信号被传输给额外延迟级610中下一个延迟电路的输入端。VIN中的上升和下降沿传播通过反相器606/607和级610中的额外延迟电路到达VOUT。输出电压信号 VOUT是延迟形式的VIN。
[0064] 【0059】图6B图示说明依照本发明另一个实施例的可编程电流镜604的示例。图6B中可编程电流镜包括电流源631-633、传输门(pass gate)641-643和n沟道MOS场效应晶体管608和651。电流源631-633被分别耦合到传输门641-643。电流源631-633也被耦合以接收电源电压VDD。
[0065] 【0060】当传输门641-643导通时，其导通电流，并在截止时阻止电流流过。当传输门641导通时，电流源631驱动电流(如5微安)通过晶体管651。当传输门642导通时，电流源632驱动电流(如5微安)通过晶体管651。当传输门643导通时，电流源633驱动电流(如5微安)通过晶体管651。
[0066] 【0061】A/D转换器602的三个数字输出信号被传输给传输门641-643的输入端。来自A/D转换器602的数字输出信号通过选择性导通或关闭传输门641-643来控制流经n沟道晶体管651的电流。例如，A/D转换器602可通过导通更多传输门641-643来增加流经晶体管651的电流，且A/D转换器602可通过关闭更多传输门641-643而减小流经晶体管651的电流。可编程电流镜604也可包括额外的电流源和由来自A/D转换器602的额外输出信号控制的传输门。
[0067] 【0062】晶体管651和608以电流镜配置进行耦合。流经晶体管608的电流与流经晶体管651的电流成比例。流经晶体管608的电流由晶体管608和651的沟道宽长比(W/L)决定。一般地，当流经晶体管651的电流增加时，流经晶体管608的电流也增加，且当流经晶体管651的电流减小时，流经晶体管608的电流也减小。
[0068] 【0063】图6C图示说明依照本发明另一个实施例的可编程电流镜603的示例。图6C的可编程电流镜包括p沟道MOS场效应晶体管652和605、传输门661-663和电流源
671-673。电流源671-673被分别耦合到传输门661-663和地。
671-673。电流源671-673被分别耦合到传输门661-663和地。
[0069] 【0064】来自A/D转换器602的数字输出信号通过选择性地导通或关闭传输门661-663而控制流经p沟道晶体管652的电流。例如，A/D转换器602可通过导通多个传输门
661-663来增加流经晶体管652的电流，且A/D转换器602可通过关闭多个传输门661-663而减小流经 晶体管652的电流。可编程电流镜603也可包括额外电流源和由来自A/D转换器602的额外输出信号控制的传输门。
661-663来增加流经晶体管652的电流，且A/D转换器602可通过关闭多个传输门661-663而减小流经 晶体管652的电流。可编程电流镜603也可包括额外电流源和由来自A/D转换器602的额外输出信号控制的传输门。
[0070] 【0065】电流源631-633和671-673可以是恒流源。在某些实施例中，电流源631-633每个都生成同量的电流，且电流源671-673每个都生成同量的电流。依照可替换实施例，电流源631-633和671-673可生成二进制加权的电流(1x、x/2、x/4等)。 [0071] 【0066】晶体管652和605以电流镜配置进行。流经晶体管605的电流与流经晶体管652的电流成比例。流经晶体管605的电流由晶体管605和652的沟道宽长比(W/L)决定。一般地，当流经晶体管652的电流增加时，流经晶体管605的电流也增加，且当流经晶体管652的电流减小时，流经晶体管605的电流也减小。
[0072] 【0067】一般地，电路温度的增加引起电路操作更慢，且信号的上升和下降沿更长。在二极管601的阈值电压响应于温度增加而减小后，A/D转换器602促使可编程电流镜603和604输送更多电流流经晶体管605-608。结果，反相器606/607和其它延迟电路更快地操作从而补偿温度的增加。特别地，在二极管601和PFD的温度增加后，图6A中脉冲宽度发生器减小反相器606/607和额外延迟级610中延迟电路的输出信号的上升沿和下降沿持续时间。
[0073] 【0068】一般地，电路温度的降低引起电路操作更快，且信号的上升和下降沿更短。在二极管601的阈值电压响应于温度降低而增加后，A/D转换器602促使可编程电流镜603和604输送更少电流流经晶体管605-608。结果，反相器606/607和其他延迟级610更慢地操作从而补偿温度的降低。特别地，在二极管601和PFD的温度降低后，图6A中脉冲宽度发生器增加反相器606/607和额外延迟级610中延迟电路的输出信号的上升沿和下降沿持续时间。
[0074] 【0069】图6A中脉冲宽度发生器还响应于二极管601的阈值电压变化来改变额外延迟级610中延迟电路的延迟。因此，图6A的脉冲宽度发生器可被用于响应利用温度感测电路测得的二极管601的温度变化，以调整UP和DN信号最小脉冲宽度的持续时间。图6A的脉冲宽度发生器可以例如被配置为保持UP和DN信号最小脉冲宽度在温度范围上处于近似同一宽度。例如，图4和图6A/6B/6C的相位频率检测器可引 起UP和DN信号的最小脉冲宽度变化在温度范围上小于最小脉冲宽度的5％。
[0075] 【0070】依照图4中的一个实施例，脉冲宽度发生器404包括图5、6A、6B和6C中所示的架构。特别地，图5中每个反相器501-506被耦合到由可编程电流镜电路603-604、A/D转换器602和二极管601控制的不同组晶体管605和608，如图6A所示。依照图4中其他实施例，脉冲宽度发生器404包括图5中的架构或图6A/6B/6C的架构。 [0076] 【0071】如上所述，图4、5、6A、6B和6C的架构可改变PFD的最小脉冲宽度。这些电路架构可改变UP和DN信号的最小脉冲宽度达到显著减小PLL静态相位偏移的程度，从而满足某些规范中的严厉要求，而不会在PLL处于锁定时影响其特征。
[0077] 【0072】图7是可包含本发明各方面的FPGA 700的简化局部框图。FPGA 700仅是可包括本发明特征的集成电路的示例。应该理解的是本发明实施例可用于多种类型的集成电路中，如现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、复杂可编程逻辑器件(CPLD)、可编程逻辑阵列(PLA)和专用集成电路(ASIC)。
[0078] 【0073】FPGA 700包括可编程逻辑阵列块(或LAB)702的二维阵列，这些LAB由长度和速度变化的列和行互连导体的网络进行互连。LAB702包括多个(如10个)逻辑元件(或LE)。
[0079] 【0074】LE是用于有效执行用户定义的逻辑功能的可编程逻辑块。FPGA具有无数逻辑元件，其可被配置为执行多种组合和时序功能。逻辑元件可访问可编程互连结构。可编程互连结构可被编程从而以几乎任意所需配置来互连逻辑元件。
[0080] 【0075】FPGA 700还包括分布式存储器结构，该存储器结构包括在整个阵列内所提供的大小可变的RAM块。RAM块包括例如块704、块706和块708。这些存储器块也可包括移位寄存器和FIFO缓冲器。
[0081] 【0076】FPGA 700进一步包括数字信号处理(DSP)块710，其可执行例如具有加或减特征的乘法器。在该示例中，IO块(IO)712位于支持各种单端差动输入/输出标准的芯片外围。IO块712包含IO缓冲器且通常被分到IO组中。应该理解这里FPGA 700仅被用于示例性目的进行描述，而本发明可以在许多不同类型的PLD，FPGA等中实现。 [0082] 【0077】本发明也可以在几个组件中有一个是FPGA的系统中实现。图8示出可体现本发明技术的示例性数字系统800的框图。系统800可以是编程的数字计算机系统、数字信号处理系统、专用数字开关网络或其他处理系统。而且，这类系统可被设计用于多种不同的应用，如电信系统、自动化系统、控制系统、消费类电子、个人计算机、因特网通信和网络等等。进一步地，系统800可提供在单个板上、在多个板上或在多个封装体内。 [0083] 【0078】系统800包括通过一个或更多个总线互连的处理单元802、存储器单元804和I/O单元806。依照该示例性实施例，FPGA 808嵌入在处理单元802中。FPGA 808可用于图8中系统内的许多不同目的。FPGA 808可以例如是处理单元802的逻辑构造块，支撑其内部和外部操作。FPGA 808被编程以执行实现系统操作中其特定作用所必须的逻辑功能。FPGA 808可特别地经连接810耦合到存储器804和经连接812耦合到I/O单元806。 [0084] 【0079】处理单元802可将数据引导到适当的系统元件进行处理或存储，执行存储在存储器804中的程序，或经I/O单元806接收并传输数据，或其他类似功能。处理单元802可以是中央处理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、被编程用作控制器的现场可编程门阵列、网络控制器或任何类型的处理器或控制器。此外，在许多实施例中通常不需要CPU。
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