波形数字滤波器(WDF)是数字滤波器的子集，被认为具有良好的 动态范围、低舍入噪声和固有稳定性。在数字处理中，当需要使滤波 器系数中使用的位的数量最小化时，WDF尤其有效。在Alfred Fettweis 的”Wave Digital Filters：Theory and Practice”中可以找到对WDF 的一般介绍，此文发表在IEEE会刊1986年2月一期第74卷第2页上，已 经被列为对比文献。
WDF通常包括多个串联的适配器、存储元件和反相器，一起形成已 知模拟滤波器的数字等效器件。存储元件和反相器是用来构成基本模 拟元件(例如电容器和电感线圈)的数字等效器件，适配器是用来将 存储元件和反相器互相连接，存储元件和反相器代表了已知模拟滤波 器不同的基本模拟元件。
适配器是组合(无存储器能力)元件，包括乘法器和加法器。适 配器一般具有多个端口，通常为两个或者三个，每个端口包括输入和 输出。
图1A和图1B是现有技术中已知的七级WDF20的示意性方框图。 WDF20包括七个串联的三端口适配器22。每个适配器包括三个输入线 (In1、In2、In3)和三个输出线(Out1、Out2、Out3)。每个适配器 22的端口之一选择性地连接至各自的寄存器24，寄存器24存储WDF20的 内状态值。每个适配器22(除了两端的适配器22A和22G)的其他两个 端口连接至相邻适配器22各自的端口。适配器22A通过其输入线In1 26 选择性地接收滤波器20的输入值，适配器22G在Out1输出线28上提供滤 波器输出。一般地，为适配器22G的输入线输入恒量零值。需要指出， 适配器22的方向即其端口连接是变化的。
七个适配器22包括四个约束串行适配器22A、22C、22E和22G，两 个约束并行适配器22B和22F，以及一个无约束并行适配器22D。约束串 行适配器22A、22C、22E和22G由下面的方程式决定：
Out1＝In1-(x(In1+In2+In3)
Out2＝In3-Out1
Out3＝-In1-In2
约束并行适配器22B和22F遵循下面的方程式：
Out1＝In3+(1-oc)(In2-In1)
Out2＝In3-a(In2-In1)  (2)
Out3＝In-)-(In2-In1)
无约束并行适配器22D遵循下面的方程式：
Out1＝In3+(1-α1)(In3-In1)-α2(In3-In2)
Out＝Ing-a](Ing-Ini)+(1-a2)(Ing-In)(3)
Out3＝In3-a1(In3-In1)-a(In3-In？)
在这些方程式中，a、a1和α2是各适配器22的系数，并具有为每 个适配器确定的值。需要指出，不同类型的适配器具有不同数量的系 数。这些系数确定了WDF的频率特性(即传递函数)。例如，在上述Alfred Fettweis的参考文献中说明了为系数选择合适值的方法。
对于其他滤波器，希望能使功率消耗最小化。
对于适配器的体积，为了节省时间、空间和功率消耗，使用普通 硬件对适配器的不同输出进行计算。例如，在约束串行适配器中，Out1 的计算结果用于Out2的计算。
图2A、图2B和图2C是现有技术中已知的约束串行适配器30、约束 并行适配器32和无约束并行适配器34结构的示意性说明。
适配器30、32和34是可以用作滤波器20的适配器22的适配器的特 别实施方式。适配器30、32和34包括加法器52、反相器54和乘法器56， 这些器件以某种方式组织在一起，执行各自的方程式(1)、(2)和 (3)。
由荷兰代夫特科技大学的Manshanden和Nouta在1997年9月11日发 表的”Design of Wave Digital Filters with Minimal Coefficientlength”一文被引作对比文献，这篇论文提出，为了减小 WDF的芯片尺寸，可以减小由WDF的适配器相乘的系数的字长。另外， 该论文建议通过限制系数中“1”位的数量减小WDF的芯片尺寸和功率 消耗。但是还希望能使功率消耗进一步减小。

本发明的一些实施例的一个方面涉及一种波形数字滤波器，包括 至少一个延迟部件，延迟部件可以制止WDF中的非有效(即临时不正确 的值)计算结果的传播。由于大部分的WDF功率消耗是由“0”和“1” 值之间的触发造成的，通过制止非有效结果的传播，消除了不必要的 值的触发，功率消耗被极大地降低了。
WDF的功率消耗的主要原因在于WDF的大的组合逻辑部分，此部分 能在不同的时间接收不同的输入。当滤波器的输入改变(包括内状态 中的改变)时，组合适配器改变其输出，并因而导致值通过WDF来回传 播，直至所有适配器的输出都稳定下来。通过制止WDF的适配器接收非 有效值和/或在所有计算输出值所需的输入值有效之前制止输出数值， 这种来回的传播被极大地消除了。
在本发明的一些实施例中，至少一个延迟部件包括一个或多个锁 存器和/或其他门，它们在其保持的值非有效时保持关闭，在其保持的 值变得有效时打开。
在本发明的一些实施例中，至少使用了一个延迟部件，在适配器 的一个或多个其他输入变得有效之前对有效值到达适配器进行延迟。 至少一个延迟部件选择性地使有效值发生延迟，因而使适配器为进行 计算所需的输入被同时接收。因此，响应于多个同时改变的值，适配 器只进行一次计算，而不是进行多个计算。
因而，根据本发明的实施例，本发明提供了一种波形数字滤波器， 波形滤波器包括多个无存储器适配器，每个适配器具有两个或多个端 口，每个端口包括输入和输出，并具有至少一个受控门，受控门可以 对进入至少一个适配器的至少一个输入的值的传播进行延迟。
可选择地，至少一个受控门包括至少一个锁存器。作为选择或者 附加，至少一个受控门包括至少一个选通脉冲门(strobe gate)。可 选择地，至少一个受控门在被其延迟的值预期为有效时打开。
可选择地，被至少一个受控门所延迟的值被用来执行一个函数， 当用于执行函数的所有值预期为有效时，受控门打开。可选择地，当 输入至少一个适配器中的所有值预期为有效时，至少一个受控门打开。 可选择地，滤波器包括至少一个延迟部件，延迟部件可以将输入至少 一个适配器的至少一个输入中的值的传播延迟一个预先确定的时间。
可选择地，至少一个延迟部件包括至少一个受控门和/或至少一个 非受控延迟元件。可选择地，至少一个延迟部件使值的传播延迟，从 而使该值与另一个由适配器所接收的值同时输入适配器。可选择地， 传播被延迟一个预定时间的值包括有效值。
可选择地，至少一个受控门位于适配器中。
可选择地，多个适配器中至少某些是三端口适配器。可选择地， 传播受到延迟的进入适配器的值是从不同的适配器接收的。
可选择地，波形数字滤波器提供一个或多个结果，至少一个受控 门不影响由波形数字滤波器提供的结果。可选择地，值的传播受到延 迟的至少一个适配器中的每个适配器包括至少一个乘法器。可选择地， 多个适配器中的每个适配器包括至少一个乘法器。
可选择地，多个适配器包括至少两个或三个不同类型的适配器。 根据本发明的实施例，本发明还提供了一种波形数字滤波器，包括多 个无存储器的适配器，每个适配器具有两个或多个端口，每个端口包 括输入和输出，并具有至少一个延迟部件，延迟部件可以使输入到至 少一个适配器的至少一个输入的第一值的传播受到延迟，因而第一值 与适配器另一个输入上的第二值同时被接收到。可选择地，至少一个 延迟部件包括受控门和/或非受控延迟元件。
根据本发明的实施例，本发明还提供了一种使用波形数字滤波器 对信号进行滤波的方法，方法包括：提供输入，输入携带一个值，波 形数字滤波器的无存储器的适配器需要此值进行计算；使输入延迟， 直至值有效；将有效值提供给适配器。
可选择地，提供输入包括提供携带来自不同适配器的结果的输入。 可选择地，使输入延迟包括延迟一个预先确定的时间。
作为选择或者附加，使输入延迟包括延迟到进行计算所需的所有 输入都有效。可选择地，使输入延迟包括在锁存器和/或选通脉冲门 (strobe gate)中进行延迟。
根据本发明的实施例，本发明还提供了一种使用波形数字滤波器 对信号进行滤波的方法，方法包括：提供输入，输入携带一个值，波 形数字滤波器的无存储器的适配器需要此值进行计算；使第一输入上 的值延迟，直至在适配器的第二输入上接收到有效值；将延迟的值提 供给适配器。
可选择地，使第一输入上的值延迟包括延迟一个预先确定的时间。 可选择地，使第一输入上的值延迟包括使用锁存器和/或非受控延迟元 件中进行延迟。
根据本发明的实施例，本发明还提供了一种使用波形数字滤波器 对信号进行滤波的方法，波形滤波器包括多个适配器，每个适配器对 多个输出值进行计算，方法包括：为滤波器提供时钟信号；响应于提 供的时钟信号，启动对少于滤波器的所有适配器的第一组适配器的一 个或多个输出值进行计算。
可选择地，启动计算包括启动对少于第一组适配器的所有输出值 的值启动计算。可选择地，方法包括在对第一组适配器的一个或多个 输出值计算完毕之后，启动对少于波形滤波器的所有适配器的第二组 适配器(与第一组不同)的一个或多个输出值进行计算。可选择地， 第一和第二组适配器不包括公共适配器。
可选择地，方法包括在对第二组适配器的一个或多个输出值计算 完毕之后，启动对第一组适配器的另外的一个或多个输出值(与先前 计算的输出值不同)进行计算。可选择地，对第一组适配器的另外的 输出值的计算，以第二组适配器的一个或多个输出值中至少一个值为 基础。可选择地，对第二组适配器的另外的输出值的计算，以第一组 适配器的一个或多个输出值中至少一个值为基础。可选择地，启动对 少于所有适配器的输出值的计算包括对未包含在第一组中的至少某些 适配器的输入值进行延迟。
附图说明
下面将结合附图对本发明的非限制性实施例进行说明。相同的结 构、元件或部分在各图中用相同或类似的数字表示。
图1A和图1B是现有技术中波形数字滤波器的示意性方框图；
图2A、图2B和图2C是现有技术中适配器的示意性方框图；
图3是根据本发明实施例的三端口适配器的功能图；
图4是图3中根据本发明实施例的适配器运转的时序图；
图5A、图5B和图5C是根据本发明实施例的约束串行适配器、约 束并行适配器和无约束并行适配器的示意性方框图；
图6是根据本发明实施例的波形数字滤波器运转的时序图；
图7A和图7B是根据本发明实施例的波形数字滤波器的示意性方 框图。

图3为根据本发明实施例的三端口约束适配器42的功能图。具有适 配器42功能的适配器(在下文将进行说明)可以选择性地用于波形数 字滤波器，例如用于波形滤波器20。
适配器42包括三个输入In1、In2和In3，以及三个输出Out1、Out2 和Out3。功能单元f1、f2和f3(44)包括组合逻辑，对各个输出Out1、 Out2和Out3上提供的信号进行计算。需要指出，功能单元44可以包括 公共元件，分开显示只是为了说明其功能。允许线46提供控制信号， 可以允许/禁止功能单元44的运转。当允许线46提供允许值时，各个功 能单元44以当前输入值为基础计算出各自的输出。当允许线46为禁止 时，各个功能单元44不运转，并且不大量消耗能量。可选择地，只有 当各个功能单元44的所有输入都有效时才启动线46。因此，由于大多 数不必要的计算没有进行，适配器42的能量消耗极大地减小了。由于 适配器42只有在其所有输入都为有效时才改变其输出，因此在WDF中邻 近的适配器的能量消耗也减小了。需要指出，除了由允许线46提供的 功能以外，适配器42与现有技术中的适配器相同。
图4是根据本发明实施例的适配器42运转的时序图。时序图包括线 80，表示适配器42的各个输入是否有效，显示了时间间隔84，其中各 个输入为有效。另外，时序图包括线82，显示了由允许线46所携带的 值。功能单元的允许线46只有在单元的所有输入都为有效时才选择性 地启动。在适配器42的输入In1和In2变为有效后，功能单元的f3的允 许线46被启动，可以对输出Out3进行计算，输出只依赖于输入In-。当 In3也变为有效时，功能单元的f1和f2被启动，对输出Out1和Out2进行 计算，输出依赖于适配器42的全部输入。
在本发明的某些实施例中，如下文所述，允许线46是使用插入至 滤波器20的适配器中的门实现的。当这个实施例使用在图1的滤波器20 上时，只有适配器22A、22B、22C、22D、22E、22F和22G的内部结构相 对于现有技术发生变化，如图1A和图1B所示的波形滤波器的整体结构 保持不变。
图5A是根据本发明实施例的约束串行适配器60的示意性方框图。 在图1所示的WDF实例中，适配器60选择性地实现适配器22A、22C、22E 和22G中的某些或全部适配器。
图5B是根据本发明实施例的约束并行适配器62的示意性方框图。 在图1所示的WDF实例中，适配器60选择性地实现适配器22B和22F中的 一个或两个适配器。
串行适配器60和并行适配器62分别与串行适配器30和并行适配器 32相似，但还包括实现上述结合图3和图4说明的允许功能的锁存器70 和72。因而适配器60和62分别包括组合适配器30和32的时钟线路。
锁存器70和72选择性地位于可以携带非有效值的适配器60中的线 路上，和/或位于能够在同一计算所需其他值有效之前为计算提供有效 值的线路上。
在本发明的实施例中，锁存器70实现输出Out3的允许功能。在滤 波器20的每个时钟周期的开始，锁存器70选择性地关闭，直至In1和In2 预期为有效。响应于锁存器70打开，Out3得到计算。在这一点上锁存 器72保持关闭，由于锁存器70打开，只有对Out3进行计算直接需要的 逻辑部件(即加法器52和反相器54)在运转(并消耗能量)。
可选择地，当输入In3预期为有效时，锁存器72打开，允许对输出 Out1和Out2进行计算。需要指出，锁存器72打开时并不对Out3的值进 行重新计算，因为在锁存器70打开之后输入In1和Ins的值并未发生变 化。
为了使适配器60和62以尽可能快的速度运转，在锁存器保持的信 号变为有效之后，锁存器70和72尽可能快地选择性地打开。
在本发明的某些实施例中，为了减少衰减区和/或适配器60的复杂 性，没有使用输入In1上的锁存器70和输入In3上的锁存器72。相反， 当输入In1和In3分别变为有效时，剩余的锁存器70和72同时打开。作 为选择或者附加，用非受控延迟元件来取代输入Ins上的锁存器70，非 受控延迟元件对从相应的寄存器24接收到的有效值进行延迟，直至输 入In1预期为有效。
图5C是根据本发明实施例的无约束并行适配器64的示意性方框 图。在图1所示的WDF实例中，适配器64可以选择性地用于实现适配器 22D。
适配器64与适配器34相似，但另外包括锁存器74，锁存器74实现 上述结合图3和图4说明的允许功能。在无约束适配器64中，输入In1和 In2被预期同时到达，并且输入In3更容易有效。可选择地，当适配器 64的三个输入为有效时，锁存器74打开，对适配器的全部三个输出都 进行计算。
作为选择可以具有三个锁存器74，在输入In1和In2变为有效的同 时，对输入In3进行锁存的单一锁存器74被用于为适配器64提供In3。 需要指出，提供给滤波器20中前面适配器的输入也被锁存，在滤波器 一个时钟周期中适配器64的输入In-和Inn预期只发生一次改变。作为 另外的选择或者附加，使用非受控延迟元件取代对输入In3进行锁存的 单一锁存器74，非受控延迟元件对从相应的寄存器24接收到的有效值 进行延迟，直至输入In1和In2预期为有效。
图6是根据本发明实施例的滤波器20运转的时序图，其中所有的适 配器22都是使用适配器60、62或64来实现。
可选择地，使用时钟周期T1控制滤波器20的运转。简言之，在T1 的每一秒中，输入信号提供给滤波器20(一般是在时钟周期的脉冲前 沿或脉冲后沿之前)，寄存器24被更新，由滤波器提供输出值。因此， 在每个时钟周期T1中，寄存器24和输入线38都具有新值。允许信号EA ′G迅速打开适配器22A和22G的锁存器70，并且响应于新值，适配器22A 和22G开始为其输出Out3计算新值。
作为选择，适配器22A和22G不包括锁存器70。在经过时间T2之后， 此时适配器22B和22F的输入In1和In2预期为有效，允许信号EB′打开 适配器22B和22F的锁存器70。
在经过时间T3之后，此时适配器22C和22E的输入In1和In2预期为 有效，允许信号ECE打开适配器22C和22E的锁存器70。在经过另外的时 间T4之后，此时适配器22D的输入In1、In2和In3预期为有效，允许信 号ED，3打开适配器22D的锁存器74。
在经过传播时间T5之后，适配器22D的全部输出都为有效，允许信 号E1，2C，E打开适配器22C和22E的锁存器72，因此适配器22C和22E对 其输出Out1和Out进行计算。在经过时间T6之后，允许信号EB，F打开 适配器22B和22F的锁存器72，启动对其输出Out1和Out2的计算。在经 过另外的时间T7之后，允许信号EI打开适配器22A和22G的锁存器72， 并且经过时间T8之后，适配器22A和22G对其输出Out1和Out2进行计算。 此时，滤波器20的时钟周期T1终止。可以对TS的长度进行选择性设定， 使在时钟周期T1结束时滤波器20的输出和寄存器24上的所有值为有 效。
可选择地，时间T2、T3和T4是分别是适配器22A和22G、适配器22B 和22F以及适配器22C和22E从其In1、In2至其输出Out3的传播延迟时 间。类似地，T5可以是非受控适配器22D的传播延迟时间。
时间T6、T7和T8是分别是适配器22C和22E、适配器22B和22F以及 适配器22A和22G从其In3至其输出Out1和Out2的传播延迟时间。
在本发明的实施例中，为了使由于增加锁存器70、72和74而造成 的时间延迟最小化，上述传播时间包括平均传播时间。作为选择或者 附加，上述传播时间的某些或全部时间包括最大传播时间，因而锁存 器70、72和/或74在受其延迟的信号为有效时总是打开，以使能量节约 最大化。在这种选择方法中，滤波器20的时钟周期T1略长于不具有锁 存器70、72和74的滤波器，因为每个锁存器在打开前都要等待最大传 播时间。
在本发明的某些实施例中，时间T2、T3、T4、T5、T6和/或T7的设 定方式是，使能量消耗最小化和/或使滤波器20的周期时间T1最小化。 可选择地，为了选择能够提供最佳能量消耗和/或最快运转时间的T2、 T3、T4、T5、T6和/或T7，可以进行仿真。
在本发明的某些实施例中，锁存器70、72和/或74在选择的时间打 开，从而来自适配器22不同输入的传播时间同时结束。
在本发明的某些实施例中，与图5A、图5B和/或图5C相比，使用了 较少的锁存器，上述传播时间被选择用来使有效值到达非锁存输入与 锁存器打开之间的时间差异最小化。可选择地，在这些实施例中，锁 存器打开的时间是非锁存输入的平均传播时间。
作为选择或者附加，时间T2、T3、T4、T5、T6、T7和T8中某些或 全部时间的设定使滤波器20的运转简化。在本发明的某些实施例中， 时间T2、T3、T4、T5、T6、T7和T8中某些或全部时间如果值彼此接近， 则被赋予共同值，以简化对锁存器70、72和/或74的控制。例如，在一 个实施例中，对时间T2、T3、T4、T5、T6、T7和/或T8进行调整，使其 等于滤波器20所用时钟的标准时钟频率的倍数。
作为另外的选择或者附加，不是使用锁存器70对来自寄存器24的 有效值进行延迟，控制寄存器更新的时钟信号受到延迟。在一个实施 例中，时钟信号被延迟了一段时间，这短时间较短，不会造成寄存器 24存储错误值。作为选择或者附加，在寄存器24的入口处设置了锁存 器，防止错误值到达寄存器。
需要指出，虽然在上述实例中适配器22A和22G、适配器22B和22F 以及适配器22C和22E接收同一个允许信号，但在本发明的某些实施例 中，根据滤波器特定的传播时间，每个适配器22接收不同的允许信号。 另外，功能单元f1和f也不必接收相同的允许信号。
下面是对根据本发明上述实施例所获得的能量节约的简单评估。 需要指出，下面的评估只是粗略的估计，并且包括很多简化。使用上 述程序，滤波器20的适配器22每个都进行单独的计算。适配器22D在单 一步骤中进行其计算，而约束适配器22A、22B、22C、22E、22F和22G 分两个步骤进行其计算。但是需要指出，计算分两个步骤进行计算的 事实并不增加适配器的能量消耗，因为在第一步骤中进行的计算(即 对Out3的计算)不会在第二步骤中重复进行。
假定适配器22进行每次计算需要能量P，包括锁存器70、72和74在 内的滤波器20的单一时间周期T1中总能量消耗为7P。
相反地，在不具有锁存器70、72和74的滤波器20中，适配器22D最 多进行四次计算，直至输出为有效，适配器22C和22E最多进行五次计 算，适配器22B和22F最多进行六次计算，适配器22A和22G最多进行七 次计算。因此，不具有锁存器70、72和74的滤波器20最多要消耗40P的 能量，大约为具有锁存器70、72和74的滤波器20的能量消耗的六倍。 需要指出，锁存器70、72和74以及锁存器的控制线(可以任选为只包 括单一位)相对于适配器22的能量消耗可以忽略。还需要指出，减少 能量消耗是以增大滤波器20的芯片体积为代价获得的。但是由锁存器 70、72和74造成的附加芯片区域相对较小。需要指出，在由本发明的 发明人进行的测试中，能量节约因数在某些情况下能够超过10。
在本发明的某些实施例中，锁存器的插入少于滤波器的全部适配 器和/或上述少的锁存器被插入。另外，在某些实施例中，锁存器70、 72和74中的一个或多个锁存器位于与图5A、图5B和图5C不同的线路上。 例如锁存器70、72和74中的某些锁存器可以位于邻近适配器的输出线 上，而不是位于其输入线上。    
在本发明的某些实施例中，为了是滤波器保持相对简洁和/或为了 节省芯片区域，滤波器只包括能够防止进行大量重复性不必要计算的 锁存器。波形数字滤波器中包含的锁存器的数量要在滤波器的能量消 耗和滤波器芯片区域的简洁性之间取得平衡。
在本发明的某些实施例中，系数a、a1和α最好包含很少的“1” 位，这样由乘法器56进行的乘法计算将会尽可能的简单，并将消耗较 少的能量。在本发明的某些实施例中，系数最多包含两个“1”位。每 个乘法器可以用至多一个加法器来实现。
请参看图5A，在本发明的某些实施例中，适配器60大部分的能量 消耗是由于乘法器56。因此，在本发明的一个实施例中，代替乘法锁 存器72，在线76上设置了单个锁存器。在本实施例中，当锁存器70打 开时，除了乘法器56之外，适配器60的所有逻辑单元都进行运算。因 此，响应于锁存器70的打开，四个加法器52和两个反相器54进行运算， 其中只需要导致输出Out3的一个加法器52和一个反相器54的运算。例 如可以假定反相器54的能量消耗忽略不计，乘法器56消耗的能量是单 一加法器52消耗能量的六倍，用单一锁存器来代替三个锁存器72的用 法将适配器60的能量消耗增加了30％。需要指出，对于乘法器56的较高 相关能量消耗，能量消耗增加较低。需要指出，在上述实例中，通过 使用较少的锁存器72，输出Out1在其值有效前发生改变。如果接收输 出Out1的适配器在其各个输入线路上不具有锁存器70(作为上文关于 图5A和图5B选择方案)，由于使用较少锁存器72而造成的额外能量消 耗增加。
虽然在上述说明中锁存器70、72和74位于适配器22之内，但锁存 器也可以位于适配器的外部。例如，当适配器具有特殊设计不希望改 变或者当适配器是用非定制元件实现的时，就可以使锁存器位于适配 器的外部。
作为选择或者附加，但希望制造出具有两种模式(低能量消耗模 式和高能量消耗模式)的波形数字滤波器时，适配器的建造可以不使 用锁存器70、72和/或74。需要指出，如上文所述，低能量消耗模式可 能会比高能量消耗模式速度慢。
图7A和图7B是根据本发明实施例的波形数字滤波器90的示意性方 框图。滤波器90基本上具有滤波器20的结构(图1A和图1B)，使用图 2A、图2B和图2C中说明的适配器，增加了多个锁存器92，选择性地位 于适配器22的输入线上。锁存器92选择性地位于适配器22的输入线上， 这些输入线在滤波器90运转过程中能够接收非有效值，或者能够在适 配器的其他输入有效之前接收有效值。
控制单元98选择性地控制锁存器92的打开，以获得与上文所述相 同的时序图。可选择地，控制单元98接收的时钟信号比滤波器20的时 钟周期T1所需的时钟信号快，目的是正确地控制锁存器92的运转。为 了使图更清楚，将控制单元98连接至锁存器92的线被省略。
需要指出，图7A和图7B只是用举例的方式进行了说明，根据电路 和实现的功能，也可以使用多于或少于说明中锁存器数量的锁存器。 此外，根据结合图5A、图5B、图5C和图6的上述原理，可以用非受控延 迟元件取代一个或多个锁存器92。
在本发明的某些实施例中，例如在WDF的芯片区域非常重要的实施 例中，可以用其他延迟单元取代某些或全部锁存器70、72和/或74。这 种延迟单元可以包括各种类型的门，在上述某些实施例中，还可以包 括各种类型的非受控延迟元件。门可以包括各种类型的锁存器或选通 脉冲门，可以受控为信号传播打开。在本发明的一个实施例中，使用D 触发器实现锁存器，但是也可以使用任何类型的存储单元或者寄存器。
在本申请及权利要求中，名词“选通脉冲门”指能够在数据信号 和控制信号之间实现逻辑运算的逻辑门(例如“与”、“或”、“与 非”、“或非”)。对于控制信号的一个值，逻辑门的输出为固定值， 而对于控制信号的另一个值，逻辑门的输出等于数据信号。例如，如 果逻辑门包括“与”门，当需要使数据信号延迟时，控制信号设定为 “0”，因此“与”门的输出为“0”。当希望传播数据信号时，控制 信号设定为“1”，逻辑门的输出等于数据信号。需要指出，选通脉冲 门通常比锁存器需要更少的芯片区域。
锁存器70、72和/或74(或其他受控门)可以响应于来自控制单元 的控制信号而打开，或者以与特定锁存器相关的内部时序为基础而打 开。在本发明的一个实施例中，锁存器70、72和/或74中的一个或多个 锁存器响应于其保持的值中发生变化的预定数量而打开。
需要指出，虽然上述实施例是结合特定WDF进行说明的，但本发明 的原理并不局限于任何特定WDF或任何特定适配器。特别地，本发明的 原理还可以适用于较低或较高级(即具有较少或较多的适配器)的WDF 上，适用于其他拓扑结构中(例如梯形或点阵拓扑结构)，还可适用 于具有适配器的WDF，适配器具有多个端口并且为多种类型。
非常希望能够以各种方式对上述方法进行改变，包括改变步骤的 顺序以及所采用的确切的实现方法。上述说明中介绍的方法和装置应 被理解为包括实现该方法的装置和使用该装置的方法。
以上利用对实施例的非限制性详细说明介绍了本发明，提供实例 的目的并不是为了限制本发明的范围。本领域中的技术人员可以联想 到各种实施例。
此外，当词语“包含”、“包括”、“具有”及其变化形式用在 权利要求书中时，其含义是包括但不局限于。本发明的范围仅由权利 要求书限定。